CN115642173A - 全垂直功率器件及其制作方法、芯片 - Google Patents
全垂直功率器件及其制作方法、芯片 Download PDFInfo
- Publication number
- CN115642173A CN115642173A CN202211342581.8A CN202211342581A CN115642173A CN 115642173 A CN115642173 A CN 115642173A CN 202211342581 A CN202211342581 A CN 202211342581A CN 115642173 A CN115642173 A CN 115642173A
- Authority
- CN
- China
- Prior art keywords
- gallium nitride
- groove
- layer
- doped
- doped region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提出一种全垂直功率器件及其制作方法、芯片，其中，全垂直功率器件包括衬底、衬底上沿第一方向依次层叠设置的缓冲层、氮化镓高掺杂N+层、氮化镓低掺杂N‑层、氮化镓P型衬底和氮化镓N型有源区，全垂直功率器件通过设置两个凹槽并分别设置欧姆接触金属和肖特基接触金属，进行欧姆接触和肖特基接触，同时，在全垂直型MOSFET的栅极下增加了第一P+掺杂区和第二P+掺杂区，分别等效形成全垂直型MOSFET和结势垒二极管，准垂直MOSFET和结势垒二极管并联集成，P+掺杂区提高了结势垒二极管的反向耐压，同时，通过形成沟槽，为全垂直型MOSFET提供了更大的电流容量和更小的导通电阻。
Description
技术领域
本发明属于半导体技术领域，尤其涉及一种全垂直功率器件及其制作方法、芯片。
背景技术
半导体功率器件是完成电能高效转换、控制和调节的核心元素。如今半导体功率器件广泛应用从传统的工业控制到个人计算机、消费类电子产品，智能汽车，新能源系统、轨道交通、智能电网等等多个领域。
其中，基于宽禁带GaN(氮化镓)材料的功率器件具有反向阻断电压高、正向导通电阻低、工作频率高、效率高等特性，可以满足电力电子系统对半导体器件更大功率、更高频率、更小体积、更低功耗和更恶劣工作环境的要求。
传统准垂直MOSFET集成SBD(Schottky barrier diode，肖特基势垒二极管)在反向恢复时速度快功耗小，但其SBD耐压较低，另外正向导通时电流拥挤严重，显著增加了导通电阻，尤其是在大面积器件中。
发明内容
本发明的目的在于提供一种全垂直功率器件，旨在解决传统的准垂直MOSFET集成SBD的耐压较小，正向导通时电流拥挤效应严重的问题。
本发明实施例的第一方面提出了一种全垂直功率器件，包括：
衬底，在所述衬底上沿第一方向依次层叠设置的缓冲层、氮化镓高掺杂N+层、氮化镓低掺杂N-层、氮化镓P型衬底和氮化镓N型有源区；
在所述氮化镓低掺杂N-层内形成的第一P+掺杂区和第二P+掺杂区，所述第一P+掺杂区和所述第二P+掺杂区沿第二方向依次设置，所述第一方向和所述第二方向交叉；
沿所述第二方向并排设置的第一凹槽和第二凹槽，所述第一凹槽和所述第二凹槽贯穿所述氮化镓N型有源区和所述氮化镓P型衬底并延伸至所述氮化镓低掺杂N-层；
分别设置于所述第一凹槽和所述第二凹槽表面的绝缘层，其中，位于所述第一凹槽底部的绝缘层与所述第一P+掺杂区接触；
设置于所述绝缘层表面的欧姆接触金属和肖特基接触金属，所述欧姆接触金属位于所述第一凹槽内，所述肖特基接触金属位于所述第二凹槽内，其中，位于凹槽底部的部分所述肖特基接触金属与所述氮化镓低掺杂N-层、所述第一P+掺杂区和所述第二P+掺杂区接触；
沟槽，所述沟槽贯穿所述衬底和所述缓冲层并延伸至所述氮化镓高掺杂N+层；
设置于所述沟槽表面的漏电极，以及分别设置于所述氮化镓N型有源区表面的两个源电极，两个所述源电极沿所述第二方向设置于所述氮化镓N型有源区的两侧。
可选地，沿所述第二方向，所述第一P+掺杂区的尺寸大于所述第二P+掺杂区的尺寸。
可选地，所述第一P+掺杂区和所述第二P+掺杂区通过离子注入或扩散形成。
可选地，所述绝缘层为通过沉积形成的SiO2绝缘层。
可选地，所述欧姆接触金属为Cr/Au双层金属膜，所述肖特基接触金属为Ni/Au双层金属膜。
可选地，所述第一凹槽和所述第二凹槽为V型凹槽。
本发明实施例的第二方面提出了一种全垂直功率器件的制作方法，包括：
在衬底上沿第一方向依次生长形成缓冲层、氮化镓高掺杂N+层、氮化镓低掺杂N-层以及在所述氮化镓低掺杂N-层内形成第一P+掺杂区和第二P+掺杂区，所述第一P+掺杂区和所述第二P+掺杂区沿第二方向依次设置，所述第一方向和所述第二方向交叉；
在所述氮化镓低掺杂N-层上沿所述第一方向依次生长形成氮化镓P型衬底和氮化镓N型有源区；
沿所述第二方向并排刻蚀出第一凹槽和第二凹槽，所述第一凹槽和所述第二凹槽贯穿所述氮化镓N型有源区和所述氮化镓P型衬底并延伸至所述氮化镓低掺杂N-层；
在所述第一凹槽和所述第二凹槽表面沉积形成绝缘层，其中，位于所述第一凹槽底部的绝缘层与所述第一P+掺杂区接触；
在所述绝缘层表面形成欧姆接触金属和肖特基接触金属，所述欧姆接触金属位于所述第一凹槽内，所述肖特基接触金属位于所述第二凹槽内，其中，位于凹槽底部的部分所述肖特基接触金属与所述氮化镓低掺杂N-层、所述第一P+掺杂区和所述第二P+掺杂区接触；
在所述全垂直功率器件底部刻蚀形成沟槽，所述沟槽贯穿所述衬底和所述缓冲层并延伸至所述氮化镓高掺杂N+层；
在所述沟槽表面沉积形成漏电极，以及分别在所述氮化镓N型有源区表面分别沉积形成两个源电极，两个所述源电极沿所述第二方向设置于所述氮化镓N型有源区的两侧。
可选地，沿所述第二方向形成的所述第一P+掺杂区的尺寸大于所述第二P+掺杂区的尺寸。
可选地，所述第一P+掺杂区和所述第二P+掺杂区通过离子注入或扩散形成。
本发明实施例的第三方面提出了一种芯片，包括至少一个如上所述的全垂直功率器件。
本发明实施例与现有技术相比存在的有益效果是：上述的全垂直功率器件通过设置两个凹槽并分别设置欧姆接触金属和肖特基接触金属，进行欧姆接触和肖特基接触，同时，在全垂直型MOSFET的栅极下增加了第一P+掺杂区和第二P+掺杂区，分别等效形成全垂直型MOSFET和结势垒二极管，准垂直MOSFET和结势垒二极管并联集成，P+掺杂区提高了结势垒二极管的反向耐压，同时，通过形成沟槽，为全垂直型MOSFET提供了更大的电流容量和更小的导通电阻。
附图说明
图1为本申请实施例提供的全垂直功率器件的截面结构示意图；
图2为本申请实施例提供的全垂直功率器件的等效电路示意图；
图3为本申请实施例提供的全垂直功率器件的制作方法的流程示意图；
图4为图3所示的全垂直功率器件的制作方法中步骤S11对应的全垂直功率器件的截面结构示意图；
图5为图3所示的全垂直功率器件的制作方法中步骤S12对应的全垂直功率器件的截面结构示意图；
图6为图3所示的全垂直功率器件的制作方法中步骤S13对应的全垂直功率器件的截面结构示意图；
图7为图3所示的全垂直功率器件的制作方法中步骤S14对应的全垂直功率器件的截面结构示意图；
图8为图3所示的全垂直功率器件的制作方法中步骤S15对应的全垂直功率器件的截面结构示意图；
图9为图3所示的全垂直功率器件的制作方法中步骤S16对应的全垂直功率器件的截面结构示意图；
图10为图3所示的全垂直功率器件的制作方法中步骤S17对应的全垂直功率器件的截面结构示意图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
本发明实施例的第一方面提出了一种全垂直功率器件，如图1所示，图1为本申请实施例提供的全垂直功率器件的截面结构示意图，本实施例中，全垂直功率器件包括衬底11、在衬底11上沿第一方向X依次层叠设置的缓冲层12、氮化镓高掺杂N+层13、氮化镓低掺杂N-层14、氮化镓P型衬底15和氮化镓N型有源区16，其中，氮化镓高掺杂N+层13构成漏区，氮化镓低掺杂N-层14构成漂移区，氮化镓高掺杂N+层13在缓冲层12上生长形成，氮化镓低掺杂N-层14、氮化镓P型衬底15和氮化镓N型有源区16在氮化镓高掺杂N+层13外延生长形成。
衬底11可以为晶体硅衬底11。可选地，衬底11可以由其他半导体材料形成，例如，硅锗。此外，衬底11可以为块状衬底11。衬底11可以轻掺杂有p型杂质，例如硼或铟。
同时，为了提高结势垒二极管的反向耐压，在氮化镓低掺杂N-层14内形成的第一P+掺杂区21和第二P+掺杂区22，第一P+掺杂区21和第二P+掺杂区22沿第二方向Y依次设置，第一方向X和第二方向Y交叉，同时，为了形成全垂直功率器件，进一步通过刻蚀方式对氮化镓低掺杂N-层14、氮化镓P型衬底15和氮化镓N型有源区16进行刻蚀，形成沿第二方向Y并排设置的第一凹槽31和第二凹槽32，第一凹槽31和第二凹槽32贯穿氮化镓N型有源区16和氮化镓P型衬底15并延伸至氮化镓低掺杂N-层14，第一凹槽31和第二凹槽32可设置为垂直型凹槽，V型凹槽或者其他形状的凹槽，具体形状不限，可选地，为了简化制作工艺，第一凹槽31和第二凹槽32为V型凹槽，MOSFET沟道形成于V型凹槽之内,电流沿着V形状中的路径在V型槽平面内流动。
同时，在第一凹槽31和第二凹槽32的表面还沉积设置绝缘层40，其中，在第一凹槽31的底部和侧壁均沉积设置了绝缘层40，位于所述第一凹槽31底部的绝缘层40与所述第一P+掺杂区21接触，第二凹槽32的侧壁沉积了绝缘层40，第二凹槽32的底部未沉积绝缘层40，可选地，绝缘层40为通过沉积形成的SiO2绝缘层40，氧化硅(SiO2)绝缘层40常用作绝缘层40和形成隔离物。
为了形成全垂直MOSFET和结势垒二极管，全垂直功率器件的绝缘层40表面还设置有欧姆接触金属51和肖特基接触金属52，欧姆接触金属51用于进行欧姆接触，肖特基接触金属52用于肖特基接触，欧姆接触金属位于第一凹槽31内，肖特基接触金属位于第二凹槽32内，其中，位于凹槽底部的部分肖特基接触金属52与氮化镓低掺杂N-层14、第一P+掺杂区21和第二P+掺杂区22接触，氮化镓N型有源区16、氮化镓P型衬底15、氮化镓低掺杂N-层14、P+掺杂区和氮化镓高掺杂N+层13构成全垂直MOSFET，氮化镓低掺杂N-层14、P+掺杂区和氮化镓高掺杂N+层13构成结势垒二极管。
如图1虚线所示，第一P+掺杂区21和第二P+掺杂区22对全垂直MOSFET和结势垒二极管产生的漏电流进行分别截止保护，提高了二极管的反向耐压，提供了更大的电流容量和更小的导通电阻。
同时，为了形成全垂直MOSFET结构，在全垂直功率器件底部还设置有沟槽60，沟槽60贯穿衬底11和缓冲层12并延伸至氮化镓高掺杂N+层13，同时，沟槽60表面用于布设漏电极70，全垂直MOSFET结构的两个源电极81和82分别设置于氮化镓N型有源区16表面，两个源电极81和82沿第二方向Y设置于氮化镓N型有源区16的两侧，欧姆接触金属51、漏电极61和源电极81和82分别一一构成全垂直MOSFET的栅极端、漏极端和源极端，并输入输出对应的电源信号和控制信号，从而形成图2所示的等效电路，其中，Q1表示全垂直MOSFET，D1表示结势垒二极管。
通过在漏极70刻蚀掉一部分的衬底11和氮化镓高掺杂N+层13可以降低整体的电阻，另外在肖特基接触金属52处增加第二P+掺杂区22可以在反向偏置时形成JEFT区屏蔽肖特基势垒二极管。
通过将结势垒二极管(JBS)与全垂直型MOSFET单片集成，并在MOSFET栅极下增加了用于漏电流保护的第一P+掺杂区21和第二P+掺杂区22，提高了JBS的反向耐压，提供了更大的电流容量和更小的导通电阻。与准垂直功率器件相比，全垂直设计将在单位面积上容纳更多的器件。提供了优异的电接触和机械稳定性。
其中，为了同时接触到肖特基接触金属52，以及保证第一P+掺杂区21位于欧姆接触金属51下方，可选地，如图1所示，沿第二方向Y，第一P+掺杂区21的尺寸大于第二P+掺杂区22的尺寸。
其中，第一P+掺杂区21和第二P+掺杂区22可通过对应制造工艺形成，可选地，第一P+掺杂区21和第二P+掺杂区22通过离子注入或扩散形成。
其中，绝缘层40分别设置于两个凹槽内，在制作时，单独对每一个凹槽进行分别沉积，即氮化镓N型有源区16在第一凹槽31和第二凹槽32之间的台面区域无绝缘层40设置。
欧姆接触金属51和肖特基接触金属52可选择用对应单层或者多层金属膜实现，例如使用Cr/Au/Ni/Au四层金属膜制备氮化镓接触，可选地，为了简化工艺，欧姆接触金属51为Cr/Au双层金属膜，肖特基接触金属52为Ni/Au双层金属膜。
本发明实施例与现有技术相比存在的有益效果是：上述的全垂直功率器件通过设置两个凹槽并分别设置欧姆接触金属51和肖特基接触金属52，进行欧姆接触和肖特基接触，同时，在全垂直型MOSFET的栅极下增加了第一P+掺杂区21和第二P+掺杂区22，分别等效形成全垂直型MOSFET和结势垒二极管，准垂直MOSFET和结势垒二极管并联集成，P+掺杂区提高了结势垒二极管的反向耐压，同时，通过形成沟槽60，为全垂直型MOSFET提供了更大的电流容量和更小的导通电阻。
本发明实施例的第二方面提出了一种全垂直功率器件的制作方法，如图3所示，制作方法包括如下步骤：
S11、如图4所示，在衬底11上沿第一方向X依次生长形成缓冲层12、氮化镓高掺杂N+层13、氮化镓低掺杂N-层14以及在氮化镓低掺杂N-层14内形成第一P+掺杂区21和第二P+掺杂区22，第一P+掺杂区21和第二P+掺杂区22沿第二方向Y依次设置，第一方向X和第二方向Y交叉，衬底11可以为晶体硅衬底11。可选地，衬底11可以由其他半导体材料形成，例如，硅锗。此外，衬底11可以为块状衬底11。衬底11可以轻掺杂有p型杂质，例如硼或铟。
同时，在氮化镓低掺杂N-层14内形成的第一P+掺杂区21和第二P+掺杂区22，提高了结势垒二极管的反向耐压。
S12、如图5所示，在氮化镓低掺杂N-层14上沿第一方向X依次生长形成氮化镓P型衬底15和氮化镓N型有源区16，其中，氮化镓高掺杂N+层13构成漏区，氮化镓低掺杂N-层14构成漂移区，氮化镓高掺杂N+层13在缓冲层12上生长形成，氮化镓低掺杂N-层14、氮化镓P型衬底15和氮化镓N型有源区16在氮化镓高掺杂N+层13外延生长形成。
S13、如图6所示，为了形成全垂直功率器件，进一步通过刻蚀方式对氮化镓低掺杂N-层14、氮化镓P型衬底15和氮化镓N型有源区16进行刻蚀，形成沿第二方向Y并排刻蚀出第一凹槽31和第二凹槽32，第一凹槽31和第二凹槽32贯穿氮化镓N型有源区16和氮化镓P型衬底15并延伸至氮化镓低掺杂N-层14，第一凹槽31和第二凹槽32可设置为垂直型凹槽，V型凹槽或者其他形状的凹槽，具体形状不限，可选地，为了简化制作工艺，第一凹槽31和第二凹槽32为V型凹槽，MOSFET沟道形成于V型凹槽之内,电流沿着V形状中的路径在V型槽平面内流动。
S14、如图7所示，在第一凹槽31和第二凹槽32表面沉积形成绝缘层40，其中，位于所述第一凹槽31底部的绝缘层40与所述第一P+掺杂区21接触，其中，在第一凹槽31的底部和侧壁均沉积设置了绝缘层40，位于所述第一凹槽31底部的绝缘层40与所述第一P+掺杂区21接触，第二凹槽32的侧壁沉积了绝缘层40，第二凹槽32的底部未沉积绝缘层40，可选地，绝缘层40为通过沉积形成的SiO2绝缘层40，氧化硅(SiO2)绝缘层40常用作绝缘层40和形成隔离物。
S15、如图8所示，为了形成全垂直MOSFET和结势垒二极管，在绝缘层40表面形成欧姆接触金属51和肖特基接触金属52，欧姆接触金属51用于进行欧姆接触，肖特基接触金属52用于肖特基接触，欧姆接触金属51位于第一凹槽31内，肖特基接触金属位于第二凹槽32内，其中，位于凹槽底部的部分肖特基接触金属52与氮化镓低掺杂N-层14、第一P+掺杂区21和第二P+掺杂区22接触，氮化镓N型有源区16、氮化镓P型衬底15、氮化镓低掺杂N-层14、P+掺杂区和氮化镓高掺杂N+层13构成全垂直MOSFET，氮化镓低掺杂N-层14、P+掺杂区和氮化镓高掺杂N+层13构成结势垒二极管。
如图1虚线所示，第一P+掺杂区21和第二P+掺杂区22对全垂直MOSFET和结势垒二极管产生的漏电流进行分别截止保护，提高了二极管的反向耐压，提供了更大的电流容量和更小的导通电阻。
S16、如图9所示，为了形成全垂直MOSFET结构，在全垂直功率器件底部刻蚀形成沟槽60，沟槽60贯穿衬底11和缓冲层12并延伸至氮化镓高掺杂N+层13，通过在漏极70刻蚀掉一部分的衬底11和氮化镓高掺杂N+层13可以降低整体的电阻，另外在肖特基接触金属52处增加第二P+掺杂区22可以在反向偏置时形成JEFT区屏蔽肖特基势垒二极管。
S17、如图10所示，在沟槽60表面沉积形成漏电极，以及分别在氮化镓N型有源区16表面分别沉积形成两个源电极81和82，两个源电极81和82沿第二方向Y设置于氮化镓N型有源区16的两侧，欧姆接触金属51、漏电极61和源电极81和8271和72分别一一构成全垂直MOSFET的栅极端、漏极端和源极端，并输入输出对应的电源信号和控制信号，从而形成图2所示的等效电路，其中，Q1表示全垂直MOSFET，D1表示结势垒二极管。
通过将结势垒二极管(JBS)与全垂直型MOSFET单片集成，并在MOSFET栅极下增加了用于漏电流保护的第一P+掺杂区21和第二P+掺杂区22，提高了JBS的反向耐压，提供了更大的电流容量和更小的导通电阻。与准垂直功率器件相比，全垂直设计将在单位面积上容纳更多的器件。提供了优异的电接触和机械稳定性。
其中，为了同时接触到肖特基接触金属52，以及保证第一P+掺杂区21位于欧姆接触金属51下方，可选地，如图1所示，沿第二方向Y，第一P+掺杂区21的尺寸大于第二P+掺杂区22的尺寸。
其中，第一P+掺杂区21和第二P+掺杂区22可通过对应制造工艺形成，可选地，第一P+掺杂区21和第二P+掺杂区22通过离子注入或扩散形成。
应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。
其中，绝缘层40分别设置于两个凹槽内，在制作时，单独对每一个凹槽进行分别沉积，即氮化镓N型有源区16在第一凹槽31和第二凹槽32之间的台面区域无绝缘层40设置。
欧姆接触金属51和肖特基接触金属52可选择用对应单层或者多层金属膜实现，例如使用Cr/Au/Ni/Au四层金属膜制备氮化镓接触，可选地，为了简化工艺，欧姆接触金属51为Cr/Au双层金属膜，肖特基接触金属52为Ni/Au双层金属膜。
本发明还提出一种芯片，该芯片包括全垂直功率器件，该全垂直功率器件的具体结构参照上述实施例，由于本芯片采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。
Claims (10)
1.一种全垂直功率器件，其特征在于，包括：
衬底，在所述衬底上沿第一方向依次层叠设置的缓冲层、氮化镓高掺杂N+层、氮化镓低掺杂N-层、氮化镓P型衬底和氮化镓N型有源区；
在所述氮化镓低掺杂N-层内形成的第一P+掺杂区和第二P+掺杂区，所述第一P+掺杂区和所述第二P+掺杂区沿第二方向依次设置，所述第一方向和所述第二方向交叉；
沿所述第二方向并排设置的第一凹槽和第二凹槽，所述第一凹槽和所述第二凹槽贯穿所述氮化镓N型有源区和所述氮化镓P型衬底并延伸至所述氮化镓低掺杂N-层；
分别设置于所述第一凹槽和所述第二凹槽表面的绝缘层，其中，位于所述第一凹槽底部的绝缘层与所述第一P+掺杂区接触；
设置于所述绝缘层表面的欧姆接触金属和肖特基接触金属，所述欧姆接触金属位于所述第一凹槽内，所述肖特基接触金属位于所述第二凹槽内，其中，位于凹槽底部的部分所述肖特基接触金属与所述氮化镓低掺杂N-层、所述第一P+掺杂区和所述第二P+掺杂区接触；
沟槽，所述沟槽贯穿所述衬底和所述缓冲层并延伸至所述氮化镓高掺杂N+层；
设置于所述沟槽表面的漏电极，以及分别设置于所述氮化镓N型有源区表面的两个源电极，两个所述源电极沿所述第二方向设置于所述氮化镓N型有源区的两侧。
2.如权利要求1所述的全垂直功率器件，其特征在于，沿所述第二方向，所述第一P+掺杂区的尺寸大于所述第二P+掺杂区的尺寸。
3.如权利要求2所述的全垂直功率器件，其特征在于，所述第一P+掺杂区和所述第二P+掺杂区通过离子注入或扩散形成。
4.如权利要求1所述的全垂直功率器件，其特征在于，所述绝缘层为通过沉积形成的SiO2绝缘层。
5.如权利要求1所述的全垂直功率器件，其特征在于，所述欧姆接触金属为Cr/Au双层金属膜，所述肖特基接触金属为Ni/Au双层金属膜。
6.如权利要求1所述的全垂直功率器件，其特征在于，所述第一凹槽和所述第二凹槽为V型凹槽。
7.一种全垂直功率器件的制作方法，其特征在于，包括：
在衬底上沿第一方向依次生长形成缓冲层、氮化镓高掺杂N+层、氮化镓低掺杂N-层以及在所述氮化镓低掺杂N-层内形成第一P+掺杂区和第二P+掺杂区，所述第一P+掺杂区和所述第二P+掺杂区沿第二方向依次设置，所述第一方向和所述第二方向交叉；
在所述氮化镓低掺杂N-层上沿所述第一方向依次生长形成氮化镓P型衬底和氮化镓N型有源区；
沿所述第二方向并排刻蚀出第一凹槽和第二凹槽，所述第一凹槽和所述第二凹槽贯穿所述氮化镓N型有源区和所述氮化镓P型衬底并延伸至所述氮化镓低掺杂N-层；
在所述第一凹槽和所述第二凹槽表面沉积形成绝缘层，其中，位于所述第一凹槽底部的绝缘层与所述第一P+掺杂区接触；
在所述绝缘层表面形成欧姆接触金属和肖特基接触金属，所述欧姆接触金属位于所述第一凹槽内，所述肖特基接触金属位于所述第二凹槽内，其中，位于凹槽底部的部分所述肖特基接触金属与所述氮化镓低掺杂N-层、所述第一P+掺杂区和所述第二P+掺杂区接触；
在所述全垂直功率器件底部刻蚀形成沟槽，所述沟槽贯穿所述衬底和所述缓冲层并延伸至所述氮化镓高掺杂N+层；
在所述沟槽表面沉积形成漏电极，以及分别在所述氮化镓N型有源区表面分别沉积形成两个源电极，两个所述源电极沿所述第二方向设置于所述氮化镓N型有源区的两侧。
8.如权利要求7所述的全垂直功率器件的制作方法，其特征在于，沿所述第二方向形成的所述第一P+掺杂区的尺寸大于所述第二P+掺杂区的尺寸。
9.如权利要求8所述的全垂直功率器件的制作方法，其特征在于，所述第一P+掺杂区和所述第二P+掺杂区通过离子注入或扩散形成。
10.一种芯片，其特征在于，包括至少一个如权利要求1-6任一项所述的全垂直功率器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211342581.8A CN115642173A (zh) | 2022-10-31 | 2022-10-31 | 全垂直功率器件及其制作方法、芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211342581.8A CN115642173A (zh) | 2022-10-31 | 2022-10-31 | 全垂直功率器件及其制作方法、芯片 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115642173A true CN115642173A (zh) | 2023-01-24 |
Family
ID=84946747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211342581.8A Pending CN115642173A (zh) | 2022-10-31 | 2022-10-31 | 全垂直功率器件及其制作方法、芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115642173A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117577680A (zh) * | 2024-01-17 | 2024-02-20 | 深圳市威兆半导体股份有限公司 | 氮化镓双向功率器件 |
-
2022
- 2022-10-31 CN CN202211342581.8A patent/CN115642173A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117577680A (zh) * | 2024-01-17 | 2024-02-20 | 深圳市威兆半导体股份有限公司 | 氮化镓双向功率器件 |
| CN117577680B (zh) * | 2024-01-17 | 2024-04-12 | 深圳市威兆半导体股份有限公司 | 氮化镓双向功率器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102593168B (zh) | 半导体器件和逆导igbt | |
| US11984497B2 (en) | Integration of a Schottky diode with a MOSFET | |
| CN114664929B (zh) | 一种集成异质结二极管的分离栅SiC MOSFET及其制作方法 | |
| US20230246096A1 (en) | Semiconductor cell structure, igbt cell structure, semiconductor structure, and method for manufacturing igbt cell structure | |
| CN112201690A (zh) | Mosfet晶体管 | |
| CN114784108B (zh) | 一种集成结势垒肖特基二极管的平面栅SiC MOSFET及其制作方法 | |
| CN104218087A (zh) | 半导体器件及其制造方法 | |
| CN109166917B (zh) | 一种平面型绝缘栅双极晶体管及其制备方法 | |
| CN116153991B (zh) | 一种双沟槽栅rc-igbt及其制备方法 | |
| CN115881797A (zh) | 一种碳化硅器件及其制备方法 | |
| CN117080269A (zh) | 一种碳化硅mosfet器件及其制备方法 | |
| CN116454137A (zh) | 一种集成SBD的槽型裂源SiC VDMOS结构及制造方法 | |
| EP1044474A1 (en) | Trench-gate semiconductor device | |
| CN115642173A (zh) | 全垂直功率器件及其制作方法、芯片 | |
| US11967631B1 (en) | Power semiconductor device and manufacturing method thereof | |
| CN115621301A (zh) | 准垂直功率器件及其制作方法、芯片 | |
| CN116487437A (zh) | 半导体器件 | |
| CN109192780A (zh) | 一种横向mosfet器件及其制备方法 | |
| GB2602637A (en) | Semiconductor device and method for designing thereof | |
| CN112018174A (zh) | 一种半导体器件及其制作方法、家用电器 | |
| CN220672583U (zh) | Igbt芯片及电子设备 | |
| CN213459746U (zh) | Mosfet晶体管 | |
| CN213242561U (zh) | 一种沟槽型肖特基二极管器件 | |
| CN221008960U (zh) | 一种高短路耐量的沟槽栅碳化硅mosfet结构 | |
| CN116190420B (zh) | 一种快恢复二极管结构及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |