CN213242561U - 一种沟槽型肖特基二极管器件 - Google Patents
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Abstract
本实用新型涉及半导体技术领域，尤其是涉及一种沟槽型肖特基二极管器件，所述器件的有源区有多个原胞并联而成，在一个基本原胞中，包括处于正交排列的沟槽与p+层，即所述沟槽与所述p+层的方向是垂直的；在一个原胞中，沿着垂直于纸面的纵深方向依次为结构A和结构B，其中，所述结构A为纯沟槽肖特基二极管结构，所述结构B为pn二极管结构。对于n型导电器件，本实用新型器件原胞中通过相反类型的掺杂形成p+区与沟槽的正交形式的排列，实现对沟槽和肖特基接触的电场屏蔽，降低器件的反偏漏电流。同时通过沟槽内及台面上的不同势垒的肖特基接触，降低器件的开启电压和导通电阻。
Description
技术领域
本实用新型涉及半导体技术领域，尤其是涉及一种沟槽型肖特基二极管器件。
背景技术
肖特基二极管是多子器件，因无反向恢复电荷，用于高频开关电路中，具有比pn二极管低得多的损耗，应用领域非常广泛。而SiC肖特基二极管更由于SiC材料的宽禁带宽度、高临界电场和高热导率性能，可以实现耐高温、高压和高工作频率的应用优势。一般情况下，肖特基二极管的反偏漏电流要远远大于pn二极管，是其不利的一面，这主要由势垒大小和肖特基接触表面的电场强度决定，因此为了降低肖特基二极管的反偏漏电流，一般采用设置相反掺杂区的方法屏蔽肖特基接触表面的电场，降低反偏漏电流甚至实现接近pn二极管的反偏漏电流。特别是对于沟槽型肖特基二极管，现有的技术是在器件原胞中沟槽底部注入另一种掺杂的离子形成相反掺杂区(结构如图1所示)，实现对台面上的肖特基接触的电场屏蔽，获得低的反偏漏电流。但是由于牺牲了沟槽底部的导电通道，对电阻的进一步减小受到限制。
公开于该背景技术部分的信息仅仅旨在加深对本实用新型的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
实用新型内容
本实用新型的目的在于提供一种沟槽型肖特基二极管器件。对于n型导电器件，器件原胞中通过相反类型的掺杂形式p+区与沟槽的正交形式的排列，实现对沟槽和肖特基接触的电场屏蔽，降低器件的反偏漏电流。同时通过沟槽内及台面上的不同势垒的肖特基接触，降低器件的开启电压和导通电阻。
为了实现上述目的，本实用新型采用以下技术方案：
本实用新型提供一种沟槽型肖特基二极管器件，所述器件的有源区有多个原胞并联而成，在一个基本原胞中，包括处于正交排列的沟槽与p+层，即所述沟槽与所述p+层的方向是垂直的；在一个原胞中，沿着垂直于纸面的纵深方向依次为结构A和结构B，其中，所述结构A为纯沟槽肖特基二极管结构，所述结构B为pn二极管结构。
作为一种进一步的技术方案，所述结构A从下到上依次为阴极、n+SiC衬底、n+缓冲层、n-漂移层、沟槽、台面、肖特基接触以及阳极。
作为一种进一步的技术方案，所述结构B从下到上依次为阴极、n+SiC衬底、n+缓冲层、n-漂移层、p+层、沟槽、台面、欧姆接触以及阳极。
作为一种进一步的技术方案，所述结构A的沟槽底部、沟槽侧壁以及台面顶部都是肖特基接触，且可以分段形成不同势垒高度的肖特基接触；
作为一种进一步的技术方案，台面顶部的肖特基接触的肖特基势垒为S1，沟槽侧壁的肖特基接触的肖特基势垒为S2，沟槽底部的肖特基接触的肖特基势垒为S3，S1<S2<S3。
作为一种进一步的技术方案，所述台面和沟槽内不同势垒高度的分段肖特基接触，可以用不同掺杂类型和浓度的多晶硅形成。
作为一种进一步的技术方案，所述p+层通过所述结构B中的欧姆接触与阳极进行电连通。
作为一种进一步的技术方案，所述结构B中p+层比沟槽更深，p+层底部与沟槽底部之间的间距大于0.5微米。
作为一种进一步的技术方案，所述结构A中台面中的掺杂浓度不小于飘移层。
采用上述技术方案，本实用新型具有如下有益效果：
对于n型导电器件，本实用新型器件原胞中通过相反类型的掺杂形成p+区与沟槽的正交形式的排列，实现对沟槽和肖特基接触的电场屏蔽，降低器件的反偏漏电流。同时通过沟槽内及台面上的不同势垒的肖特基接触，降低器件的开启电压和导通电阻。
附图说明
为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中沟槽肖特基二极管的截面结构示意图；
图2为本实用新型实施例提供的沟槽型肖特基二极管器件有源区原胞的平面俯视图；
图3为图2中A处的截面示意图；
图4为图2中B处的截面示意图；
图5为本实用新型实施例提供的结构A的电路结构示意图；
图6为本实用新型实施例提供的结构A的截面及器件纵深结构示意图；
图7为本实用新型实施例提供的结构B的截面及器件纵深结构示意图；
图标：1-阴极，2-n+SiC衬底，3-n+缓冲层，4-n-漂移层，401-沟槽，402-台面，5-p+层，6-欧姆接触，7-肖特基接触，701-台面顶部的肖特基接触，702-沟槽侧壁的肖特基接触，703-沟槽底部的肖特基接触，8-阳极。
具体实施方式
下面将结合附图对本实用新型的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。
以下结合附图对本实用新型的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本实用新型，并不用于限制本实用新型。
本实用新型实施例中提到的n型掺杂与p型掺杂是相对而言的，也可称为第一掺杂与第二掺杂，亦即n型与p型互换对器件同样适用。同时，本实用新型实施例中器件结构不仅适用于SiC，也可同样适用于Si、GaN、Ga2O3等其他半导体材料。在本实用新型实施例中，以SiC为例。
结合图2-图7所示，本实施例提供一种沟槽型肖特基二极管器件，所述器件的有源区有多个原胞并联而成，在一个基本原胞中，包括处于正交排列的沟槽401与p+层5，即所述沟槽401与所述p+层5的方向是垂直的；在一个原胞中，沿着垂直于纸面的纵深方向依次为结构A和结构B，其中，所述结构A为纯沟槽肖特基二极管结构，所述结构B为pn二极管结构。相比于沟槽401方向与p+层5平行的常规沟槽肖特基二极管(如图1所示)，本实用新型结构的纯肖特基二极管部分的沟槽底部亦能够进行导电，增加了肖特基导通的面积。n+SiC衬底2为高掺杂，大于1E18cm-3。n+缓冲层3的掺杂浓度约为1E18cm-3，厚度为0.5-5微米，根据外延层的厚度而定。n-漂移层4的厚度、浓度根据器件设计的耐压而定，对于SiC器件一般为5E14cm-3-1E17cm-3之间；对于耐压大于600V器件，厚度一般大于5微米。
在该实施例中，作为一种进一步的技术方案，所述结构A从下到上依次为阴极1、n+SiC衬底2、n+缓冲层3、n-漂移层4、沟槽401、台面402、肖特基接触7以及阳极8。
在该实施例中，作为一种进一步的技术方案，所述结构B从下到上依次为阴极1、n+SiC衬底2、n+缓冲层3、n-漂移层4、p+层5、沟槽401、台面402、欧姆接触6以及阳极8。
在该实施例中，作为一种进一步的技术方案，所述结构A的沟槽底部、沟槽侧壁以及台面顶部都是肖特基接触；由于台面距离p+区底部距离远，因此对台面的电场屏蔽作用更强，可以在台面上设置势垒更低的肖特基接触，使器件的开启电压更低。随着从台面顶部到沟槽底部的屏蔽效应的逐渐减弱，势垒也可以是阶梯型增加的。随着距离沟槽底部距离增加，势垒逐渐减小，在台面顶的势垒最小。更甚至在侧壁可以分为一处或几处不同的势垒区。
如图5所示，台面顶部的肖特基接触701的肖特基势垒为S1，沟槽侧壁的肖特基接触702的肖特基势垒为S2，沟槽底部的肖特基接触703的肖特基势垒为S3，S1<S2<S3。电阻R0为衬底和飘移区的电阻，R1、R2、R3分别为经过飘移区到相应的肖特基接触区的电流通道的导通电阻。由于势垒S1<S2<S3，所以当阳极正向压降逐渐增加时，肖特基势垒从S1到S3逐渐导通，增加了导通路径，减小了导通电阻。
本实用新型的结构A中阶梯型的势垒设置，可以用多晶硅的工艺来实现。在沟槽形成及激活退火后，用热氧化再湿法腐蚀SiO2的方法去除沟槽中的刻蚀缺陷等。肖特基接触的形成可以先淀积多晶硅填充沟槽并覆盖台面一定的厚度。在沟槽中从底部往上进行不同浓度的掺杂。由于多晶硅的费米能级与掺杂类型及浓度有关，因此与SiC之间的势垒高度与多晶硅的掺杂类型及浓度有关，可以通过调节此处多晶硅的掺杂调节势垒高度。如在沟槽内和台面上不同深度注入不同浓度的掺杂，甚至可以形成接近连续的肖特基势垒分布。
多晶硅肖特基接触形成后，刻蚀沟槽内的部分多晶硅，形成小的沟槽。淀积阳极金属填充沟槽，进行200-500℃温度的退火，使多晶硅和金属形成低接触电阻的欧姆接触。阳极金属可以是Ti/Al，或Ti/W/Al,Ti/TiN/Al，Ti/Cu，Ti/Pt/Au，Ti/Ag等。阴极包括背面的欧姆接触和压块金属，欧姆接触用淀积Ni并进行快速热退火形成，压块金属可以是TiNiAg、TiNiAu、CrNiAg等。
器件由有源区、结终端和划片槽几部分组成，有源区由多个原胞并联组成。
在该实施例中，作为一种进一步的技术方案，本实用新型的结构A为沟槽型纯肖特基二极管，在沟槽内(包括沟槽底部和侧壁)及台面上都是肖特基接触，具有更大的肖特基接触面积。如图6所示，在垂直于纸面的纵深方向上，肖特基接触的宽度W即为pn二极管(结构B)的间隔，宽度的设计根据器件反偏漏电流的大小和导通电阻的大小折中确定。宽度W小，则导电区域变小，导通电阻增加，但是p+区对沟槽内和台面上的肖特基接触的电场屏蔽也增强，反偏漏电流减小。一般地，W大于0.5微米。
在该实施例中，作为一种进一步的技术方案，本实用新型的结构B为带有沟槽的pn二极管，沟槽内及台面上都是欧姆接触。截面及器件纵深方向如图7所示。并联的pn二极管不仅屏蔽肖特基二极管处沟槽和台面上的电场，同时在大的电流下，当pn二极管的电压降大于pn结内建电势时，少数载流子开始注入进行电导率的调制，导通电阻下降。因此，有利于浪涌电流能力的提高。欧姆接触的金属可以是TiAl、Ni、TiNi等，并经过900-1100℃之间的快速热退火形成。沟槽深度小于p+区的深度为d，即p+区底部与沟槽底部间距为d。间距d的设计也是通过对肖特基接触的屏蔽效果和导通电阻的影响的折中效应。间距d和肖特基接触的宽度W的设计相互影响，需要综合设计。一般地间距d大于0.5微米。
在该实施例中，作为一种进一步的技术方案，所述结构A中台面中的掺杂浓度不小于飘移层。这样，可以降低台面通道的电阻。
结构A与B中是相同的沟槽与台面，沟槽及台面的宽度根据工艺能力范围设计。如图1所示，现有技术中p+区5的分布是位于沟槽的整个底部，台面的宽度直接影响导通电阻和屏蔽的效果。本实用新型中p+区5的分布垂直于沟槽方向，因此台面的宽度不影响屏蔽的效果。台面和沟槽宽度可以做的很小以增加原胞密度，如可以分别做到0.5微米的宽度。
最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。
Claims (9)
1.一种沟槽型肖特基二极管器件，所述器件的有源区有多个原胞并联而成，其特征在于，在一个基本原胞中，包括处于正交排列的沟槽与p+层，即所述沟槽与所述p+层的方向是垂直的；在一个原胞中，沿着垂直于纸面的纵深方向依次为结构A和结构B，其中，所述结构A为纯沟槽肖特基二极管结构，所述结构B为pn二极管结构。
2.根据权利要求1所述的沟槽型肖特基二极管器件，其特征在于，所述结构A从下到上依次为阴极、n+SiC衬底、n+缓冲层、n-漂移层、沟槽、台面、肖特基接触以及阳极。
3.根据权利要求1所述的沟槽型肖特基二极管器件，其特征在于，所述结构B从下到上依次为阴极、n+SiC衬底、n+缓冲层、n-漂移层、p+层、沟槽、台面、欧姆接触以及阳极。
4.根据权利要求1所述的沟槽型肖特基二极管器件，其特征在于，所述结构A的沟槽底部、沟槽侧壁以及台面顶部都是肖特基接触，且可以分段形成不同势垒高度的肖特基接触。
5.根据权利要求4所述的沟槽型肖特基二极管器件，其特征在于，所述结构A的台面顶部的肖特基接触的肖特基势垒为S1，沟槽侧壁的肖特基接触的肖特基势垒为S2，沟槽底部的肖特基接触的肖特基势垒为S3，S1<S2<S3。
6.根据权利要求4所述的沟槽型肖特基二极管器件，其特征在于，用不同掺杂类型和浓度的多晶硅形成台面和沟槽内不同势垒高度的分段肖特基接触。
7.根据权利要求1所述的沟槽型肖特基二极管器件，其特征在于，所述p+层通过所述结构B中的欧姆接触与阳极进行电连通。
8.根据权利要求1所述的沟槽型肖特基二极管器件，其特征在于，所述结构B中p+层比沟槽更深，p+层底部与沟槽底部之间的间距大于0.5微米。
9.根据权利要求1所述的沟槽型肖特基二极管器件，其特征在于，所述结构A中台面中的掺杂浓度不小于飘移层。
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