KR20070026308A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

제1 도전형의 반도체 기판(2)의 위에 상기 제1 도전형의 드리프트층(3), 및 상기 제1 도전형과는 다른 제2 도전형의 리서프층(9)을 상기 반도체 기판에 평행한 횡방향에 교대로 배치하여 형성한 수퍼-정션 구조부(13)를 갖는 반도체 장치(1, 31, 41)의 제조 방법. 이 제조 방법은 상기 반도체 기판의 위에 상기 제1 도전형의 반도체층(18)을 형성하는 공정과, 상기 반도체층을 관통하여 상기 반도체 기판에 이르는 트렌치(4)를 형성하는 공정과, 상기 트렌치의 저부측의 소정의 영역에 충전재(15, 32, 33)를 충전하고, 상기 트렌치내에 있어서 상기 반도체 기판과 상기 반도체층과의 계면 위치보다 얕은 소정 상면 위치 D2까지의 저부 영역에 상기 충전재를 배치하는 충전 공정과, 이 충전 공정 이후에, 상기 트렌치의 내측벽에 노출한 상기 반도체층에 상기 제2 도전형의 불순물을 도입하고, 상기 트렌치의 내측벽을 따르는 상기 리서프층을 형성하는 공정을 포함한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE}
본 발명은 이른바 수퍼-정션(super-junction) 구조를 갖는 반도체 장치의 제조 방법에 관한 것이다.
MOS 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor ; MOS FET)가 형성된 반도체 장치에 있어서, 내압의 향상이 시도되고 있다.
도 6은 MOS FET이 형성된 종래의 반도체 장치(일본 특개 2003-46082호 공보 참조)의 도해적인 단면도이다.
N++형의 반도체 기판(51)의 위에는 N형의 드리프트(drift)층(N형 필러(pillar)층)(52) 및 P형의 리서프(resurf)층(P형 필러층)(53)을 포함하는 반도체층(54)이 형성되어 있다. 드리프트층(52)과 리서프층(53)은 반도체 기판(51)에 평행한 방향에 교대로 반복하여 나타나도록 배치되어 있고, 이른바 수퍼-정션 구조를 형성하고 있다.
반도체층(54)을 그 두께 방향으로 관통하고, 반도체 기판(51)과 반도체층 (54)과의 계면(界面)에 이르는 깊이를 갖는 복수의 트렌치(55)가 형성되어 있다. 이 복수의 트렌치(55)는 반도체 기판(51)에 거의 수직인 내측벽을 각각 갖고 있고, 거의 등간격으로 서로 평행하게 형성되어 있다. 트렌치(55)의 내벽은 산화막(63)으로 덮여 있고, 그 내부는 폴리 실리콘이나 유전체 등으로 이루어지는 매입층(64)으로 메워져 있다.
드리프트층(52)은 트렌치(tench)(55)를 따라서 배치되어 있다. 리서프층(53)은 인접하는 2개의 트렌치(55)를 각각 따르는 한 쌍의 드리프트층(52)의 사이에 배치되어 있다. 리서프층(53)은 드리프트층(52) 및 반도체 기판(51)에 접하고 있다.
드리프트층(52)의 위에는 N형 영역(56)이 형성되어 있다. 리서프층(53)의 위에는 N형 영역(56)과 접하도록 P형의 베이스층(57)이 형성되어 있다. 베이스층(57)의 표층부에는 N형의 소스 영역(58)이 형성되어 있다.
절연막(59)을 사이에 두고, N형 영역(56)과 소스 영역(58)과의 사이에 있는 베이스층(57) 및 그 근방에 대향하도록 게이트 전극(60)이 배치되어 있다. 또, 소스 영역(58) 및 베이스층(57)에 접하도록 소스 전극(61)이 형성되어 있다. 반도체 기판(51)의 이면(게이트 전극(60)이나 소스 전극(61)이 형성되어 있는 면과는 반대측의 면)에는 드레인 전극(62)이 형성되어 있다.
이 반도체 장치는 소스 전극(61) 및, 드레인 전극(62)의 일방(一方)과 외부 부하가 접속된 상태에서, 소스 전극(61) 및 드레인 전극(62)의 타방(他方)과 외부 부하와의 사이에, 전원에 의해 일정한 전압이 인가된 상태로 사용된다. 이 인가되는 전압은 리서프층(53) 및 드리프트층(52)에 의해 형성되는 PN 접합에 대하여 역 바이어스를 준다.
이 상태에서, 게이트 전극(60)을 적당한 전위로 함(MOS FET을 온 상태로 함)에 따라, 소스 전극(61)과 드레인 전극(62)과의 사이에 전류를 흘릴 수 있다. 이 때, N형 영역(56)과 소스 영역(58)과의 사이의 베이스층(57)에 있어서, 절연막(59)과의 계면 근방에 채널이 형성된다. 이로 인해, 드레인 전극(62)에서부터 반도체 기판(51), 드리프트층(52), N형 영역(56), 베이스층(57)의 절연막(59)과의 계면 근방(채널), 및 소스 영역(58)을 거쳐서 소스 전극(61)으로 전류가 흐른다.
이 때, 리서프층(53) 및 드리프트층(52)에 의해 형성되는 PN 접합에는 외부 부하와 MOS FET의 온 저항으로 분압한 역바이어스가 걸리지만, 이로 인해 생기는 공핍층(空乏層)의 퍼짐은 작으며, 드리프트층(52)에는 캐리어(전자)의 경로가 남겨진다.
다음에, 이 MOS FET이 오프 상태일 때, 즉 게이트 전극(60)이 상기의 적당한 전위로 되어 있지 않을 때에 대하여 설명한다. 이 경우, 채널은 형성되지 않고, MOS FET에는 전류가 흐르지 않기 때문에 드리프트층(52)과 리서프층(53)에 의해 형성되는 PN 접합에는 전원 전압이 그대로 역바이어스로서 인가되게 된다. 그 때문에 드리프트층(52)과 리서프층(53)과의 계면 S로부터 드리프트층(52) 및 리서프층(53)으로 공핍층이 신속하게 퍼지고, 드리프트층(52) 및 리서프층(53)이 완전하게 공핍화한다. 이로 인해, 이론상으로는 뛰어난 내압을 실현할 수 있다.
그러나, 리서프층(53)은 도전형이 N++형인 반도체 기판(51)에도 접하고 있기 때문에, 드리프트층(52)과 리서프층(53)에 의해 형성되는 PN 접합에 역바이어스 전압이 인가되면, 리서프층(53)과 반도체 기판(51)과의 계면으로부터도 리서프층(53) 및 반도체 기판(51) 안으로 공핍층이 퍼진다.
이 때, 반도체 기판(51)과 드리프트층(52)에서 불순물 농도가 다른 점 등으로 인해, 드리프트층(52)과 리서프층(53)과의 계면 S 근방과, 반도체 기판(51)과 리서프층(53)과의 계면 근방에서는 공핍층이 퍼지는 방법이 다르다. 이로 인해, 반도체 장치가 오프 상태일 때, 공핍층에 있어서 국소적으로 강한 전계가 생기고, 이 부분에서 전류가 흐른다. 이 때문에 이와 같은 반도체 장치의 내압은 실제로 만족할 수 있는 레벨은 아니었다.
본 발명의 목적은 내압을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 내압을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 반도체 장치의 제조 방법은 제1 도전형의 반도체 기판상에 상기 제1 도전형의 드리프트층, 및 상기 제1 도전형과는 다른 제2 도전형의 리서프층을 상기 반도체 기판에 평행한 가로 방향에 교대로 배치하여 형성한 수퍼-정션 구조부를 갖는 반도체 장치의 제조 방법이다. 이 제조 방법은 상기 반도체 기판 상에 상기 제1 도전형의 반도체층을 형성하는 공정과, 상기 반도체층을 관통하여 상기 반도체 기판에 이르는 트렌치를 형성하는 공정과, 상기 트렌치의 저(底)부측의 소정 영역에 충전재를 충전하고, 상기 트렌치내에 있어서 상기 반도체 기판과 상기 반도체층과의 계면 위치보다 얕은 소정 상면 위치까지의 저부 영역에 상기 충전재를 배치하는 동시에, 상기 소정 상면 위치보다 상부측에 공소(空所)를 확보하는 충전 공정과, 상기 충전 공정 이후에 상기 트렌치의 내측벽에 노출한 상기 반도체층에 상기 제2 도전형의 불순물을 도입하고, 상기 트렌치의 내측벽을 따라서 상기 제2 도전형의 상기 리서프층을 형성하고, 상기 반도체층의 잔여의 영역을 드리프트층으로 하는 공정을 포함한다.
본 발명에 의하면, 리서프층은 반도체층을 관통하여 반도체 기판에 이르는 트렌치의 내측벽을 따라서 형성되고, 드리프트층은 리서프층이 형성된 후의 반도체층의 잔여의 영역으로 이루어진다. 이로 인해, 드리프트층과 리서프층이 반도체 기판에 평행한 방향으로 반복하여(교대로) 나타나는 이른바, 수퍼-정션 구조를 갖는 반도체 장치를 제조할 수 있다. 리서프층은 트렌치의 폭 방향에 관하여 일방측의 내측벽만을 따라서 형성되어도 되고, 양(兩) 측의 내측벽을 따라서 형성되어도 된다.
리서프층을 형성하는 공정에 있어서, 트렌치의 저부측에는 충전재가 존재하고 있고, 이 충전재의 상면은 반도체 기판과 반도체층과의 계면에 대하여 반도체층의 표면으로부터 얕은 위치에 있다. 이 때문에 제2 도전형의 불순물(제2 도전형에의 제어를 위한 불순물)은 충전재에 방해되고, 반도체층에 있어서 반도체 기판과의 인접부에 도입되는 일은 없다. 이로 인해, 드리프트층(반도체층의 잔여의 영역)에 의하여 반도체 기판과 떨어진 리서프층이 얻어진다.
본 발명에 관한 제조 방법에 의해 제조되는 반도체 장치는 드리프트층 및 리서프층에 의한 PN 접합에 대하여 역바이어스가 주어지면, 드리프트층과 리서프층과의 계면(이하, 단지 「계면」이라고 함)으로부터 드리프트층 및 리서프층에 공핍층이 퍼진다. 이 경우, 인가되는 전압이 일정 이상의 크기로 되면, 드리프트층 및 리서프층은 거의 완전하게 공핍화하다. 이 때문에 이 반도체 장치는 일정한 내압(예를 들어 수백 V)을 가질 수 있다.
리서프층과 반도체 기판과의 사이 및 리서프층과 트렌치 또는 인접하는 다른 리서프층과의 사이에는 동일한 드리프트층, 즉 거의 균일한 불순물 농도를 갖는 반도체 영역이 존재하고 있다. 따라서, 드리프트층에 있어서 공핍층은 계면으로부터 균등하게 퍼질 수 있다. 즉, 드리프트층에 있어서 공핍층은 계면으로부터 드리프트층을 사이에 두고 대향하는 트렌치측(반도체 기판에 평행한 방향)에 퍼질 수 있는 동시에, 드리프트층을 사이에 두고 대향하는 반도체 기판측(반도체 기판에 수직인 방향)으로도 동등하게 퍼질 수 있다.
이 때문에 공핍층에 있어서 다른 부분보다 전계가 강한 부분은 생기지 않기 때문에, 계면을 통하여 용이하게 전류가 흐르지 않는다. 즉, 이 반도체 장치는 종래의 반도체 장치에 비해, 내압을 향상(예를 들어 200V 내지 1000V)시킬 수 있다.
상기 리서프층을 형성하는 공정은 상기 트렌치의 내측벽에 노출한 상기 반도체층의 표층부에 상기 제2 도전형의 불순물을 주입하는 주입 공정과, 이 주입 공정 이후에, 상기 반도체 기판을 가열함으로써 상기 반도체층에 주입된 해당 불순물을 상기 반도체층안에 확산시키는 열확산 공정을 포함해도 된다.
상기 충전 공정은 상기 소정 상면 위치보다 얕은 위치까지 상기 트렌치내에 상기 충전재를 공급하는 충전재 공급 공정과, 이 충전재 공급 공정 이후에, 상기 충전재를 상기 소정 상면 위치까지 에치백하는 공정을 포함해도 된다.
에치백 두께를 제어함으로써, 충전재의 상면 위치가 반도체 기판과 반도체층과의 계면 위치보다 얕아지도록 할 수 있고, 충전재의 상면 위치를 임의로 조정할 수 있다. 이로 인해, 드리프트층에 있어서 리서프층과 반도체 기판에 끼워진 부분의 폭을 용이하게 제어할 수 있다.
상기 충전재 공급 공정은 상기 트렌치를 상기 충전재로 거의 완전하게 채우는 공정을 포함해도 된다. 즉, 충전재 공급 공정은 충전재의 상면이 상기 트렌치 밖에 위치하도록 충전재를 공급하는 공정을 포함해도 된다.
상기 충전 공정은 상기 트렌치에 충전재로서의 산화 실리콘을 충전하는 공정을 포함해도 된다.
이 경우, 상기 트렌치에 산화 실리콘을 충전하는 공정은 트렌치내에 폴리 실리콘을 충전하는 공정과, 해당 폴리 실리콘을 산화시킴으로써 상기 충전재로서의 산화 실리콘을 얻는 공정을 포함해도 된다.
또, 상기 트렌치에 산화 실리콘을 충전하는 공정은 트렌치내에 TEOS(tetraethylorthosilicate)를 충전하는 공정과, 이 TEOS를 열분해하여 상기 충전재로서의 산화 실리콘을 얻는 공정을 포함해도 된다.
또, 상기 충전 공정은 상기 트렌치에 충전재로서의 폴리 실리콘을 충전하는 공정을 포함해도 되며, 이 경우 이 반도체 장치의 제조 방법은 상기 충전 공정 이전에, 상기 트렌치의 내벽을 산화시켜서 산화막을 형성하는 공정을 추가로 포함하는 것으로 할 수 있다.
산화막에 의해, 충전재(폴리 실리콘)와 반도체 기판이나 수퍼-정션 구조부를 전기적으로 절연할 수 있다. 산화막을 형성하는 공정은 트렌치의 내벽을 열산화시키는 공정을 포함해도 된다.
본 반도체 장치의 제조 방법은 상기 리서프층을 형성하는 공정 이후에, 상기 트렌치의 상기 상부측의 공소를 상부 충전재로 채우는 공정을 추가로 포함해도 된다.
이로 인해, 트렌치내가 충전재 및 상부 충전재로 거의 완전하게 채워진 반도체 장치를 얻을 수 있고, 이로 인해 반도체 기판의 휨을 방지할 수 있다.
리서프층 형성전에 트렌치내에 충전되는 충전재와, 상부 충전재(리서프층 형성 후에 트렌치내에 충전되는 충전재)는 동종의 것이어도 되고, 다른 종류의 것이어도 된다.
본 반도체 장치의 제조 방법은 상기 반도체층의 표면에 상기 제2 도전형의 불순물을 도입하고, 상기 리서프층 및 상기 드리프트층과 접하는 상기 제2 도전형의 베이스 영역을 형성하는 공정과, 상기 베이스 영역에 상기 제1 도전형의 불순물을 도입하고, 상기 베이스 영역의 잔부에 의해 상기 드리프트층 및 리서프층과 떨어진 상기 제1 도전형의 소스 영역을 형성하는 공정과, 상기 소스 영역과 상기 드리프트층과의 사이의 상기 베이스 영역에 대향하는 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막을 사이에 두고, 상기 소스 영역과 상기 드리프트층과의 사이의 상기 베이스 영역에 대향 배치된 게이트 전극을 형성하는 공정을 추가로 포함해도 된다.
본 제조 방법에 의해 얻어지는 반도체 장치는 상기 소스 영역과 상기 반도체 기판(드레인 영역)과의 사이에 적당한 크기의 전압을 인가하고, 게이트 전극을 소정의 전위로 함으로써(반도체 장치를 온 상태로 함), 베이스 영역에 있어서 소스 영역과 드리프트층과의 사이에서 게이트 절연막 근방의 영역에 채널을 형성할 수 있다. 이로 인해, 소스 영역과 반도체 기판(드레인 영역)과의 사이에 전류를 흘릴 수 있다.
또, 이 반도체 장치가 오프 상태일 때에, 드리프트층과 리서프층에 의해 형성되는 PN 접합에 대하여 큰 역바이어스 전압이 인가되었을 경우에도, 높은 내압을 가질 수 있다.
본 발명의 반도체 장치는 제1 도전형의 반도체 기판과, 이 반도체 기판상에 설치되며, 상기 제1 도전형의 드리프트층, 및 상기 제1 도전형과는 다른 제2 도전형의 리서프층을, 상기 반도체 기판에 평행한 횡방향에 교대로 배치하여 형성한 수퍼-정션 구조부와, 이 수퍼-정션 구조부를 관통하여 상기 반도체 기판에 이르는 트렌치내의 저부측의 소정의 영역에 배치된 충전재를 구비하고 있다. 상기 리서프층은 상기 트렌치의 내측벽을 따라서 형성되어 있고, 상기 드리프트층은 상기 리서프층이 상기 반도체 기판과의 접촉부를 갖지 않도록, 상기 리서프층과 상기 반도체 기판과의 사이에 개재하는 분리 영역을 갖고 있고, 상기 분리 영역과 상기 드리프트층과의 계면 위치와, 상기 트렌치내의 상기 충전재의 상면 위치가 상기 수퍼-정션 구조부의 표면으로부터 거의 동일한 깊이에 있다.
충전재는 산화 실리콘 등의 절연물이어도 되고, 절연물에 덮인 실리콘(예를 들어 폴리 실리콘) 등의 도전체(반도체)이어도 된다.
트렌치내에 있어서, 충전재의 위의 공간에는 아무것도 채워지지 않고 공소로 되어 있으나, 해당 충전재와는 별도로 충전된 충전재(상부 충전재)로 채워져 있는 것이 바람직하다.
본 발명의 반도체 장치는 상기 드리프트층 및 상기 리서프층에 접하도록 형성된 상기 제2 도전형의 베이스 영역과, 상기 베이스 영역에 접하도록 형성되며, 상기 베이스 영역에 의해 상기 드리프트층 및 리서프층과 떨어진 상기 제1 도전형의 소스 영역과, 상기 소스 영역과 상기 드리프트층과의 사이의 상기 베이스 영역에, 게이트 절연막을 사이에 두고 대향 배치된 게이트 전극을 추가로 구비하고 있어도 된다.
본 발명에 있어서의 상술한, 또는 다른 목적, 특징 및 효과는 첨부 도면을 참조하여 다음에 나타내는 실시 형태의 설명에 의해 기술된다.
도 1은 본 발명의 제1 실시 형태에 관한 반도체 장치의 구조를 나타내는 도해적인 단면도.
도 2(a) 내지 도 2(h)는 도 1의 반도체 장치의 제조 방법을 설명하기 위한 도해적인 단면도.
도 3은 본 발명의 제2 실시 형태에 관한 반도체 장치의 구조를 나타내는 도 해적인 단면도.
도 4(a) 내지 도 4(d)는 도 3의 반도체 장치의 제조 방법을 설명하기 위한 도해적인 단면도.
도 5는 본 발명의 제3 실시 형태에 관한 반도체 장치의 구조를 나타내는 도해적인 단면도.
도 6은 MOS FET이 형성된 종래의 반도체 장치의 도해적인 단면도.
이하에서는 첨부 도면을 참조하여 본 발명의 실시의 형태에 대해 상세하게 설명한다.
도 1은 본 발명의 제1 실시 형태에 관한 반도체 장치의 구조를 나타내는 도해적인 단면도이다.
도전형이 N+형으로 드레인 영역을 이루는 실리콘 기판(2)의 위에는, 이른바 수퍼-정션 구조가 형성된 수퍼-정션 구조부(13)가 설치되어 있다. 수퍼-정션 구조부(13)는 도전형이 N-형인 드리프트층(3)과, 드리프트층(3)에 매설(埋設)된 도전형이 P-형인 리서프층(9)을 포함하고 있고, 드리프트층(3)과 리서프층(9)은 실리콘 기판(2)에 평행한 방향에 교대로 (반복) 나타나도록 배열되어 있다.
수퍼-정션 구조부(13)를 관통하여, 실리콘 기판(2)에 이르는 깊이를 갖는 복수의 트렌치(4)가 서로 거의 평행하게 형성되어 있다. 각 트렌치(4)는 실리콘 기판(2)에 거의 수직인 내측벽을 각각 갖고 있고, 도 1의 지면에 수직인 방향으로 뻗어 있다. 즉, 트렌치(4)의 길이 방향은 도 1의 지면에 수직인 방향으로 있고, 트렌치(4)의 폭방향은 도 1의 지면에 평행하면서 실리콘 기판(2)에 평행한 방향이다.
도 1에는 2개의 트렌치(4)만을 나타내고 있으나, 반도체 장치(1)에는 보다 많은 트렌치(4)가 형성되어 있고, 이러한 트렌치(4)는 거의 등간격으로 형성되어 있다.
각 트렌치(4)의 내부에 있어서, 트렌치(4)의 저부측에 산화 실리콘(15)이 배치되어 있고, 산화 실리콘(15)의 위에는 폴리 실리콘(16)이 배치되어 있다. 트렌치(4)와 폴리 실리콘(16)과의 인접부에는 산화 실리콘막(5)이 개재되어 있다. 트렌치(4)는 산화 실리콘(15) 및 폴리 실리콘(16)으로 거의 완전하게 채워져 있다. 이로 인해, 실리콘 기판(2)에 휨이 생기기 어려워지고 있다.
리서프층(9)은 각 트렌치(4)의 폭방향에 관하여 동일한 일방측의 내측벽을 따라서 형성되어 있다. 즉, 리서프층(9)은 인접하는 2개의 트렌치(4)의 사이에서, 일방의 트렌치(4)에 근접하여 형성되어 있고 산화 실리콘막(5)에 접하고 있다.
드리프트층(3)은 인접하는 2개의 리서프층(9)의 사이(리서프층(9)과 트렌치(4)와의 사이)에서, 트렌치(4)의 타방측의 내측벽을 따라서 리서프층(9)과 평행하게 형성되어 있다. 드리프트층(3)은 또한 리서프층(9)의 아래(실리콘 기판(2)과 리서프층(9)과의 사이)로 들어간다. 즉, 리서프층(9)과 실리콘 기판(2)은 드리프트층(3)에 의하여 떨어져 있고, 리서프층(9)은 실리콘 기판(2)에 접하지 않는다.
드리프트층(3)에 있어서, 리서프층(9)과 트렌치(4)에 끼워진 부분 3H와, 리 서프층(9)과 실리콘 기판(2)(드레인 영역)에 끼워진 부분(이하, 「분리 영역」이라고 함) 3v와는 연속하고 있다. 드리프트층(3)은 거의 균일한 불순물 농도를 갖고 있고, 리서프층(9)과 트렌치(4)에 끼워진 부분 3H와, 분리 영역 3v는 거의 동일한 불순물 농도를 갖는다.
분리 영역 3v와 리서프층(9)과의 계면 위치(리서프층(9)의 실리콘 기판(2)과의 대향부(9a)와 드리프트층(3)과의 계면 위치) D1과, 산화 실리콘(15)의 상면(산화 실리콘(15)과 폴리 실리콘(16)과의 계면) 위치 D2는 수퍼-정션 구조부(13)의 표면으로부터 거의 동일한 깊이에 있다. 따라서, 산화 실리콘(15)의 표면 위치 D2는 실리콘 기판(2)과 드리프트층(3)과의 계면보다 드리프트층(3)의 표면으로부터 얕은 위치에 있다.
수퍼-정션 구조부(13)의 표면 근방(리서프층(9)의 위)에는 트렌치(4)에 근접하고, 도전형이 N+형인 소스 영역(7)이 형성되어 있다. 소스 영역(7)과 드리프트층(3), 리서프층(9)과 산화 실리콘막(5)과의 사이에는 도전형이 P-형인 베이스 영역(8)이 형성되어 있다.
드리프트층(3)의 표면 근방에 있어서, 드리프트층(3)과 소스 영역(7)과의 사이에 있는 베이스 영역(8) 및 그 근방의 드리프트층(3) 및 소스 영역(7)에 대향하도록 게이트 전극(10)이 배치되어 있다. 게이트 전극(10)은 불순물의 도입에 의해 도전화된 폴리 실리콘으로 이루어진다. 게이트 전극(10)의 주위는 산화 실리콘막(11)으로 덮여 있다. 따라서, 게이트 전극(10)과 베이스 영역(8)과의 사이는 산화 실리콘막(11)에 의해 떨어져 있다.
실리콘 기판(2)의 드리프트층(3) 및 리서프층(9)이 형성되어 있는 측의 면을 덮도록, 알루미늄으로 이루어지는 소스 전극(12)이 형성되어 있다. 소스 전극(12)은 소스 영역(7) 및, 베이스 영역(8)에 전기 접속되어 있다. 실리콘 기판(2)의 이면(소스 전극(12)과는 반대측의 면)에는 드레인 전극(14)이 형성되어 있다.
이 반도체 장치(1)는 소스 전극(12) 및 드레인 전극(14)의 일방과 외부 부하가 접속된 상태에서 소스 전극(12) 및 드레인 전극(14)의 타방과 외부 부하와의 사이에, 전원에 의해 일정한 전압(예를 들어 수백 V)이 인가된 상태에서 사용되다. 이 인가되는 전압은 리서프층(9) 및 드리프트층(3)에 의해 형성되는 PN 접합에 대하여 역바이어스를 준다.
이 상태에서, 게이트 전극(10)을 소정의 전위로 함으로써(반도체 장치(1)를 온 상태로 함), 소스 전극(12)과 드레인 전극(14)과의 사이에 전류를 흘릴 수 있다. 이 때, 드리프트층(3)과 소스 영역(7)과의 사이의 베이스 영역(8)에 있어서 산화 실리콘막(11)과의 계면 근방에 채널이 형성된다.
이 때, 리서프층(9) 및 드리프트층(3)에 의해 형성되는 PN 접합에는 외부 부하와 MOS FET의 온 저항으로 분압한 역바이어스(예를 들어 2V)가 걸리지만, 이로 인해 생기는 공핍층의 퍼짐은 적고, 드리프트층(3)에는 캐리어(전자)의 경로가 남겨진다. 온 상태의 반도체 장치(1)에 있어서, 드리프트층(3) 중 공핍화하지 않은 부분을 경유하여 소스 전극(12)과 드레인 전극(14)과의 사이에 전류가 흐른다.
한편, 이 반도체 장치(1)가 오프 상태일 때, 즉 게이트 전극(10)이 상기 소정의 전위로 되어 있지 않을 때는 채널은 형성되지 않고, MOS FET에는 전류가 흐르지 않기 때문에, 드리프트층(3)과 리서프층(9)에 의해 형성되는 PN 접합에는 전원 전압이 그대로 역바이어스로서 인가되게 된다. 그 때문에 드리프트층(3)과 리서프층(9)과의 계면 S 근방에 있어서는 계면 S로부터 드리프트층(3) 및 리서프층(9)안으로 공핍층이 퍼진다. 드리프트층(3)에 있어서, 공핍층은 계면 S로부터 드리프트층(3)을 사이에 두고 대향하는 트렌치(4)측으로 신속하게 퍼지는 동시에, 드리프트층(3)을 사이에 두고 대향하는 실리콘 기판(2)측으로 향하여 신속하게 퍼진다.
공핍층은 계면 S로부터 불순물 농도가 거의 균일한 드리프트층(3)안으로 균등하게 퍼질 수 있으므로, 국소적으로 강한 전계는 생기지 않는다. 이 때문에 계면 S를 통하여 용이하게 전류가 흐르지 않기 때문에 이 반도체 장치(1)는 내압이 크다.
드리프트층(3)이나 리서프층(9)의 폭이 얇게 되어 있으면, 드리프트층(3)의 불순물 농도가 높게 되어 있어도, 드리프트층(3) 및 리서프층(9)은 용이하게 거의 완전하게 공핍화하므로, 이 반도체 장치(1)는 높은 내압을 가질 수 있다. 또, 온 상태일 때의 도전 경로의 일부를 이루는 드리프트층(3)의 불순물 농도를 높게 함으로써, 온 저항을 감소시킬 수 있다.
이 반도체 장치(1)는 200V 내지 1000V 정도의 내압을 가질 수 있고, 예를 들어 600V의 내압을 갖는 것이어도, 온 저항을 종래의 반도체 장치의 5 분의 1 정도 로 할 수 있다.
도 2(a) 내지 도 2(h)는 도 1의 반도체 장치(1)의 제조 방법을 설명하기 위한 도해적인 단면도이다. 도 2(a) 내지 도 2(h)에서는 하나의 트렌치(4)의 근방만을 나타내고 있다.
먼저, 도전형이 N+형으로 된 실리콘 기판(2)의 위에 도전형이 N-형인 에피텍셜층(18)이 형성되고, 에피텍셜층(18)의 위에 트렌치(4)에 대응하는 영역에 개구(21a)가 형성된 하드 마스크(21)가 형성된다. 하드 마스크(21)는 예를 들어 질화 실리콘으로 이루어진다.
계속하여, 하드 마스크(21)의 개구(21a)를 통하여 에피텍셜층(18)이 드라이 에칭(예를 들어 반응성 이온 에칭)되고, 에피텍셜층(18)을 그 두께 방향으로 관통하여 실리콘 기판(2)에 이르는 깊이를 갖는 트렌치(4)가 형성된다. 트렌치(4)의 폭은 예를 들어 2㎛ 정도이며, 트렌치(4)의 깊이는 예를 들어 40㎛ 정도이다. 이 상태가 도 2(a)에 나타나 있다.
계속하여, 이상의 공정을 거친 실리콘 기판(2)의 위에 트렌치(4)의 내부를 메우도록 산화 실리콘막(22)이 형성된다(도 2(b) 참조). 산화 실리콘막(22)은 하드 마스크(21)의 위에도 형성된다. 산화 실리콘막(22)은 예를 들어 트렌치(4)의 내부를 메우도록 폴리 실리콘막을 형성한 후, 이 폴리 실리콘막을 모두 열산화함으로써 얻어도 되고, 감압 CVD(Chemical Vapor Deposition)법에 의해, TEOS(tetraethylorthosilicate)로 이루어지는 막을 형성한 후, 이 TEOS로 이루어지 는 막을 열분해함으로써 얻어도 된다.
계속하여, 산화 실리콘막(22)이 트렌치(4)의 저부에 존재하는 부분을 남겨서 에치백되고, 트렌치(4)의 상부측에 공소가 확보된다. 산화 실리콘막(22)의 잔부는 산화 실리콘(15)으로 된다. 이 때, 적당한 에치백 조건이 선택됨으로써, 산화 실리콘(15)의 상면(에치백면) 위치 D2는 실리콘 기판(2)과 에피텍셜층(18)과의 계면의 위치보다, 에피텍셜층(18)의 표면으로부터 얕은 위치(소정 상면 위치)로 되도록 된다. 이 상태가 도 2(c)에 나타나 있다.
다음에 하드 마스크(21)의 개구(21a)를 통하여 각 트렌치(4)의 내면에 노출한 에피텍셜층(18)에 P형의 불순물의 이온이 주입된다. 이 때, 이 이온은 도 2(d)에 화살표 A로 나타내는 바와 같이 트렌치(4)의 폭방향으로 수직인 내측벽에 대하여 소정의 경사각을 이루도록 박아 넣어진다. 트렌치(4)의 내측벽(실리콘 기판(2)의 법선 방향)과 이온이 박아 넣어지는 방향과의 이루는 각도는 예를 들어 1.5°내지 2°로 된다.
이로 인해, 각 트렌치(4)의 폭방향 일방측의 내측벽(반도체 장치(1)의 트렌치(4)에 있어서, 리서프층(9)이 인접하여 형성되어 있는 측에 상당하는 면)에 있어서, 노출 영역의 거의 전역에 P형의 불순물이 주입된 제1 주입 영역(23)이 형성된다. 이 상태가 도 2(d)에 나타나 있다.
다음에 하드 마스크(21)가 제거되고, 에피텍셜층(18)의 위에 베이스 영역(8)에 대응하는 위치에 개구가 형성된 레지스터막(도시하지 않음)이 형성된다. 계속하 여, 이 레지스터막의 개구를 통하여 에피텍셜층(18)의 표층부에 P형의 불순물이 주입되어서 제2 주입 영역(24)이 형성된다. 그 후, 레지스터막이 제거된다. 이 상태가 도 2(e)에 나타나 있다.
계속하여, 이상의 공정을 거친 실리콘 기판(2)이 소정의 온도로 가열되고, 제1 및 제2 주입 영역(23, 24) 중의 P형의 불순물이 에피텍셜층(18)안으로 확산되고, 리서프층(9) 및 베이스 영역(8)이 각각 형성된다. 에피텍셜층(18)의 잔여의 영역은 드리프트층(3)으로 된다. 이 상태가 도 2(f)에 나타나 있다.
다음에, 이상의 공정을 거친 실리콘 기판(2)의 에피텍셜층(18)측의 면에, 소스 영역(7)에 대응하는 위치에 개구가 형성된 레지스터막(도시하지 않음)이 형성된다. 그리고, 이 레지스터막의 개구를 통하여 베이스 영역(8)의 표층부에 N형의 불순물이 주입되어서 제3 주입 영역이 형성된다. 그 후, 이 레지스터막이 제거되고, 이상의 공정을 거친 실리콘 기판(2)이 소정의 온도로 가열되고, 제3 주입 영역내의 N형의 불순물이 베이스 영역(8)안으로 확산된다. 이로 인해, 소스 영역(7)이 형성된다. 이 상태가 도 2(g)에 나타나 있다.
다음에 이상의 공정을 거친 실리콘 기판(2)이 소정의 온도로 가열되고, 노출 표면, 즉 트렌치(4)의 내면 및 드리프트층(3), 베이스 영역(8) 및 소스 영역(7)의 표면이 열산화되어서 산화막(17)이 형성된다. 또한, 이 산화막(17)의 위에 폴리 실리콘으로 이루어지는 막(폴리 실리콘막)(19)이 형성된다. 트렌치(4)는 폴리 실리콘막(19)으로 거의 완전하게 채워진다. 그 후, 폴리 실리콘막(19)이 불순물의 주입에 의해 도전화된다. 이 상태가 도 2(h)에 나타나 있다.
계속하여, 이 폴리 실리콘막(19) 중, 트렌치(4) 내부 및 게이트 전극(10)에 거의 대응하는 부분 이외의 부분이 제거된다. 폴리 실리콘막(19)의 잔부 중, 트렌치(4)내의 것은 폴리 실리콘(16)으로 된다. 추가로, 이 상태에서 노출하고 있는 폴리 실리콘막(19)의 표면이 열산화되어서 산화막이 형성된다.
다음에, 산화막 중, 트렌치(4) 밖에서 게이트 전극(10)의 주위 이외의 부분, 및 트렌치(4)의 상부의 것이 제거된다. 이로 인해, 폴리 실리콘막의 잔부 중, 트렌치(4)외의 것은 게이트 전극(10)으로 된다. 산화막(17)의 잔부 중, 트렌치(4)내의 것은 산화 실리콘막(5)으로 되고, 트렌치(4)외의 것은 게이트 전극(10)의 주위를 덮는 산화 실리콘막(11)으로 된다.
그 후, 이상의 공정을 거친 실리콘 기판(2)의 소스 영역(7)이 형성된 측의 면 및 그 반대측의 면에 소스 전극(12) 및 드레인 전극(14)이 각각 형성되고, 도 1에 나타내는 반도체 장치(1)가 얻어진다.
이상의 제조 방법에 있어서, 제1 주입 영역(23)의 형성시에 트렌치(4)내의 저부에는 실리콘 기판(2)과 에피텍셜층(18)과의 계면보다 얕은 위치 D2까지 산화 실리콘(15)이 존재하고 있다(도 2(d) 참조). 이 때문에 P형의 불순물은 산화 실리콘(15)에 방해되고, 에피텍셜층(18)에 있어서 실리콘 기판(2)과의 인접부에 도입되는 일은 없다. 이로 인해, 드리프트층(3)(분리 영역 3V)에 의하여 실리콘 기판(2)과 떨어진 리서프층(9)이 얻어진다.
또, 산화 실리콘막(22)의 에치백 두께를 제어함으로써, 산화 실리콘(15)의 표면 위치 D2를 제어할 수 있다(도 2(c) 참조). 이로 인해, 리서프층(9)의 형성 영역을 제어할 수 있으므로, 실리콘 기판(2)과 리서프층(9)과의 사이의 드리프트층(3)(분리 영역 3v)의 두께를 제어하고, 반도체 장치(1)에 있어서 계면 S로부터 보다 균등하게 공핍층이 퍼지도록 할 수 있다.
도 3은 본 발명의 제2 실시 형태에 관한 반도체 장치의 도해적인 단면도이다. 도 3에 있어서, 도 1에 나타내는 각 부에 대응하는 부분에는 도 3에 동일한 참조 부호를 부여하여 설명을 생략한다.
이 반도체 장치(31)에서는 트렌치(4)의 저부에 도 1의 반도체 장치(1)의 산화 실리콘(15) 대신에 폴리 실리콘(32) 및 그 주위를 둘러싸는 산화막(33)이 배치되어 있다. 트렌치(4)의 내부는 폴리 실리콘(32, 16) 및 산화막(33)으로 거의 완전하게 채워져 있다. 이로 인해, 실리콘 기판(2)에 휨이 생기기 어렵게 되어 있다.
이 반도체 장치(31)에 있어서도, 리서프층(9)은 실리콘 기판(2)(드레인 영역)에 접하지 않고, 반도체 장치(31)가 오프 상태일 때에 공핍층은 드리프트층(3)에 있어서, 계면 S로부터 드리프트층(3)을 사이에 두고 대향하는 트렌치(4)측 및 실리콘 기판(2)측에 균등하게 퍼질 수 있으므로, 국소적으로 강한 전계는 생기지 않는다. 이 때문에 계면 S를 통하여 용이하게 전류가 흐르지 않기 때문에 이 반도체 장치(31)의 내압은 크다.
도 4(a) 내지 도 4(d)는 반도체 장치(31)의 제조 방법을 설명하기 위한 도해적인 단면도이다. 도 4(a) 내지 도 4(d)에 있어서, 도 2(a) 내지 도 2(h)에 나타내 는 각 부에 대응하는 부분에는 도 4(a) 내지 도 4(d)에 동일한 참조 부호를 부여하여 설명을 생략한다.
트렌치(4)의 형성까지가 반도체 장치(1)와 동일하게 실시된 후, 실리콘 기판(2)이 가열되고, 실리콘 기판(2) 및 에피텍셜층(18)의 노출 표면, 즉 트렌치(4)의 내벽이 열산화되고, 희생 산화막(34)이 형성된다(도 4(a) 참조).
다음에 트렌치(4)의 내부를 거의 완전하게 메우도록 폴리 실리콘막(35)이 형성된다. 폴리 실리콘막(35)은 트렌치(4)외, 즉 하드 마스크(21)의 위에도 형성된다(도 4(b) 참조).
계속하여, 폴리 실리콘막(35)이 트렌치(4)의 저부에 존재하는 부분을 남겨서 에치백되고, 트렌치(4)의 상부측에 공소가 확보된다. 폴리 실리콘막(35) 잔부는 폴리 실리콘(32)으로 된다. 폴리 실리콘(32)의 상면(에치백면) 위치 D2는 실리콘 기판(2)과 에피텍셜층(18)과의 계면의 위치보다, 에피텍셜층(18)의 표면으로부터 얕은 위치(소정 상면 위치)로 되도록 에치백 조건이 설정된다. 이 상태가 도 4(c)에 나타나 있다.
다음에, 노출하고 있는 희생 산화막(34)이 에칭에 의해 제거된다. 폴리 실리콘(32)과 실리콘 기판(2) 및 에피텍셜층(18)과의 사이에 있는 희생 산화막(34)은 남겨진다.
그 후, 반도체 장치(31)의 제조 방법과 동일하게 하여, 제1 주입 영역(23)의 형성(도 4(d) 참조) 이하의 공정이 실시되고, 도 3에 나타내는 반도체 장치(31)가 얻어진다. 그 때, 산화막(17) 형성시(도 2(h) 참조)에 폴리 실리콘(32)의 상면(에치백면)도 산화되고, 희생 산화막(34)의 잔부와 함께 폴리 실리콘(32)을 둘러싸는 산화막(33)이 형성된다.
도 5는 본 발명의 제3 실시 형태에 관한 반도체 장치의 구조를 나타내는 도해적인 단면도이다. 도 5에 있어서, 도 1에 나타내는 각 부에 대응하는 부분에는 도 5에 동일한 참조 부호를 부여하여 설명을 생략한다.
이 반도체 장치(41)는 도 1에 나타내는 반도체 장치(1)와 유사한 구조를 갖지만, 리서프층(9)은 트렌치(4)의 폭방향 양측에 형성되어 있다. 리서프층(9)과 드레인 영역을 이루는 실리콘 기판(2)과의 사이에는 드리프트층(3)이 들어가 있고, 어떤 리서프층(9)도 실리콘 기판(2)에 접하고 있지 않다.
이 때문에 공핍층은 계면 S로부터, 불순물 농도가 거의 균일한 드리프트층(3)안을 인접하는 타방의 리서프층(9)측 및 실리콘 기판(2)측에 균등하게 퍼질 수 있으므로, 국소적으로 강한 전계는 생기지 않는다. 이 때문에 계면 S를 통하여 용이하게 전류가 흐르지 않기 때문에 이 반도체 장치(41)는 내압이 크다.
이와 같은 반도체 장치(41)는 반도체 장치(1)의 제조 방법에 있어서, 산화 실리콘(15)의 상면 위치 D2가 실리콘 기판(2)과 에피텍셜층(18)과의 계면의 위치보다, 에피텍셜층(18)의 표면으로부터 얕은 위치(소정 상면 위치)로 되도록 된 후, 트렌치(4)의 폭방향 양측의 내벽에 P형의 불순물을 주입함으로써 얻어진다.
P형의 불순물 이온을 주입하는 공정은 해당 이온을, 트렌치(4)의 내측벽에 대하여 근소한 경사각을 이루고, 또한 실리콘 기판(2)에 수직인 방향에서 보아 트렌치(22, 4)의 폭방향을 따르는(길이 방향으로 수직인) 두 방향에서 박아 넣는 것으로 할 수 있다.
이 경우도, P형의 불순물은 에피텍셜층(18)에 있어서 실리콘 기판(2)과의 인접부에 도입되는 일은 없기 때문에, 에피텍셜층(18)의 잔여의 영역(드리프트층(3))에 의하여 실리콘 기판(2)과 분리된 리서프층(9)이 얻어진다.
본 발명의 실시 형태의 설명은 이상에 나타낸 바와 같으나, 본 발명은 다른 형태로 실시할 수도 있다. 예를 들어 제2 실시 형태에 관한 반도체 장치(31)의 제조 방법에 있어서, 희생 산화막(34)을 형성한 후(도 4(a) 참조), 이 희생 산화막(34)을 모두 제거하고, 재차 희생 산화막(34)과 동등한 산화막을 형성하고 나서, 폴리 실리콘막(35)의 형성 이하의 공정이 실시되어도 된다.
본 발명의 실시 형태에 대하여 상세하게 설명하였으나, 이것들은 본 발명의 기술적 내용을 분명히 하기 위하여 이용된 구체적인 예에 지나지 않고, 본 발명은 이러한 구체적인 예로 한정하여 해석되어야 하는 것이 아니며, 본 발명의 정신 및 범위는 첨부의 청구의 범위에 의해서만 한정된다.
이 출원은 2003년 12월 26일에 일본 특허청에 제출된 일본 특원 2003-435266에 대응하고 있으며, 이 출원의 전개시는 여기에 인용에 의해 조성되는 것으로 한다.
본 발명에 의하면, 수퍼-정션 구조를 갖는 반도체 장치의 제조 방법을 제공 할 수 있다.

Claims (12)

  1. 제1 도전형의 반도체 기판상에 상기 제1 도전형의 드리프트(drift)층, 및 상기 제1 도전형과는 다른 제2 도전형의 리서프(resurf)층을 상기 반도체 기판에 평행한 횡방향에 교대로 배치하여 형성한 수퍼-정션(super-junction) 구조부를 갖는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 기판상에 상기 제1 도전형의 반도체층을 형성하는 공정과,
    상기 반도체층을 관통하여 상기 반도체 기판에 이르는 트렌치(trench)를 형성하는 공정과,
    상기 트렌치의 저(底)부측의 소정의 영역에 충전재를 충전하고, 상기 트렌치내에 있어서, 상기 반도체 기판과 상기 반도체층과의 계면 위치보다 얕은 소정 상면 위치까지의 저부 영역에 상기 충전재를 배치하는 동시에, 상기 소정 상면 위치보다 상부측에 공소(空所)를 확보하는 충전 공정과,
    상기 충전 공정 이후에, 상기 트렌치의 내측벽에 노출한 상기 반도체층에 상기 제2 도전형의 불순물을 도입하고, 상기 트렌치의 내측벽을 따르는 상기 제2 도전형의 상기 리서프층을 형성하고, 상기 반도체층의 잔여의 영역을 드리프트층으로 하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 충전 공정이 상기 소정 상면 위치보다 얕은 위치까지 상기 트렌치내에 상기 충전재를 공급하는 충전재 공급 공정과,
    상기 충전재 공급 공정 이후에, 상기 충전재를 상기 소정 상면 위치까지 에치백하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 충전 공정이 상기 트렌치에 상기 충전재로서의 산화 실리콘을 충전하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 충전 공정 이전에, 상기 트렌치의 내벽을 산화시켜서 산화막을 형성하는 산화 공정을 추가로 포함하고,
    상기 충전 공정이 상기 트렌치에 상기 충전재로서의 폴리 실리콘을 충전하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 리서프층을 형성하는 공정 이후에, 상기 트렌치의 상기 상부측의 공소를 상부 충전재로 채우는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 반도체층의 표면에 상기 제2 도전형의 불순물을 도입하고, 상기 리서프층 및 상기 드리프트층과 접하는 상기 제2 도전형의 베이스 영역을 형성하는 공정과,
    상기 베이스 영역에 상기 제1 도전형의 불순물을 도입하고, 상기 베이스 영역의 잔부에 의해 상기 드리프트층 및 리서프층과 떨어진 상기 제1 도전형의 소스 영역을 형성하는 공정과,
    상기 소스 영역과 상기 드리프트층과의 사이의 상기 베이스 영역에 대향하는 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막을 사이에 두고, 상기 소스 영역과 상기 드리프트층과의 사이의 상기 베이스 영역에 대향 배치된 게이트 전극을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 리서프층을 형성하는 공정이
    상기 트렌치의 내측벽에 노출한 상기 반도체층의 표층부에 상기 제2 도전형의 불순물을 주입하는 주입 공정과,
    상기 주입 공정 이후에, 상기 반도체 기판을 가열함으로써, 상기 반도체층에 주입된 해당 불순물을 상기 반도체층안에 확산시키는 열확산 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1 도전형의 반도체 기판과,
    상기 반도체 기판상에 설치되며, 상기 제1 도전형의 드리프트층 및 상기 제1 도전형과는 다른 제2 도전형의 리서프층을 상기 반도체 기판에 평행한 횡방향에 교대로 배치하여 형성한 수퍼-정션 구조부와,
    상기 수퍼-정션 구조부를 관통하여 상기 반도체 기판에 이르는 트렌치내의 저부측의 소정의 영역에 배치된 충전재를 구비하고,
    상기 리서프층은 상기 트렌치의 내측벽을 따라서 형성되어 있고,
    상기 드리프트층은 상기 리서프층이 상기 반도체 기판과의 접촉부를 갖지 않도록, 상기 리서프층과 상기 반도체 기판과의 사이에 개재하는 분리 영역을 갖고 있고,
    상기 분리 영역과 상기 드리프트층과의 계면 위치와, 상기 트렌치내의 상기 충전재의 상면 위치가 상기 수퍼-정션 구조부의 표면으로부터 거의 동일한 깊이에 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 충전재가 산화 실리콘으로 이루어지는 부분을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 충전재가 산화 실리콘에 덮인 폴리 실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 트렌치내에 있어서, 상기 충전재상의 공간에 충전된 상부 충전재를 추가로 구비하고 있는 것을 특징으로 하는 반도체 장치.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 드리프트층 및 상기 리서프층에 접하도록 형성된 상기 제2 도전형의 베이스 영역과,
    상기 베이스 영역에 접하도록 형성되며, 상기 베이스 영역에 의해 상기 드리프트층 및 리서프층과 떨어진 상기 제1 도전형의 소스 영역과,
    상기 소스 영역과 상기 드리프트층과의 사이의 상기 베이스 영역에 게이트 절연막을 사이에 두고 대향 배치된 게이트 전극을 추가로 구비하고 있는 것을 특징으로 하는 반도체 장치.
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