KR20100027056A - 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

본체 트랜지스터 영역 및 정전 방전 보호 소자 영역을 포함하고, 상기 본체 트렌지스터 영역은, 드레인 영역; 드리프트 영역; 바디 영역들; 게이트 절연막; 게이트 전극들; 소스 영역들; 채널 영역들 및 전위 추출 영역들을 포함하고, 상기 정전 방전 보호 소자 영역은, 바디 영역들; 게이트 절연막; 게이트 전극들; 소스 영역들 및 드레인 영역들 및 전위 추출 영역들을 포함하고, 정전 방전 보호 소자 영역에서의 게이트 길이가, 본체 트랜지스터 영역에서의 채널 길이의 2배 이하인 반도체 장치가 본원에 개시된다.
Figure P1020090080517
게이트 전극, 드리프트 영역, 반도체 영역, 드레인 영역, 트랜지스터, 채널 영역 길이, 에피택셜층, 백 게이트

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은, 초접합 구조를 갖고, 정전 보호 소자를 구비하는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
고 내압 전력 전자 어플리케이션 용도로 사용되는 고 내압 전력 디바이스로서, 종형 DMOSFET(Double-diffused Metal Oxide Semiconductor Field Effect Transistor)가 일반적으로 알려져 있다. 종형 DMOSFET는, 세로 방향의 제1 도전형의 드리프트 영역의 두께(깊이)와, 불순물 농도로 인해 고 내압을 제공한다.
예를 들어, 소자 내압과 낮은 온 저항 간의 양립성을 달성하는 종형 DMOSFET의 디바이스 구조로서, 소위 초접합 구조라고 불리는 구조가 이용가능하다. 이 구조에서, 2종류의 영역, 즉, 제1 도전형의 드리프트 영역과, 제2 도전형의 필러 영역이 교대로 반복된다(예를 들어, 일본 특허 공개 번호 2007-335844, 2008-4643, 2008-16518 및 2008-16562).
도 7은 종래의 반도체 장치의 예로서, 초접합 구조를 갖는 종형 DMOSFET의 단면 구조도를 도시한다. 이 도 7에서는, 종형 DMOSFET에서의, 초접합 구조를 갖 는 종형 DMOSFET의 본체 트랜지스터(Tr) 영역(50)과, ESD(Electrostatic Discharge) 보호 소자 영역(60)이 도시된다.
드레인 영역(51)의 주면 상에 제1 도전형(n형)의 반도체 영역을 포함하는 드리프트 영역(52)이 형성된다. 드레인 영역(51)은 불순물 농도가 높은 제1 도전형(n+형)의 반도체 영역을 포함한다.
드리프트 영역(52)에는, 제2 도전형(p형)의 필러 영역(53)이 형성된다. 동일한 영역들(53)이 드레인 영역(51)의 주면에 대하여 대략 평행한 방향으로 주기적으로 배열된다. 드리프트 영역(52)과 필러 영역(53)은, 소위 초접합 구조로 불리는 구조를 형성한다. 즉, 드리프트 영역(52)과 필러 영역(53)은, 서로 인접해서 pn 접합부를 형성하고 있다.
필러 영역(53) 상에 그리고 필러 영역(53)에 접해서 바디 영역(body region)들(54)이 형성되어 있다. 바디 영역들(54) 각각은 제2 도전형(p형)의 반도체 영역을 포함한다. 이 바디 영역(54)도 필러 영역(53)과 마찬가지로, 제1 도전형의 드리프트 영역에 인접해서 pn 접합부를 형성하고 있다.
또한, 드리프트 영역(53) 및 바디 영역(54) 상에는, 게이트 절연막(58)이 형성되어 있다.
본체 Tr 영역(50)에는, 게이트 절연막(58) 상에 바디 영역(54)의 일부와 드리프트 영역(52)의 일부에 걸치도록 게이트 전극(57)이 형성된다.
또한, 바디 영역들(54)의 표면들에는, 게이트 전극들(57)의 단부와 소스 영역들(55)의 단부가 서로 겹치는 위치에 소스 영역들(55)이 선택적으로 형성되어 있 다. 소스 영역들(55) 각각은 제1 도전형의 반도체 영역을 포함한다. 또한, 바디 영역들(54)의 표면에는, 소스 영역(55)에 각각 인접해서, 바디 영역들(54)의 전위를 추출하도록 되어 있는 전위 추출 영역들(백 게이트들)(56)이 형성되어 있다. 전위 추출 영역들(56) 각각은 제2 도전형의 반도체 영역을 포함한다.
ESD 보호 소자 영역(60)에는, 바디 영역들(54)의 표면들에 소스 영역(61)이 선택적으로 형성되어 있다. 소스 영역들(61) 각각은 제1 도전형의 반도체 영역을 포함한다. 또한, 바디 영역들(54)의 표면들에는, 각각 소스 영역(61)과 일정한 간격을 두고, 바디 영역들(54)의 전위를 추출하도록 되어 있는 전위 추출 영역들(백 게이트들)(62)이 형성되어 있다. 전위 추출 영역들(62) 각각은 제2 도전형의 반도체 영역을 포함한다.
본체 Tr 영역(50)의 게이트 전극(57)과, ESD 보호 소자 영역(60)의 소스 영역(61)이 동전위인 것을 보장하도록 입력 단자(63)가 제공된다.
입력 단자(63)로부터 게이트 전극들(57)에 전압이 인가되면, 게이트 전극들(57)의 바로 아래의, 소스 영역(55)과 드리프트 영역(52) 사이의 바디 영역들(54)에 채널 영역이 형성된다. 이는, 전자들이 소스 영역들(55)로부터 드리프트 영역(52)으로 이동하도록 한다. 전자들이 드리프트 영역(52)으로 이동한 후 드레인 영역(51)으로 이동함에 따라, 기판을 통해 전류가 흐른다.
도 7에 도시된 종형 DMOSFET의 구성에서는, 제2 도전형의 필러 영역들(53)과 제1 도전형의 드리프트 영역(52)은, 동일한 불순물 농도를 갖는다. 이는, 트랜지스터가 OFF 상태에서 드레인과 소스간에 역 바이어스가 인가되었을 때, 필러 영역 들(53)과 드리프트 영역(52)이 완전 공핍화되도록 하여, 균일한 전계 분포를 제공한다.
따라서, 도 7에 도시된 반도체 장치의 구성에서는, 초접합 구조를 사용하지 않는 경우에 비해서, 드리프트 영역(52)의 불순물 농도를 증가시킨 경우라도 고 내압을 제공할 수 있다. 또한, 드리프트 영역의 불순물 농도를 증가시킬 수 있기 때문에, 트랜지스터가 ON 상태에서의 온 저항을 감소시킬 수 있다. 따라서, 상술된 바와 같이 구성된 구성의 반도체 장치는 높은 소자 내압과 낮은 온 저항 간의 양립성을 달성한다.
상술한 초접합 구조를 갖는 종형 DMOSFET는, 상술한 바와 같이 소자 내압과 온 저항 간의 양립성을 고려하여, 높은 드레인-백 게이트 내압을 제공한다. 그러나, 게이트 절연막은 비교적 얇다. 그 결과, 게이트 절연 내압은 낮다. 또한, 일반적인 종형 전력 DMOSFET들 및 횡형 DMOSFET들을 포함하는 DMOSFET들에서도, 드레인-백 게이트간 내압은 높다. 그러나, 게이트 절연막은 비교적 얇다. 따라서, 게이트 절연 내압은 낮다.
도 7에 도시된 바와 같이 구성된 반도체 장치에서, ESD 보호 소자 영역의 드레인-백 게이트 접합의 내압은, ESD 보호 소자 영역의 내압에 의해 본체 Tr 영역의 DMOSFET의 내압이 결정되지 않도록, 본체 Tr 영역의 내압 이상이어야 한다.
그러나, 상술한 바와 같이 DMOSFET들의 게이트 절연 내압은 드레인-백 게이 트 접합의 내압보다 낮다. 따라서, 본체 Tr 영역의 DMOSFET의 드레인-백 게이트 접합의 내압 이상의 내압을 갖는 ESD 보호 소자 영역이 형성되는 경우에는, 게이트 보호의 역할을 달성할 수 없다.
상술한 바를 고려하여, 본 발명의 실시예는, 높은 드레인-백 게이트 내압과 DMOSFET 게이트의 ESD 보호 간의 양립성을 달성할 수 있는 ESD 보호 소자를 구비하는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 본체 트랜지스터 영역 및 ESD 보호 소자 영역을 포함한다. 본체 트랜지스터 영역은 드레인 영역, 드리프트 영역 및 바디 영역을 포함한다. 드레인 영역은 제1 도전형의 반도체층을 포함한다. 드리프트 영역은 드레인 영역 상에 형성된 제1 도전형의 반도체 영역을 포함한다. 바디 영역들 각각은 드리프트 영역에 형성된 제2 도전형의 반도체 영역을 포함한다. 또한, 반도체 장치는 게이트 절연막 및 게이트 전극들을 포함한다. 게이트 절연막은 드리프트 영역 및 바디 영역 표면들에 형성된다. 게이트 전극들은 바디 영역 표면의 일부와 드리프트 영역 표면의 일부에 걸치도록, 게이트 절연막의 표면 상에 형성된다. 본체 트랜지스터의 바디 영역들 각각은 소스 영역 및 바디 전위 추출 영역(body potential extraction region)을 포함한다. 소스 영역들 각각은 바디 영역 표면의 일부에 형성된 제2 도전형의 반도체 영역을 포함한다. 바디 전위 추출 영역들 각각은 제1 도전형 불순물 확산층을 포함한다. 본체 트랜지스터에서는, 채널 영역들이, 소스 영역이 형성되고 게이트 전극 단부와 게이트 전극에 의해 덮 인 바디 영역 표면의 일부에, 각각 형성된다. ESD 보호 소자 영역에서의 게이트 길이가, 본체 트랜지스터 영역에서의 채널 영역 길이의 2배 이하이다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 제1 도전형의 반도체 기체(base body)의 주면 상에 제1 도전형의 반도체층을 에피택셜 성장시켜 드리프트 영역을 형성한다. 다음으로, 드리프트층 표면 상에 게이트 절연막을 형성하고, 그 게이트 절연막 상에 게이트 전극을 형성한다. 다음으로, 형성된 게이트 전극을 마스크로 사용하여 제2 도전형의 불순물을 이온 주입하고, 열 확산시켜 제2 도전형의 바디 영역들을 형성한다. 또한, 형성된 바디 영역들에, 게이트 전극을 마스크로 사용하여 제1 도전형의 불순물을 이온 주입하고, 본체 트랜지스터에 소스 영역들을 형성한다. 또한, ESD 보호 소자에 소스 영역들과 드레인 영역들을 형성하고, 바디 영역들에 제2 도전형의 불순물을 이온 주입하여, 바디 전위 추출 영역들을 형성한다. 마지막으로, 제2 도전형의 바디 영역들을 형성하는 공정 단계에서, ESD 보호 소자의 게이트 전극을, 이온 주입된 불순물이 본체 트랜지스터의 게이트 전극들의 방향으로 확산되는 길이의 2배 이하가 되는 게이트 길이로 형성한다.
본 발명의 실시예에 따른 반도체 장치에서, ESD 보호 소자의 게이트 전극들은, 본체 트랜지스터의 채널 길이 이하가 되는 게이트 길이로 형성되어, 본체 트랜지스터에서와 마찬가지의 구성을 갖는 게이트 전극들과 바디 영역들을 형성하도록 한다. 이는, 본체 트랜지스터의 접합 내압 이상의, ESD 보호 소자 영역의 접합 내압을 제공한다. 또한, ESD 보호 소자의 게이트 길이가, 본체 트랜지스터의 채널 영역 길이의 2배 이하이기 때문에, 바디 영역의 측방(lateral) 확산을 통한 GGMOS 형 정전 보호 소자가 형성될 수 있게 된다. 이는, 게이트에 정전기가 인가된 경우에만 게이트 절연 내압 이하의 전압으로 정전 보호를 제공한다.
또한, 본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 상술한 바와 같이 구성된 ESD 보호 소자를, 본체 트랜지스터를 형성하는 공정 단계와 동일하게 형성하도록 한다. 이는, 본체 트랜지스터를 형성하기 위한 공정 단계를 추가할 필요성을 제거하여, 본체 트랜지스터의 접합 내압 이상의 접합 내압을 갖는 ESD 보호 소자를 구비한 반도체 장치를 제조하도록 한다.
본 발명의 실시예에 따른 반도체 장치는, 공정 단계들의 수를 증가시키지 않고 본체 트랜지스터의 접합 내압과 동일한 내압을 갖는 ESD 보호 소자를 형성할 수 있다.
이하, 본 발명을 실시하기 위한 최선의 실시예들이 아래 기술될 것이다. 그러나, 본 발명은 이러한 실시예들에 한정되는 것이 아니다.
본 실시예들은, 이하의 순서로 설명할 것이다.
1. 반도체 장치의 실시예
2. 제1 실시예에 따른 반도체 장치의 제조 방법
3. 반도체 장치의 다른 실시예
<1. 반도체 장치의 실시예>
이하 본 발명의 실시예에 따른 반도체 장치의 구체적인 실시예에 대해서 설 명한다.
도 1은, 본 발명에 따른 반도체 장치의 개략적인 구성도로서, 종형 DMOSFET(Double-diffused Metal Oxide Semiconductor Field Effect Transistor)에서의 본체 트랜지스터(Tr) 영역(10) 및 ESD(Electrostatics Discharge) 보호 소자 영역(30)을 도시한다.
본 실시예에 따른 반도체 장치는, 종형 DMOSFET의 디바이스 구조로서, 제1 도전형, 예를 들어 n형의 드리프트 영역들 및 제2 도전형, 예를 들어 p형의 필러 영역들이 교대로 반복해서 형성된, 소위 초접합 구조라고 불리는 구조를 갖는다. 이 구조를 갖는 반도체 장치는 소자 내압과 낮은 온 저항 간의 양립성을 달성한다.
본체 Tr 영역(10)과 ESD 보호 소자 영역(30) 둘 다에서, 드레인 영역(11)의 주면 상에 드리프트 영역(12)이 형성된다. 드레인 영역들(11) 각각은 높은 불순물 농도를 갖는 제1 도전형(n+형)의 반도체을 포함한다. 드리프트 영역들(12) 각각은 제1 도전형(n형)의 반도체 영역을 포함한다.
드리프트 영역들(12) 각각에는 제2 도전형(p형)의 필러 영역들(13)이 형성된다. 필러 영역들(13)은 드레인 영역들(11) 각각의 주면에 대하여 대략 평행한 방향으로 주기적으로 배열된다. 드리프트 영역(12) 및 필러 영역들(13)은, 소위 초접합 구조라고 불리는 구조를 형성한다. 즉, 드리프트 영역(12)과 필러 영역들(13)은, 서로 인접해서 pn 접합부를 형성하고 있다.
본체 Tr 영역(10)에서는, 필러 영역들(13) 상에 그리고 필러 영역들(13)에 접해서 바디 영역들(14)이 형성되어 있다. 바디 영역들(14) 각각은 제2 도전형(p 형)의 반도체 영역을 포함한다. 이 바디 영역들(14)도 필러 영역들(13)과 마찬가지로, 제1 도전형의 드리프트 영역(12)에 인접해서 pn 접합부를 형성하고 있다.
마찬가지로, ESD 보호 소자 영역에서는, 필러 영역(13) 상에 그리고 필러 영역들(13)에 접해서 바디 영역들(34)이 형성되어 있다. 바디 영역들(34) 각각은 제2 도전형(p형)의 반도체 영역을 포함한다. 이 바디 영역들(34)도 필러 영역들(13)과 마찬가지로, 제1 도전형의 드리프트 영역(12)에 인접해서 pn 접합부를 형성하고 있다.
드리프트 영역들(12) 및 바디 영역들(14, 34) 상에는, 게이트 절연막(18)이 형성되어 있다.
본체 Tr 영역(10)에서는, 바디 영역들(14)의 일부와 드리프트 영역(12)의 일부에 걸치는 방식으로 게이트 절연막(18) 상에 게이트 전극들(17)이 형성되어 있다.
또한, 바디 영역들(14)의 표면들 상에는, 게이트 전극들(17)의 단부들과 소스 영역들(15)의 단부들이 서로 겹치는 위치에 소스 영역(15)이 선택적으로 형성되어 있다. 소스 영역들(15) 각각은 제1 도전형(n형)의 반도체 영역을 포함한다. 또한, 바디 영역들(14)의 표면들 상에는, 각각 소스 영역(15)에 인접해서, 바디 영역들(14)의 전위를 추출하도록 되어 있는 전위 추출 영역들(백 게이트들)(16)이 형성되어 있다. 전위 추출 영역들(16) 각각은 제2 도전형(p형)의 반도체 영역을 포함한다.
본 실시예에 따른 종형 DMOSFET에서는, 본체 Tr 영역(10)의 게이트 전극 들(17) 및 바디 영역들(14)가 서로 겹치는 위치에 채널 영역들이 형성된다. 즉, 게이트 전극(17) 아래의 소스 영역(15)과 드리프트 영역(12) 사이의 길이가 실효 채널 길이이다.
ESD 보호 소자 영역(30)에서는, 게이트 절연막(18) 상의 제2 도전형의 바디 영역들(34)에 게이트 전극들(37)이 형성되어 있다. 게이트 전극들(37)의 게이트 길이가 본체 Tr의 채널 길이의 2배 이하가 되도록 게이트 전극들(37)이 형성된다.
또한, ESD 보호 소자 영역(30)에서는, 바디 영역들(34)의 표면들 상에 드레인 영역들(31)이 형성되어 있다. 드레인 영역들(31) 각각은 제1 도전형의 반도체 영역을 포함한다. 또한, 바디 영역들(14)의 표면들 상에는, 각각 게이트 전극(37)을 사이에 두고 드레인 영역들(31)에 대향하도록 제1 도전형의 소스 영역들(35)이 형성되어 있다. 또한, 바디 영역들(34)의 표면들 상에는, 소스 영역(35)에 인접해서, 바디 영역들(34)의 전위를 추출하도록 되어 있는 전위 추출 영역들(백 게이트들)(36)이 형성되어 있다. 전위 추출 영역들(36) 각각은 제2 도전형의 반도체 영역을 포함한다.
본체 Tr 영역(10)의 DMOSFET에서는, 드리프트 영역(12) 상에 게이트 전극들(17)이 형성된 후, 이온 주입에 의해 제2 도전형의 바디 영역들(14)이 형성된다. 즉, 제2 도전형의 바디 영역들(14)은, 게이트 전극들(17)을 마스크로 사용해서, 드리프트 영역(12)에 붕소(B)와 같은 제2 도전형의 불순물을 이온 주입하고, 불순물을 열 확산함으로써 형성된다. 이때, 이온 주입된 불순물의 확산에 의해 게이트 전극들(17)의 하방까지 바디 영역들(14)이 확산된다.
본체 Tr 영역(10)과 마찬가지로, ESD 보호 소자 영역(30)에서는, 우선 드리프트 영역(12) 상에 게이트 전극들(37)을 형성한 후, 게이트 전극들(37) 위로부터의 이온 주입에 의해, 제2 도전형의 바디 영역들(34)이 형성된다.
이온 주입 이후의 단계에서는, 게이트들, 즉, 게이트 전극들(37) 바로 아래를 제외한 부분에 불순물이 주입된다. 열 확산은 게이트 전극들(37) 아래까지 불순물층이 확산된다. 이때, 게이트 전극(37)의 게이트 길이 L은, 본체 Tr 영역(10)의 채널 길이 c의 2배 이하이다.
본체 Tr 영역(10)의 채널 길이 c는, 게이트 전극들(17)을 마스크로 사용해서 이온 주입 후, 열 확산에 의해 불순물층이 확산된 영역이다. 따라서, 본체 Tr 영역(10)의 바디 영역들(14)을 형성하도록 되어 있는 열 확산에 의해, 이온 주입된 불순물 영역은 적어도 채널 길이 c의 영역까지 측방으로 확산된다.
ESD 보호 소자 영역(30)에서, 게이트 전극들(37)을 마스크로 사용해서 이온 주입된 불순물이, 적어도 채널 길이 c의 영역까지 측방으로 확산된다.
게이트 전극(37)의 주위의 이온 주입으로 인해, 바디 영역(34)은, 게이트 전극(37)의 게이트 길이 L이 채널 길이 c의 2배 이하이면, 게이트 전극들(37) 바로 아래까지 연장된다.
이는, 바디 영역(34)의 불순물 영역을 게이트 전극(37)의 하부까지 연장시킨 GGMOS(Grounded Gate MOS)형의 ESD 보호 소자의 형성을 허여한다.
또한, 본 실시예에 따른 반도체 장치에서는, 본체 Tr 영역(10)의 게이트 전극들(17)과, ESD 보호 소자 영역(30)의 드레인 영역들(31)이 동전위에 있음을 보장 하도록 입력 단자(40)를 갖는다.
그리고, 입력 단자(40)로부터 게이트 전극들(17)에 전압이 인가되면, 게이트 전극들(17)의 바로 아래의, 소스 영역(15)과 드리프트 영역(12) 사이의 바디 영역들(14)에, 채널 영역이 형성된다. 이는 전자들이 소스 영역들(15)로부터 드리프트 영역(12)으로 이동하도록 한다. 전자들이 드리프트 영역(12)으로 이동한 후 드레인 영역(11)으로 이동함에 따라, 기판을 통해 전류가 흐른다.
도 1에 도시된 종형 DMOSFET의 구성에서는, 제2 도전형의 필러 영역들(13) 및 제1 도전형의 드리프트 영역(12)은 동일한 불순물 농도를 갖는다. 이는, 트랜지스터가 OFF 상태에서 드레인과 소스 간에 역 바이어스가 인가되었을 때, 필러 영역들(13)과 드리프트 영역(12)이 완전 공핍화되도록 하여, 균일한 전계 분포를 제공한다.
따라서, 도 1에 도시된 반도체 장치의 구성은, 초접합 구조를 사용하지 않는 경우보다 드리프트 영역(12)의 불순물 농도를 더 높게 한 경우라도 고 내압을 제공한다. 또한, 드리프트 영역의 불순물 농도를 증가시킬 수 있기 때문에, ON 상태의 트랜지스터에서의 온 저항을 감소시킬 수 있다. 즉, 상술된 바와 같이 구성된 반도체 장치는, 높은 소자 내압과 낮은 온 저항 간의 양립성을 달성할 수 있다.
또한, 본 실시예에 따른 반도체 장치에서, 제1 도전형의 반도체층(11) 상에 드리프트 영역들(12) 및 필러 영역들(13)이 형성되어 있다. 드리프트 영역들(12) 각각은 제1 도전형의 에피택셜층을 포함한다. 필러 영역들(13) 각각은 제2 도전형의 반도체 영역을 포함한다. 드리프트 영역들(12) 각각이 폭 b를 갖고, 필러 영역 들(13) 각각이 폭 a1을 갖는다. 드리프트 영역(12)과 필러 영역(13)은 교대로 반복해서 초접합 구조를 형성한다.
또한, 필러 영역들(13) 상에는 제2 도전형의 바디 영역들(14)이 폭 a2로 형성되어 있다. 게이트 전극들(17)과 게이트 전극들(17) 각각의 양단부에 형성된 소스 영역들(15) 사이에 DMOSFET의 채널 영역들이 형성된다.
한편, DMOSFET용의 ESD 보호 소자는, 본체 Tr을 구성하는 초접합 구조를 갖는 종형 DMOSFET의 형성과 동일한 공정 단계로 형성된다. DMOSFET용의 ESD 보호 소자는 드리프트 영역(12)과 필러 영역(13)이 교대로 반복되는 초접합 구조를 갖는다. 드리프트 영역들(12) 각각은 폭 B를 갖고 제1 도전형의 에피택셜층을 포함한다. 제2 도전형의 필러 영역들(13) 각각은 폭 A1을 갖는다. 필러 영역들(13) 상에는 바디 영역들(34)이 폭 A2로 각각 형성된다.
여기서, 본체 Tr 영역(10)과 ESD 보호 소자 영역(30)은 폭 b 및 B가 동일하고, 폭 a1 및 A1이 동일하며, 폭 a2 및 A2가 동일하도록 형성되어 있다. 따라서, 본체 Tr의 DMOSFET가 OFF 상태에서 드레인과 소스 간에 역 바이어스가 인가되었을 때에, 본체 Tr의 DMOSFET와 마찬가지로 ESD 보호 소자의 필러 영역들(13)과 드리프트 영역(12)도 완전 공핍화되어, 동일한 내압이 제공된다.
본 실시예에 따른 반도체 장치에서, ESD 보호 소자 영역(30)에서, 소위 GGMOS형의 정전 보호 소자로 불리는 소자가 형성된다. 이는, 본체 Tr 영역의 DMOSFET의 소스(15)와 백 게이트(16) 간의 접합으로서 동일한 내압을 제공한다. 또한, GGMOS 보호 소자가 ESD 보호 소자로서 형성된다. 이는, 게이트 전극들(37) 에 정전기가 인가된 경우에만, 게이트 절연 내압 이하의 전압으로 정전 보호를 제공한다.
또한, 본체 Tr 영역(10)의 게이트 전극들(17)과, ESD 보호 소자 영역(30)의 게이트 전극들(37)은 동일한 공정 단계로 형성될 수 있다. 또한, 본체 Tr 영역(10)의 바디 영역들(14)과 ESD 보호 소자 영역(30)의 바디 영역들(34)에 대한 이온 주입 및 열 확산은 동일한 공정 단계로 행해질 수 있다. 또한, ESD 보호 소자 영역(30)의 드레인 영역들(31), 소스 영역들(35), 백 게이트들(36) 및 본체 Tr 영역(10)의 소스 영역들(15)과 백 게이트들(16)은 동일한 공정 단계로 형성될 수 있다. 따라서, 본체 Tr 영역의 DMOSFET의 형성에 필요한 공정 단계에서, ESD 보호 소자 영역의 형성할 수 있게 된다.
따라서, 우수한 내압 속성을 갖는 ESD 보호 소자 영역(30)은 임의의 공정 단계를 추가하지 않고 형성될 수 있다.
<2. 제1 실시예에 따른 반도체 장치의 제조 방법>
다음에, 도 1에 도시된 바와 같이 구성된 반도체 장치의 제조 방법의 일례에 대해서 첨부하는 도면을 참조하여 상세하게 설명할 것이다. 이하의 설명에서 도 1에서의 것과 유사한 구성요소들은 동일한 참조 번호들로 나타내고, 그에 대한 상세 설명은 생략될 것임에 주목해야 한다.
우선, 도 2a에 도시된 바와 같이, 드레인 영역들(11)의 주면 상에 반도체층을 에피택셜 성장시키는 한편 동시에 반도체층을, 예를 들어, 인(phosphorus)으로 도핑함으로써 드리프트 영역들(12)이 형성된다. 드레인 영역들(11) 각각은 높은 불순물 농도를 갖는 제1 도전형(n+형)의 반도체 기체를 포함한다. 이 때, 반도체층은, 반도체층에 형성될 필러 영역들의 상부의 높이에 맞추어 형성된다.
다음에, 도 2b에 도시된 바와 같이, 제2 도전형의 필러 영역들이 형성되는 위치에, 예를 들어, RIE(Reactive Ion Etching)법을 사용하여, 트렌치 T를 형성한다. 그 후, 도 2c에 도시된 바와 같이, 트렌치 T를 제2 도전형의 반도체로 매립함으로써, 필러 영역들(13)을 형성한다.
또한, 드리프트 영역의 제1 도전형의 반도체층을 에피택셜 성장시킴으로써, 도 2d에 도시된 바와 같이, 필러 영역들(13)을, 드리프트 영역들(12)에 완전하게 매립한다.
또한, 도 2d에 도시된 드리프트 영역들(12)과 필러 영역들(13)은, 다른 방법에 의해 형성할 수 있다는 점에 주목해야 한다.
예를 들어, 도 3a에 도시된 바와 같이, 제1 도전형의 반도체 기체 상에 제1 도전형의 반도체층을 에피택셜 성장시킨다. 그리고, 필러 영역이 형성될 이 에피택셜 성장층(20)의 위치에 붕소(B)와 같은 제2 도전형의 불순물을 이온 주입하여, 불순물 영역들(21)을 형성한다. 또한, 도 3b에 도시된 바와 같이, 제1 도전형의 반도체층을 에피택셜 성장시키는 공정 및 에피택셜 성장층(20)에 불순물 영역들(21)을 형성하는 공정 단계들을 반복한다.
그 후, 제2 도전형의 불순물을 열 확산함으로써, 도 3c에 도시된 바와 같이, 에피택셜 성장층(20) 내에, 필러 영역들(13)을 형성한다.
따라서, 상술된 방법에 의해, 드리프트 영역과 필러 영역을 형성할 수 있다.
다음에, 도 4a에 도시된 바와 같이, 에피택셜 성장시킨 반도체층의 표면에 게이트 절연막(18)을 형성한 후, 게이트 절연막(18) 상에 게이트 전극들(17 및 37)을 형성한다.
ESD 보호 소자 영역(30)에서는, 게이트 전극들(37)의 게이트 길이 L가 본체 Tr의 채널 길이 c의 2배 이하가 되도록 게이트 전극들(37)을 형성한다.
다음에, 도 4b에 도시된 바와 같이, 게이트 전극들(17 및 37)을 마스크로 사용해서 붕소(B)와 같은 제2 도전형의 불순물을 이온 주입하여, 불순물 영역들(22 및 23)을 형성한다. 그 후, 이온 주입된 제2 도전형의 불순물을 열 확산함으로써, 도 4c에 도시된 바와 같이 제2 도전형의 바디 영역들을 형성한다.
ESD 보호 소자 영역(30)에서는, 게이트 전극들(37)의 게이트 길이 L가 본체 Tr의 채널 길이 c의 2배 이하가 되도록 게이트 전극들(37)을 형성한다. 그 결과, 게이트 전극(37)의 하부까지 불순물이 측방으로 확산하여, 바디 영역(34)이 형성된다.
또한, 바디 영역들(14 및 34)을 형성하도록 되어 있는 열 확산에 의해, 불순물이 측방으로 확산된다. 이는, 본체 Tr 영역의 게이트 전극들(17)의 하부에, 이 확산된 불순물에 의해 채널 영역이 형성되도록 한다.
다음에, 도 5a에 도시된 바와 같이, 게이트 전극들(17 및 37)을 마스크로 사용해서 인(P)과 같은 제1 도전형의 불순물을 바디 영역들(14 및 34)의 소정의 위치에 이온 주입하여, 열 확산을 행한다. 이 공정 단계는, 본체 Tr 영역의 바디 영역 들에 소스 영역(15)을 형성하는 것뿐만 아니라, ESD 보호 소자 영역에 소스 영역들(31) 및 드레인 영역들(35)을 형성한다.
또한, 도 5b에 도시된 바와 같이, 바디 영역들(14 및 34)에, 붕소(B)와 같은 제2 도전형의 불순물을 이온 주입하여, 본체 Tr 영역(10)의 바디 영역들(14)의 전위를 추출하도록 되어 있는 전위 추출 영역들(백 게이트들)(16)을 형성한다. 백 게이트들(16) 각각은 제2 도전형의 반도체 영역을 포함한다. ESD 보호 소자 영역의 바디 영역들(34)의 전위를 추출하도록 되어 있는 전위 추출 영역들(백 게이트들)(36)도 형성된다. 백 게이트들(36) 각각은 제2 도전형의 반도체 영역을 포함한다.
상기 제조 방법에서, 바디 영역들(14 및 34)을 형성하기 위한 제2 도전형의 불순물을 이온 주입하는 공정 단계는, 게이트 전극들(17 및 37)을 마스크로 사용해서 불순물을 이온 주입함으로써, 자기 정합적(self-aligned)으로 동일한 영역들(14 및 34)을 형성할 수 있다. 마찬가지로, 바디 영역들(14 및 34)에 소스 영역들(15 및 31) 및 드레인 영역들(35)을 형성하기 위해 제1 도전형의 불순물을 이온 주입하는 공정 단계는, 게이트 전극들(17 및 37)을 마스크로 사용해서 불순물을 이온 주입함으로써, 자기 정합적으로 동일 영역들(15 및 31)을 형성할 수 있다. 이는, 마스크의 위치 정렬이 낮은 정밀도로 행해지는 경우에도, 게이트 전극들(17 및 37)을 마스크로 사용하는 부분에 이온 주입을 고정밀도로 행할 수 있다.
<3. 반도체 장치의 다른 실시예>
상기 실시예에서는, 초접합 구조를 갖는 종형 DMOSFET 및 DMOSFET용 ESD 보 호 소자의 조합을 참조해서 본 발명의 실시예에 따른 반도체 장치를 설명하였다. 그러나, 초접합 구조를 갖는 종형 DMOSFET 보다는 일반적인 종형 또는 횡형 DMOSFET가 사용될 수 있다. 도 6은 예를 들어, 횡형 DMOSFET를 사용한 반도체 장치의 구성을 도시한다. 이하의 설명에서 도 1과 유사한 구성요소들은 동일한 참조 번호를 붙이고, 그에 대한 상세한 설명은 생략할 것임에 주목해야 한다.
본체 Tr 영역(10)과 ESD 보호 소자 영역(30) 둘 다에서, 제2 도전형(p형)의 반도체 기체들(41) 상에 드리프트 영역들(12)이 형성되어 있다. 드리프트 영역들(12) 각각은 제1 도전형(n형)의 에피택셜 성장층을 포함한다. 또한, 드리프트층(12) 상에 게이트 절연막(18)을 통해서 게이트 전극(17)이 형성되어 있다.
본체 Tr 영역(10)에서는, 에피택셜 성장층을 포함하는 드리프트 영역(12)의 표면에, 바디 영역(14)이 형성되어 있다. 또한, 게이트 전극을 사이에 두고 바디 영역(14)에 대향하도록, 제2 도전형(p형)의 드레인 영역(42)이 형성되어 있다.
바디 영역(14)의 표면 상에는, 게이트 전극(17)의 단부 및 소스 영역(15)의 단부가 서로 겹치는 위치에 소스 영역(15)이 선택적으로 형성되어 있다. 소스 영역(15)은 제1 도전형의 반도체 영역을 포함한다. 또한, 바디 영역(14)의 표면 상에는, 소스 영역(15)에 인접해서, 바디 영역(14)의 전위를 추출하도록 되어 있는 전위 추출 영역(백 게이트)(16)이 형성되어 있다. 전위 추출 영역(16)은 제2 도전형의 반도체 영역을 포함한다.
또한, 본체 Tr 영역(10)에서 게이트(17) 및 바디 영역(14)이 서로 겹치는 바디 영역(14) 각각의 위치에 채널 영역이 형성되어 있다.
입력 단자(40)로부터 게이트 전극(17)에 전압이 인가되면, 게이트 전극(17)의 바로 아래의, 소스 영역(15)과 드리프트 영역(12) 사이의 바디 영역(14)에, 채널 영역이 형성된다. 이는, 전자들이 소스 영역들(15)로부터 드리프트 영역(12)으로 이동하도록 한다. 전자들이 드리프트 영역(12)으로 이동한 이후 드레인 영역(42)으로 이동함에 따라, 기판을 통해 전류가 흐른다.
한편, ESD 보호 소자 영역(30)은, 도 1에 도시된 반도체 장치와 동일한 구성을 갖는다. 여기서, 게이트 전극들(37)의 게이트 길이 L는, 본체 Tr 영역(10)의 채널 길이 c의 2배 이하이다. 이는, 게이트 전극(37)의 하부까지 연장된 바디 영역(34)의 불순물 영역을 갖는 GGMOS형의 ESD 보호 소자의 형성을 허여한다.
상기 반도체 장치의 실시예들에서는, n형과 같은 제1 도전형의 에피택셜 성장층을 포함하는 드리프트 영역에, p형과 같은 제1 도전형의 바디 영역을 형성하고 있지만, n형과 p형을 역도전형으로 해도 된다.
본 발명은 상기 실시예들에 설명한 구성에 한정되는 것이 아니라, 본 발명 사상 및 범위에서 벗어나지 않고 다양한 방법으로 변형 또는 변경할 수 있다.
본 명세서는 2008년 8월 29일에 일본 특허청에 출원된 일본 우선권 특허 출원 JP 2008-222810에 기재된 것과 관련된 대상을 포함하고, 그 우선권 특허의 전체 내용은 본원에 참조로서 포함된다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 설명하기 위한 도면.
도 2a 내지 2d는, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 3a 내지 3c는, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 4a 내지 4c는, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 5a 내지 5b는, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 구성을 설명하기 위한 도면.
도 7은 종래의 반도체 장치의 구성을 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10, 50 : 본체 트랜지스터 영역
11, 31, 51 : 드레인 영역
12, 52 : 드리프트층
13, 53 : 필러 영역
14, 34, 54 : 바디 영역
15, 35, 55, 61 : 소스 영역
16, 36, 56, 62 : 전위 추출 영역(백 게이트)
17, 37, 57 : 게이트 전극
18, 58 : 게이트 절연막
20 : 에피택셜 성장층
21, 22, 23 : 불순물 영역
30 : 정전 방전 보호 소자 영역
40 : 입력 단자
42 : 드레인 영역
c : 채널 길이
T : 트렌치

Claims (6)

  1. 본체 트랜지스터 영역 및 정전 방전(Electrostatic Discharge) 보호 소자 영역을 포함하고,
    상기 본체 트랜지스터 영역이,
    제1 도전형의 반도체층을 포함하는 드레인 영역,
    상기 드레인 영역 상에 형성된 제1 도전형의 반도체 영역을 포함하는 드리프트 영역,
    상기 드리프트 영역에 형성된 제2 도전형의 반도체 영역을 각각 포함하는 바디 영역(body region)들,
    상기 드리프트 영역 및 상기 바디 영역들의 표면 상에 형성된 게이트 절연막,
    상기 바디 영역들의 표면의 일부와 상기 드리프트 영역의 표면의 일부에 걸치는 방식으로, 상기 게이트 절연막 상에 형성된 게이트 전극들,
    상기 게이트 전극들 단부에서의 상기 바디 영역들의 표면의 일부에 형성된 제1 도전형의 반도체 영역을 각각 포함하는 소스 영역들,
    상기 소스 영역이 형성되고, 상기 게이트 전극 단부와 상기 게이트 전극에 의해 덮인 상기 바디 영역들의 표면의 일부에 각각 형성된 채널 영역들,
    상기 바디 영역들의 표면에 형성된 제2 도전형 불순물 확산층을 각각 포함하며, 상기 바디 영역들의 전위를 추출하도록 되어 있는 전위 추출 영역들
    을 포함하고,
    상기 정전 방전 보호 소자 영역이,
    상기 본체 트랜지스터 영역과 동일한 구성을 갖는 상기 바디 영역들,
    상기 바디 영역들의 표면에 형성된 상기 게이트 절연막,
    상기 바디 영역들의 표면의 일부의 상기 게이트 절연막 상에 형성된 상기 게이트 전극들,
    상기 게이트 전극 단부에서의 상기 바디 영역들의 표면의 일부에 형성된 제1 도전형의 반도체 영역을 각각 포함하는 소스 영역들 및 제1 도전형의 반도체 영역을 각각 포함하는 드레인 영역들,
    상기 바디 영역들의 표면의 일부에 형성된 제2 도전형의 반도체 영역을 각각 포함하며, 상기 바디 영역들의 전위를 추출하도록 되어 있는 상기 전위 추출 영역들
    을 포함하고,
    상기 정전 방전 보호 소자 영역에서의 게이트 길이가, 상기 본체 트랜지스터 영역에서의 채널 길이의 2배 이하인, 반도체 장치.
  2. 제1항에 있어서,
    상기 본체 트랜지스터 영역 및 상기 정전 방전 보호 소자 영역에서, 상기 드레인 영역의 주면에 대하여 대략 평행한 방향으로 주기적으로 배열된 제2 도전형의 필러 영역을 포함하는, 반도체 장치.
  3. 제1 도전형의 반도체 기체(base body)의 주면 상에 제1 도전형의 반도체층을 에피택셜 성장시켜 드리프트 영역을 형성하는 단계,
    상기 드리프트층 표면에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 상에 게이트 전극들을 형성하는 단계,
    상기 게이트 전극들을 마스크로 사용하여 제2 도전형의 불순물을 이온 주입하는 단계,
    상기 이온 주입된 불순물을 열 확산시켜 제2 도전형의 바디 영역들을 형성하는 단계,
    상기 게이트 전극들을 마스크로 사용하여 상기 바디 영역들에 제1 도전형의 불순물을 이온 주입하여, 본체 트랜지스터에 소스 영역을 형성하고, 정전 방전 보호 소자 영역에 소스 영역들 및 드레인 영역들을 형성하는 단계,
    상기 바디 영역들에 제2 도전형의 불순물을 이온 주입하여, 바디 전위 추출 영역들을 형성하는 단계
    를 포함하고,
    상기 제2 도전형의 바디 영역들을 형성하는 공정 단계에서, 상기 게이트 전극들의 게이트 길이가 이온 주입된 상기 불순물이 상기 본체 트랜지스터의 상기 게이트 전극들의 방향으로 확산되는 길이의 2배 이하가 되도록 상기 정전 방전 보호 소자의 게이트 전극들을 형성하는, 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 드리프트 영역 내에, 상기 반도체 기체의 주면에 대하여 대략 평행한 방향으로 주기적으로 배열되는 제2 도전형의 필러 영역들을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    제1 도전형의 반도체 기체의 주면 상에 제1 도전형의 반도체층을 에피택셜 성장시키는 단계 및 상기 에피택셜 성장시킨 제1 도전형의 반도체층에 제2 도전형의 불순물을 이온 주입하는 단계를 반복한 후, 이온 주입된 상기 불순물을 열 확산시킴으로써, 상기 드리프트 영역과 상기 제2 도전형의 필러 영역들을 형성하는, 반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    제1 도전형의 반도체 기체의 주면 상에 제1 도전형의 반도체층을 에피택셜 성장시키는 단계에 의해 상기 드리프트 영역과 상기 제2 도전형의 필러 영역을 형성하고, 상기 반도체 기체의 주면에 대하여 대략 평행한 방향으로 주기적으로 배열되는 트렌치들을 형성하고, 상기 트렌치들에 제2 도전형의 반도체층을 매립하는, 반도체 장치의 제조 방법.
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