KR20210100547A - 등급화된 에피 프로파일을 갖는 전하 보상 mosfet 및 이의 제조 방법 - Google Patents

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KR20210100547A
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데이비드 라포레트
세드릭 오우브라드
랄프 시미니크
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

수직 전력 반도체 트랜지스터 장치는: 제1 도전형의 드레인 영역과, 제1 도전형에 반대되는 제2 도전형의 바디 영역과, 드레인 영역으로부터 바디 영역을 분리하는 제1 도전형의 드리프트 영역과, 바디 영역에 의해 드리프트 영역과 분리되는 제1 도전형의 소스 영역과, 소스 영역 및 바디 영역을 통해 드리프트 영역으로 연장되고 게이트 전극을 포함하는 게이트 트렌치와, 게이트 트렌치 또는 별도의 트렌치에 있는 필드 전극을 포함한다. 드리프트 영역은 바디 영역으로부터 필드 전극을 포함하는 트렌치의 바닥을 향해 증가하는 전반적으로 선형으로 등급화된 제1 도핑 프로파일과, 제1 도핑 프로파일의 끝에서부터 드레인 영역을 향해 제1 도핑 프로파일보다 더 큰 비율로 증가하는 등급화된 제2 도핑 프로파일을 갖는다.

Description

등급화된 에피 프로파일을 갖는 전하 보상 MOSFET 및 이의 제조 방법{CHARGE COMPENSATION MOSFET WITH GRADED EPI PROFILE AND METHODS OF MANUFACTURING THEREOF}
일부 유형의 전력 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)는 딥 트렌치에 절연된 필드 플레이트 구조(insulated field-plate structures)를 사용하여, 측면 전하 보상으로 인해 트렌치들 사이의 메사 영역에서 훨씬 더 높은 도핑을 가능하게 한다. 이는 낮은 온 저항을 실현하는 데 유리하다. 우수한 스위칭 특성, 낮은 스위칭 손실 및 우수한 장치 견고성을 동시에 유지하는 것도 중요하다.
따라서, 앞서 설명한 파라미터를 최적화하는 전력 MOSFET 장치 및 이러한 전력 MOSFET 장치를 제조하는 방법이 필요하다.
수직 전력 반도체 트랜지스터 장치에 대한 실시예에 따르면, 이 수직 전력 반도체 트랜지스터 장치는: 제1 도전형의 드레인 영역과, 제1 도전형에 반대되는 제2 도전형의 바디 영역과, 드레인 영역으로부터 바디 영역을 분리하는 제1 도전형의 드리프트 영역과, 바디 영역에 의해 드리프트 영역과 분리되는 제1 도전형의 소스 영역과, 소스 영역 및 바디 영역을 통해 드리프트 영역으로 연장되고 게이트 전극을 포함하는 게이트 트렌치와, 게이트 트렌치 또는 별도의 트렌치에 있는 필드 전극을 포함하되, 드리프트 영역은 바디 영역으로부터 필드 전극을 포함하는 트렌치의 바닥을 향해 증가하는 전반적으로 선형으로 등급화된 제1 도핑 프로파일(a generally linearly graded first doping profile)과, 제1 도핑 프로파일의 끝에서부터 드레인 영역을 향해 제1 도핑 프로파일보다 더 큰 비율로 증가하는 등급화된 제2 도핑 프로파일을 갖는다.
수직 전력 반도체 트랜지스터 장치를 제조하는 방법의 일 실시예에 따르면, 이 방법은: 제1 도전형의 드레인 영역과, 제1 도전형의 드리프트 영역과, 드리프트 영역에 의해 드레인 영역으로부터 분리되는, 제1 도전형에 반대되는 제2 도전형의 바디 영역과, 바디 영역에 의해 드리프트 영역으로부터 분리되는 제1 도전형의 소스 영역을 형성하는 단계와, 소스 영역 및 바디 영역을 통해 드리프트 영역으로 연장되고 게이트 전극을 포함하는 게이트 트렌치를 형성하는 단계와, 게이트 트렌치 또는 별도의 트렌치에 필드 전극을 형성하는 단계와, 바디 영역으로부터 필드 전극을 포함하는 트렌치의 바닥을 향해 증가하는 전반적으로 선형으로 등급화된 제1 도핑 프로파일을 드리프트 영역에서 구성하는 단계와, 제1 도핑 프로파일의 끝에서부터 드레인 영역을 향해 제1 도핑 프로파일보다 더 큰 비율로 증가하는 등급화된 제2 도핑 프로파일을 드리프트 영역에서 구성하는 단계를 포함한다.
당업자라면 후속하는 상세한 설명을 읽고 첨부 도면을 보면 추가적인 특징 및 이점을 인식할 것이다.
도면의 요소는 반드시 서로에 대해 축척될 필요는 없다. 유사한 참조 번호는 상응하는 유사한 부분을 나타낸다. 다양한 예시된 실시예의 특징들은 서로 배제되지 않는 한 결합될 수 있다. 실시예는 도면에 도시되고 후속하는 설명에서 상세하게 설명된다.
도 1a는 수직 전력 반도체 트랜지스터 장치의 부분 단면도를 도시한다.
도 1b는 도 1a에 도시된 수직 전력 반도체 트랜지스터 장치의 부분 평면도를 도시한다.
도 2a는 수직 전력 반도체 트랜지스터 장치의 다른 실시예의 부분 단면도를 도시한다.
도 2b는 도 2a에 도시된 수직 전력 반도체 트랜지스터 장치의 부분 평면도를 예시한다.
도 3a-3b는 도 1a-1b 및 도 2a-2b에 예시된 수직 전력 반도체 트랜지스터 장치를 생성하는 실시예를 도시한다.
도 4a-4b는 도 1a-1b 및 도 2a-2b에 도시된 수직 전력 반도체 트랜지스터 장치를 생성하는 다른 실시예를 도시한다.
도 5a-5b는 도 1a-1b 및 도 2a-2b에 도시된 수직 전력 반도체 트랜지스터 장치를 생성하는 다른 실시예를 도시한다.
도 6a-6c는 도 1a-1b 및 도 2a-2b에 도시된 수직 전력 반도체 트랜지스터 장치를 생성하는 다른 실시예를 도시한다.
설명된 실시예는 수직 전력 반도체 트랜지스터 장치의 바디 영역으로부터 필드 전극을 포함하는 트렌치의 바닥을 향해 증가하는 전반적으로 선형으로 등급화된 제1 도핑 프로파일과, 제1 도핑 프로파일의 끝에서부터 수직 전력 반도체 트랜지스터 장치의 드레인 영역을 향해 제1 도핑 프로파일보다 더 큰 비율로 증가하는 등급화된 제2 도핑 프로파일을 갖는 수직 전력 반도체 트랜지스터 장치를 제공한다. 이러한 등급화된 드리프트 영역을 갖는 수직 전력 반도체 트랜지스터 장치를 생성하는 관련 방법도 설명된다.
본 명세서에 설명된 바와 같이 수직 전력 반도체 트랜지스터 장치의 드리프트 영역의 수직 도핑 프로파일을 최적화하면 더 낮은 온 저항으로 개선된 장치 성능을 얻을 수 있다. 예를 들어, 드리프트 영역의 전반적으로 선형으로 등급화된 제1 도핑 프로파일은 장치의 보상된 영역의 주요 부분을 통해 확장되기 때문에, 바디 접합부에서의 필드 피크는 일정한 도핑 프로파일의 경우에 비해 완화되면서도 인접한 트렌치들 사이의 메사 부분에 걸쳐 전체적으로 낮은 전압 강하를 구현한다. 보다 낮은 필드 피크는 DIBL(drain-induced barrier leakage)을 줄이는 데 도움이되며, 이는 기생 턴온과 관련하여 더 많은 마진을 제공한다. 표면 도핑 농도가 더 낮게 되면 에지 종단 설계가 현저히 단순화된다. 드리프트 영역의 등급화된 제2 도핑 프로파일은 많은 양의 캐리어의 생성과 연결된 전자사태 이벤트(an avalanche event)의 경우 전계의 확장을 허용하면서 필드 정지 구역을 효율적으로 형성하거나 그 필드 정지 구역으로서 작동하여, 전압 강하와 동시에 향상된 전자사태 견고성을 제공하고, 따라서 장치의 전체 온 저항에 대한 기여도가 감소한다. 전계는 정상적인 동작 조건에서는 드리프트 영역으로 더 적게 확장되어, 바디 다이오드 동작 생성되고 정류 중에 제거되어야 하는 초과 캐리어의 수를 줄인다. 따라서, 역 복구 전하가 감소되어 스위칭 손실이 낮아진다. 역 복구는 또한 더 부드러운 거동을 가지며, 장치는 훨씬 더 적은 전자기 방해를 생성할 것이며, 더 부드러운 스위칭이 더 적은 dv/dt 및 di/dt로 귀결된다. 장치의 감소된 온 저항은 또한 FOMg(Figure-of-Merit gate total charge), FOMgd(Figure-of-Merit gate drain charge) 및 FOMoss(Figure-of-Merit output charge)와 같은 관련 성능 지수를 낮춘다. Coss(small-signal output capacitance)의 모양은 더 선형적이므로 오버슈트를 줄이는 데 유용하다. 다음에 설명되는 것은 전반적으로 선형으로 등급화된 (상위) 제1 도핑 프로파일 및 제1 도핑 프로파일보다 더 큰 속도로 증가하는 등급화된 (하위) 제2 도핑 프로파일을 갖는 드리프트 영역을 갖는 수직 전력 반도체 트랜지스터 장치의 다양한 실시예이다.
도 1a는 수직 전력 반도체 트랜지스터 장치(100)의 부분 단면도를 도시한다. 도 1b는 도 1a에 도시된 수직 전력 반도체 트랜지스터 장치(100)의 부분 평면도를 도시한다. 도 1a의 부분 단면도는 도 1b에서 A-A'라고 표시된 선을 따라 취해진다.
수직 전력 반도체 트랜지스터 장치(100)는 제1 도전형의 드레인 영역(102), 제1 도전형에 반대되는 제2 도전형의 바디 영역(104), 바디 영역(104)을 드레인 영역(102)으로부터 분리하는 제1 도전형의 드리프트 영역(106), 및 바디 영역(104)에 의해 드리프트 영역(106)으로부터 분리되는 제1 도전형의 소스 영역(108)을 포함한다. n 채널 장치의 경우, 제1 도전형은 n 형이고 제2 도전형은 p 형이다. p 채널 장치의 경우, 제1 도전형은 p 형이고 제2 도전형은 n 형이다. 설명의 편의를 위해, 제1 도전형은 n 형(예컨대, 'n', 'n+', 'n++')으로 표시되고 제2 도전형은 p 형(예를 들어, 'p', 'p +')으로 표시된다. 도 1a의 라벨 'n', 'n+', 'n++', 'p' 및 'p+'는 동일한 도핑 유형의 상이한 영역 간의 일반적인 상대적 도펀트 농도 관계를 나타내며 특정 도핑 농도, 범위 또는 프로필과 관련된 제한을 의도하지는 않는다. 예를 들어, 'n+'로 표시된 영역은 'n'으로 표시된 영역보다 더 많이 도핑되었음을 나타내고 'n++'로 표시된 영역은 'n+' 또는 'n'으로 표시된 영역보다 더 많이 도핑되었음을 나타낸다.
게이트 트렌치(110)는 소스 영역(108) 및 바디 영역(104)을 통해 드리프트 영역(106)으로 연장된다. 게이트 트렌치(100)는 게이트 유전체(114)에 의해 주변 반도체 물질로부터 절연되는 게이트 전극(112)을 포함한다. 게이트 전극(112)은 줄무늬와 같은 방식으로 길이 방향(도 1b의 'x'방향)으로 연장될 수 있고 및/또는 그리드의 일부를 형성할 수 있다. 도 1a 및 1b에서 방향 'x' 및 'y'는 서로 수직이고 장치(100)의 전면의 주 표면에 평행한 측면 (수평) 방향인 반면, 방향 'z'는 장치(100) 내로의 깊이 방향이며 장치(100)의 전면의 주 표면에 직교하는 수직 방향이다.
수직 전력 반도체 트랜지스터 장치(100)는 또한 소스 전위('Source')를 장치(100)의 바디 영역(104) 및 소스 영역(108)에 제공하기 위한 소스 전극(116)을 포함한다. 바디 영역(104)은 소스 전극(116)과 바디 영역(104) 사이의 옴 접촉을 보장하기 위한 고농도로 도핑된 바디 접촉 영역(118)을 포함할 수 있다. 수직 전력 반도체 트랜지스터 장치(100)의 반대쪽에 있는 드레인 전극(120)은 장치(100)의 고농도로 도핑된 드레인 영역에 드레인 전위('Drain)를 제공한다. 장치(100)의 소스 전극(116), 드레인 전극(120) 및 게이트 전극(112)의 적절한 바이어싱 하에서 바디 영역(104)에 전도성 채널 영역(122)이 발생한다.
도 1a 및 도 1b에 도시된 실시예에 따르면, 수직 전력 반도체 트랜지스터 장치(100)는 또한 게이트 전극(112)과 동일한 트렌치(110)에 배치된 필드 전극(124)을 포함한다. 필드 전극(124)은 게이트 유전체(114)와 동일한 재료 또는 상이한 절연 재료일 수 있는 필드 유전체(126)에 의해 게이트 전극(112) 및 주변 반도체 재료로부터 절연된다. 필드 전극(124)은 소스(S) 전위, 다른 전위 또는 플로팅에서 바이어싱될 수 있다.
수직 전력 반도체 트랜지스터 장치(100)의 드리프트 영역(106)은 필드 전극(124)을 포함하는 트렌치(110)의 바닥(128)을 향해 바디 영역(104)으로부터 증가하는 전반적으로 선형으로 등급화된 (상위) 제1 도핑 프로파일(DP_drain1)을 갖는다. 본 명세서에서 사용되는 "전반적으로 선형으로 등급화된"이라는 문구는 일반적인 방식으로 직선과 유사한 경사율을 의미한다. 이와 같이, 드리프트 영역(106)의 제1 도핑 프로파일(DP_drain1)은 공정 변동, 재료 불완전성 등으로 인해 지역적 비선형성을 갖는 하나 이상의 영역을 가질 수 있지만, 전체적으로는 직선과 같이 증가한다.
드리프트 영역(106)은 또한 제1 도핑 프로파일의 끝에서부터 드레인 영역(102)을 향해 제1 도핑 프로파일보다 더 큰 비율로 증가하는 등급화된 (하위) 제2 도핑 프로파일(DP_drain2)을 갖는다. 예시적인 소스 도핑 프로파일(DP_source), 예시적인 바디 도핑 프로파일(DP_body) 및 예시적인 드레인 도핑 프로파일(DP_drain)은 수직 전력 반도체 트랜지스터 장치(100)의 도핑된 장치 영역(102, 104, 106, 108) 간의 일반적인 상대적 도핑 농도 차이를 설명하도록 도 1a에 표시되어 있다.
도 2a는 수직 전력 반도체 트랜지스터 장치(200)의 다른 실시예의 부분 단면도를 도시한다. 도 2b는 도 2a에 도시된 수직 전력 반도체 트랜지스터 장치(200)의 부분 평면도를 도시한다. 도 2a의 부분 단면도는 도 2b에서 B-B'라고 표시된 선을 따라 취해진다.
도 2a-2b에 예시된 실시예는 도 1a-1b에 예시된 실시예와 유사하다. 그러나, 다른 점으로는, 필드 전극(124)은 게이트 전극(112)과는 다른 트렌치(202)에 있고 필드 전극(124)은 필드 전극(124)의 길이 연장 방향(도 2a에서 'z'방향)으로 바늘 형상을 갖는다. 본 명세서에 사용된 바와 같이, "바늘 형상"은 도 1a-1b에 도시된 바와 같이, 깊이보다 길이가 더 긴 스트라이프 형상의 전극 구조와는 대조적으로, 반도체 재료에서 높이/깊이에 비례하여 작은 또는 좁은 원주 또는 폭을 갖는 전극 구조를 설명한다. 게이트 트렌치(110)는, 예를 들어 도 2b에 도시된 바와 같이 그리드로서 또는 예를 들어 도 1b에 도시된 바와 같이 스트라이프로서 형성될 수 있다. 어느 경우 든, 각각의 필드 플레이트 트렌치(202)를 둘러싸고 인접한 게이트 트렌치(110)에 의해 정의되는 나머지 실리콘 메사 영역(204)이 도 1b에 도시된 트렌치 스트라이프 구조에 비해 더 커서 더 낮은 온 저항을 가능하게 하기 때문에, 바늘 형상의 필드 플레이트 트렌치(202)의 사용은 유익하다.
도 1a-1b에 도시된 수직 전력 반도체 트랜지스터 장치(100) 및 도 2a-2b에 도시된 전력 반도체 트랜지스터 장치(200) 모두에 대해, 드리프트 영역(106)의 제2 도핑 프로파일(DP_drain2)은 제1 도핑 프로파일(DP_drain1)과 같이 전반적으로 선형적으로 등급화될 수 있지만, 전반적으로 선형적으로 등급화된 제1 도핑 프로파일보다 더 큰 기울기로 증가한다.
도 1a-1b에 도시된 수직 전력 반도체 트랜지스터 장치(100) 및 도 2a-2b에 도시된 전력 반도체 트랜지스터 장치(200) 모두에 대해, 드리프트 영역(106)의 제2 도핑 프로파일(DP_drain2)은 지수적으로 등급화될 수 있다.
도 1a-1b에 도시된 수직 전력 반도체 트랜지스터 장치(100) 및 도 2a-2b에 도시된 전력 반도체 트랜지스터 장치(200) 모두에 대해, 드리프트 영역(106)의 제2 도핑 프로파일(DP_drain2)은 제1 도핑 프로파일(DP_drain1)에 인접한 제1 도핑 레벨(L1)에서부터 드레인 영역(102)에 인접한 제2 도핑 레벨(L2)로 증가할 수 있으며, 제2 도핑 레벨(L2)은 제1 도핑 레벨(L1)보다 10배 내지 100배 더 큰 범위에 있다.
드리프트 영역(106)의 제2 도핑 프로파일(DP_drain2)에 대한 제1 및 제2 도핑 레벨(L1, L2)은 장치(100, 200)의 전압 등급에 따라 달라질 수 있다. 예를 들어, 100V 장치의 경우, 드리프트 영역(106)은 약 1e16 cm-3의 바디 영역(104)과의 pn-접합부 주위에서 도핑 레벨 L3을 가질 수 있고 약 2.4 내지 3e16 cm-3의 레벨(L1)로 증가할 수 있다. 드리프트 영역(106)의 도핑 농도는 레벨(L1)에서 드레인 영역(102) 또는 그 근처에서 약(예를 들어 +/- 10%) 3e17 cm-3 이상의 레벨(L2)로 증가한다. 드레인 영역(102) 또는 그 근처에서의 약 3e17 cm-3의 도핑 레벨(L2)은 드레인 영역(102)으로부터 확산된 n 형 도펀트에 의해 지배될 수 있다. 일반적으로, 드리프트 영역의 도핑 레벨(L1, L2, L3)은 전압 등급에 따라 변할수 있으며 심지어 적용된 최적화 체계에 따라 하나의 전압 등급 내에서도 변할 수 있다. 일 실시예에서, 제1 도핑 레벨(L1)은 1e15 cm-3과 1e17 cm-3 사이의 범위에 있고 제2 도핑 레벨(L2)은 1e17 cm-3과 1e19 cm-3 사이의 범위에 있다.
도 1a-1b에 도시된 수직 전력 반도체 트랜지스터 장치(100) 및 도 2a-2b에 도시된 전력 반도체 트랜지스터 장치(200) 모두에 대해, 드리프트 영역(106)의 제1 도핑 프로파일(DP_drain1)이 종료될 수 있고 드리프트 영역(106)의 제2 도핑 프로파일(DP_drain2)이 필드 전극(124)을 포함하는 트렌치(110)의 바닥(128)에 대응하는 드리프트 영역(106) 내의 레벨(T_end)에서 또는 그 근처에서 시작할 수 있다.
도 1a-1b에 도시된 수직 전력 반도체 트랜지스터 장치(100) 및 도 2a-2b에 도시된 전력 반도체 트랜지스터 장치(200) 모두에 대해, 드리프트 영역(106)의 제1 도핑 프로파일(DP_drain1)은 필드 전극(124)을 포함하는 트렌치(110/202)의 깊이(Depth_T)의 적어도 ¾(4분의 3)의 깊이(Depth_DP_drift1)까지 연장될 수 있다.
도 1a-1b에 도시된 수직 전력 반도체 트랜지스터 장치(100) 및 도 2a-2b에 도시된 전력 반도체 트랜지스터 장치(200) 모두에 대해, 드리프트 영역(106)의 제1 도핑 프로파일(DP_drain1)은 바디 영역(104)에 인접한 제1 도핑 레벨(L3)로부터 드리프트 영역(106)의 제2 도핑 프로파일(DP_drain2)에 인접한 제2 도핑 레벨(L4)까지 증가할 수 있고, 제1 도핑 프로파일(DP_drain1)의 제2 도핑 레벨(L4)은 제1 도핑 프로파일(DP_drain1)의 제1 도핑 레벨(L3)보다 적어도 3배 더 클 수 있다.
다음으로, 도 1a-1b 및 도 2a-2b에 도시된 수직 전력 반도체 트랜지스터 장치(100, 200)를 생성하는 실시예가 설명된다.
도 3a-3b는 도 1a-1b 및 도 2a-2b에 도시된 수직 전력 반도체 트랜지스터 장치(100, 200)를 생성하는 실시예를 도시한다. 이 실시예에 따르면, 드레인 영역(102)은 제1 도전형의 반도체 기판(300)에 의해 형성된다. 예를 들어, 반도체 기판(300)은 Si 기판일 수 있다.
도 3a는 반도체 기판(300) 상에 성장된 단일 에피택셜 층(302)을 도시한다. 드레인 영역(102) 이외의 모든 장치 영역은 이 실시예에 따라 단일 에피택셜 층(302)에 형성될 것이다. 단일 에피택셜 층(302)은 증착 동안 또는 증착 후에 도핑되어 전체에 걸쳐 전반적으로 선형으로 등급화된 제1 도핑 프로파일(DP_drift1)을 갖는다. 예를 들어, 아르신, 포스핀, 디보란 등과 같은 불순물이 단일 에피택셜 층(302) 전체에 걸쳐 전반적으로 선형으로 등급화된 제1 도핑 프로파일(DP_drift1)을 산출하기 위해 에피택시 증착 프로세스 동안 제어된 방식으로 소스 가스에 첨가될 수 있다. 전반적으로 선형으로 등급화된 제1 도핑 프로파일(DP_drift1)이 대신 에피택셜 성장 후에, 예를 들어 주입 또는 확산에 의해 실현될 수 있다.
도 3b는 반도체 기판(300)으로부터 인접한 단일 에피택셜 층(302)으로의 제1 도전형의 도펀트(304)의 확산(out-diffusing)을 도시한다. 제1 도전형의 확산된 도펀트(304)는 반도체 기판(300)으로부터 측정된 단일 에피택셜 층(302)내의 침투 깊이(Pen_depth)에 도달한다. 침투 깊이(Pen_depth)는 최종 드리프트 영역(106)의 두께보다 작다. 제1 도전형의 확산된 도펀트(304)는 전반적으로 선형으로 등급화된 제1 도핑 프로파일(DP_drift1)을 침투 깊이(Pen_depth)에 걸쳐 등급화된 제2 도핑 프로파일(DP_drift2)로 변환시킨다. 일 실시예에서, 침투 깊이(Pen_depth) 및 이에 따라 등급화된 제2 도핑 프로파일(DP_drift2)을 갖는 최종 드리프트 영역(106)의 부분의 두께는 약 3 내지 4㎛의 범위에 있다. 그러나, 등급화된 제2 도핑 프로파일(DP_drift2)을 갖는 최종 드리프트 영역(106)의 부분은 3㎛보다 얇거나 4㎛보다 두꺼울 수도 있다.
최종 드리프트 영역(106)은 단일 에피택셜 층(302)의 초기 도핑 프로파일에 의해 설정되는 전반적으로 선형으로 등급화된 (상위) 제1 도핑 프로파일(DP_drain1), 및 제1 도전형의 도펀트가 반도체 기판(300)으로부터 인접 단일 에피택셜 층(302)으로 확산됨으로써 설정된 등급화된 (하위) 제2 도핑 프로파일(DP_drain2)을 갖는다. 제2 도전형의 바디 영역(104) 및 제1 도전형의 소스 영역(108)은 또한 드리프트 영역(106) 위의 단일 에피택셜 층(302)에 형성된다. 게이트 트렌치(110), 및 게이트 트렌치(110) 또는 별도의 트렌치(202) 내의 필드 전극(124)도 단일 에피택셜 층(302)에 형성된다. 포토리소그래피, 마스킹, 에칭, 이온 주입, 어닐링 등과 같은 표준 반도체 프로세싱이 도 1a-1b 및 도 2a-2b에 도시된 수직 전력 반도체 트랜지스터 장치(100, 200)의 이러한 영역을 형성하기 위해 사용될 수 있다.
예를 들어, 제2 도전형의 도펀트는 단일 에피택셜 층(302)에 주입되어 바디 영역(104)을 형성할 수 있고, 제1 도전형의 도펀트는 단일 에피택셜 층(302)에 주입되어 소스 영역(108)을 형성할 수 있다. 단일 에피택셜 층(302)은 장치(100/200)의 바디, 드리프트 및 소스 영역(104, 106, 108)을 형성하기 위해 단일 에피택셜 층(302)에 주입된 도펀트를 전기적으로 활성화하기 위해 적어도 한 번 어닐링될 수 있다. 일 실시예에서, 제1 도전형의 도펀트(304)는 바디 영역(104) 및 소스 영역(108)의 각각의 도펀트를 활성화하기 위해 적용된 열 처리(306)에 의해 반도체 기판(300)으로부터 인접한 단일 에피택셜 층(302)으로 확산된다. 트렌치 구조와 함께 바디, 드리프트 및 소스 영역(104, 106, 108)은 예시의 편의를 위해 도 3b에서 생략된다. 그러나, 바디, 드리프트 및 소스 영역(104, 106, 108)에 대한 도핑 농도 프로파일(DP_body, DP_drift1, DP_drift2, DP_source)은 단일 에피택셜 층(302)에서 이들 영역의 위치와 관련하여서는 도 3b에 도시되어 있다.
도 4a-4b는 도 1a-1b 및 도 2a-2b에 도시된 수직 전력 반도체 트랜지스터 장치(100, 200)를 생성하는 다른 실시예를 도시한다. 이 실시예에 따르면, 드레인 영역(102)은 적절하게 도핑된 Si 기판과 같은 제1 도전형의 반도체 기판(400)에 의해 형성된다.
도 4a는 제1 도전형의 제1 도펀트(n1)로 도핑된 반도체 기판(400)을 도시한다. 반도체 기판(400)에는 제1 도전형의 제1 도펀트(n1)보다 확산 속도가 빠른 제1 도전형의 제2 도펀트(n2)도 제공된다. 예를 들어, 기판(400)의 재료인 Si의 경우, 제1 도전형의 제2 도펀트(n2)는 인일 수 있고, 제1 도전형의 제1 도펀트(n1)는 비소 또는 안티몬일 수 있다. 제1 도전형의 제2 도펀트(n2)는 예를 들어 기판(400)의 에피택셜 성장 측면(402)에서 반도체 기판(400) 내로 주입되거나 확산될 수 있다.
도 4b는 반도체 기판(400)의 에피택셜 성장 측면(402) 상에서 성장된 단일 에피택셜 층(404)을 도시한다. 도 3a-3b와 연계하여 앞서 설명한 바와 같이, 단일 에피택셜 층(404)은 전체에 걸쳐 전반적으로 선형으로 등급화된 제1 도핑 프로파일(DP_drift1)을 가지고, 드레인 영역을 제외한 모든 장치 영역은 단일 에피택셜 층(404)에 형성될 것이다.
도 4b는 또한 제1 도전형의 도펀트(406)가 반도체 기판(400)의 에피택셜 성장 측면(402)으로부터 인접한 단일 에피택셜 층(404)으로 확산되는 것을 도시한다. 앞서 설명한 확산 속도 차이로 인해, 제1 도전형의 제1 도펀트(n1)보다 더 많은 제1 도전형의 제2 도펀트(n2)가 반도체 기판(400)으로부터 인접한 단일 에피택셜 층(404)으로 확산된다. 앞서 도 3a-3b와 연계하여 설명한 바와 같이, 제1 도전형의 확산된 도펀트(406)는 단일 에피택셜 층(404) 내의 침투 깊이(Pen_depth)에 도달하고 전반적으로 선형으로 등급화된 제1 도핑 프로파일(DP_drift1)을 침투 깊이(Pen_depth)에 걸쳐 등급화된 제2 도핑 프로파일(DP_drift2)로 변환한다.
최종 드리프트 영역(106)은 단일 에피택셜 층(404)의 초기 도핑 프로파일에 의해 설정된 전반적으로 선형으로 등급화된 (상위) 제1 도핑 프로파일(DP_drain1) 및, 제1 도전형의 도펀트(406)가 반도체 기판(400)으로부터 인접한 단일 에피택셜 층(402)으로 확산됨으로써 설정된 등급화된 (하위) 제2 도핑 프로파일(DP_drain2)을 갖는다. 도 3a-3b와 관련하여 앞서 설명된 바와 같이, 제1 도전형의 도펀트(406)는 장치(100/200)의 바디 영역(104) 및 소스 영역(108)의 각각의 도펀트를 활성화하기 위해 적용되는 열 처리(408)에 의해 반도체 기판(400)으로부터 인접한 단일 에피택셜 층(404)으로 확산될 수 있다. 트렌치 구조와 함께 바디, 드리프트 및 소스 영역(104, 106, 108)은 예시의 편의를 위해 도 4b에서 생략된다. 그러나, 바디, 드리프트 및 소스 영역(104, 106, 108)에 대한 도핑 농도 프로파일(DP_body, DP_drift1, DP_drift2, DP_source)은 단일 에피택셜 층(404)에서 이들 영역의 위치와 관련하여서는 도 4b에 도시되어 있다.
도 5a-5b는 도 1a-1b 및 도 2a-2b에 도시된 수직 전력 반도체 트랜지스터 장치(100, 200)를 생성하는 다른 실시예를 도시한다. 이 실시예에 따르면, 드레인 영역(102)은 적절하게 도핑된 Si 기판과 같은 제1 도전형의 반도체 기판(500)에 의해 형성된다.
도 5a는 반도체 기판(500)상에서 성장된 제1 에피택셜 층(502)을 도시한다. 제1 에피택셜 층(502)은 최종 드리프트 영역(106)에 대해 등급화된 (하위) 제2 도핑 프로파일(DP_drift2)을 갖도록 증착 동안 또는 증착 후에 도핑된다. 예를 들어, 아르신, 포스핀, 디보란 등과 같은 불순물이 에피택시 증착 프로세스 동안 제어된 방식으로 소스 가스에 첨가되어 제1 에피택셜 층(502) 내에서 등급화된 제2 도핑 프로파일(DP_drift2)을 생성할 수 있다. 등급화된 제2 도핑 프로파일(DP_drift2)은 에피택셜 성장 후에, 예를 들어 주입 또는 확산에 의해 대신 실현될 수 있다.
도 5b는 제1 에피택셜 층(502) 상에 성장된 제2 에피택셜 층(504)을 도시한다. 제2 에피택셜 층(504)은 최종 드리프트 영역에 대해 전반적으로 선형으로 등급화된 (상위) 제1 도핑 프로파일(DP_drain1)을 갖도록 증착 동안 또는 증착 후에 도핑된다. 예를 들어, 아르신, 포스핀, 디보란 등과 같은 불순물이 제2 에피택셜 층(504) 내에서 전반적으로 선형으로 등급화된 제1 도핑 프로파일(DP_drain1)을 산출하도록 에피택시 증착 프로세스 동안 제어된 방식으로 소스 가스에 첨가될 수 있다. 전반적으로 선형으로 등급화된 제1 도핑 프로파일(DP_drain1)은 대신 에피택셜 성장 후에, 예를 들어 주입 또는 확산에 의해 실현될 수도 있다.
일 실시예에서, 제1 에피택셜 층(502)은 제2 에피택셜 층(504)보다 더 얇다. 제1 에피택셜 층(502)과 제2 에피택셜 층(504)의 결합된 두께는 장치(100/200)에 대한 차단 전압 요건에 기초하여 선택될 수 있다. 제2 도전형의 바디 영역(104) 및 제1 도전형의 소스 영역(108)은 드리프트 영역(106) 위의 제2 에피택셜 층(504)에 형성된다. 게이트 트렌치(110), 및 게이트 트렌치(100) 내 또는 별도의 트렌치(202) 내의 필드 전극(124)이 또한 제2 에피택셜 층(504)에 형성되고 제1 에피택셜 층(502)으로 연장될 수 있다. 포토리소그래피, 마스킹, 에칭, 이온 주입, 어닐링 등과 같은 표준 반도체 프로세싱이 도 1a-1b 및 도 2a-2b에 예시된 수직 전력 반도체 트랜지스터 장치(100, 200)의 이들 영역을 형성하는 데 사용될 수 있다. 트렌치 구조와 함께 바디, 드리프트 및 소스 영역(104, 106, 108)은 예시의 편의를 위해 도 5b에서는 생략된다.
도 6a-6b는 도 1a-1b 및 도 2a-2b에 도시된 수직 전력 반도체 트랜지스터 장치(100, 200)를 생성하는 다른 실시예를 도시한다. 이 실시예에 따르면, 드레인 영역(102)은 적절하게 도핑된 Si 기판과 같은 제1 도전형의 반도체 기판(600)에 의해 형성된다.
도 6a는 반도체 기판(600) 상에 성장된 제1 에피택셜 층(602)을 도시한다. 제1 에피택셜 층(602)은 제1 일정한 도핑 프로파일(DP_const1)을 갖도록 증착 동안 또는 증착 후에 도핑된다. 예를 들어, 아르신, 포스핀, 디보란 등과 같은 불순물이 제1 에피택셜 층(602) 내에서 제1 일정한 도핑 프로파일(DP_const1)을 산출하기 위해 에피택시 증착 프로세스 동안 제어된 방식으로 소스 가스에 첨가될 수 있다. 제1 일정한 도핑 프로파일(DP_const1)은 대신 에피택셜 성장 후에, 예를 들어 주입 또는 확산에 의해 실현될 수 있다.
도 6b는 제1 에피택셜 층(602) 상에 성장된 제2 에피택셜 층(604)을 도시한다. 제2 에피택셜 층(604)은 제2 일정한 도핑 프로파일(DP_const2) 및 제1 에피택셜 층(602)보다 낮은 평균 도핑 농도를 갖도록 증착 동안 또는 증착 후에 도핑된다. 예를 들어, 아르신, 포스핀, 디보란 등과 같은 불순물이 제2 에피택셜 층(604) 내에서 제2 일정한 도핑 프로파일(DP_const2)을 산출하기 위해 에피택시 증착 프로세스 동안 제어된 방식으로 소스 가스에 첨가될 수 있다. 제2 일정한 도핑 프로파일(DP_const2)은 대신 에피택셜 성장 후에 예를 들어, 주입 또는 확산에 의해 실현될 수도 있다.
도 6c는 반도체 기판(600)으로부터 인접한 제1 에피택셜 층(602)으로 확산되는 제1 도전형의 도펀트를 도시한다. 예를 들어, 도 3b와 관련하여 위에서 설명된 바와 같이, 제1 도전형의 도펀트는 바디 및 소스 영역(104, 108)의 형성 동안 적용되는 후속 열 처리(608)에 의해 반도체 기판(600)으로부터 인접한 제1 에피택셜 층(602)으로 확산될 수 있다. 다른 예에서, 도 4b와 관련하여 위에서 설명된 바와 같이, 반도체 기판(600)은 제1 도전형의 제1 도펀트로 도핑되고 제1 도펀트보다 빠른 확산 속도를 갖는 제1 도전형의 제2 도펀트를 제공받는다. 후속 열 처리(608)는 제1 도전형의 제2 도펀트가 반도체 기판(600)으로부터 제1 에피택셜 층(602)으로 확산되도록 한다. 각각의 경우에, 제1 도전형의 확산된 도펀트는 제1 일정한 도핑 프로파일(DP_const1)을 제1 에피택셜 층(602)에서 등급화된 제2 도핑 프로파일(DP_drain2)로 변환한다.
바디 및 소스 영역(104, 108)을 형성하는 동안 적용되는 열 처리(608) 및 관련 확산 프로세스는 또한 제2 에피택셜 층(604)에서의 제2 일정한 도핑 프로파일(DP_const2)을 제2 에피택셜 층(604)의 드리프트 영역 섹션(606)에서 전반적으로 선형으로 등급화된 제1 도핑 프로파일(DP_drain2)로 변환한다. 바디 및 소스 영역(104, 108)은 제2 에피택셜 층(604)에서 드리프트 영역 섹션(606) 위에 형성된다. 게이트 트렌치(110), 및 게이트 트렌치(110) 내 또는 별도의 트렌치(202) 내의 필드 전극(124)은 또한 제2 에피택셜 층(604)에 형성되고 제1 에피택셜 층(602)으로 확장될 수 있다. 포토리소그래피, 마스킹, 에칭, 이온 주입, 어닐링 등과 같은 표준 반도체 프로세싱이 도 1aA-1b 및 도 2a-2b에 도시된 수직 전력 반도체 트랜지스터 장치(100, 200)의 이들 영역을 형성하는 데 사용될 수 있다. 트렌치 구조와 함께 바디, 드리프트 및 소스 영역(104, 106, 108)은 예시의 편의를 위해 도 6b에서는 생략된다. 그러나, 바디, 드리프트 및 소스 영역(104, 106, 108)에 대한 도핑 농도 프로파일(DP_body, DP_drift1, DP_drift2, DP_source)은 제1 및 제2 에피택셜 층(602, 604)에서 이들 영역의 위치와 관련하여서는 도 6b에 도시되어 있다.
본 개시 내용이 그렇게 제한되지는 않지만, 하기 번호가 매겨진 예는 개시 내용의 하나 이상의 측면을 설명한다.
예 1. 수직 전력 반도체 트랜지스터 장치로서, 제1 도전형의 드레인 영역과, 제1 도전형에 반대되는 제2 도전형의 바디 영역과, 드레인 영역으로부터 바디 영역을 분리하는 제1 도전형의 드리프트 영역과, 바디 영역에 의해 드리프트 영역과 분리되는 제1 도전형의 소스 영역과, 소스 영역 및 바디 영역을 통해 드리프트 영역으로 연장되고 게이트 전극을 포함하는 게이트 트렌치와, 게이트 트렌치 또는 별도의 트렌치에 있는 필드 전극을 포함하되, 드리프트 영역은 바디 영역으로부터 필드 전극을 포함하는 트렌치의 바닥을 향해 증가하는 전반적으로 선형으로 등급화된 제1 도핑 프로파일과, 제1 도핑 프로파일의 끝에서부터 드레인 영역을 향해 제1 도핑 프로파일보다 더 큰 비율로 증가하는 등급화된 제2 도핑 프로파일을 갖는다.
예 2. 예 1의 수직 전력 반도체 트랜지스터 장치로서, 제2 도핑 프로파일은 전반적으로 선형으로 등급화되고 전반적으로 선형으로 등급화된 제1 도핑 프로파일보다 더 큰 기울기로 증가한다.
예 3. 예 1의 수직 전력 반도체 트랜지스터 장치로서, 제2 도핑 프로파일은 지수적으로 등급화된다.
예 4. 예 1 내지 예 3 중 어느 하나의 수직 전력 반도체 트랜지스터 장치로서, 제2 도핑 프로파일은 제1 도핑 프로파일에 인접한 제1 도핑 레벨에서 드레인 영역에 인접한 제2 도핑 레벨로 증가하고, 제2 도핑 레벨은 제1 도핑 레벨보다 10 배에서 100 배 더 큰 범위에 있다.
예 5. 예 4의 수직 전력 반도체 트랜지스터 장치로서, 수직 전력 반도체 트랜지스터 장치는 100V에 대해 정격이고, 제1 도핑 레벨은 2.4e16cm-3과 3e16cm-3 사이의 범위에 있고, 제2 도핑 레벨은 약 3e17 cm-3 이상이다.
예 6. 예 1 내지 예 5 중 어느 하나의 수직 전력 반도체 트랜지스터 장치로서, 제1 도핑 프로파일은 종료되고 제2 도핑 프로파일이 필드 전극을 포함하는 트렌치의 바닥에 대응하는 드리프트 영역 내의 레벨 또는 그 근처에서 시작한다.
예 7. 예 1 내지 예 6 중 어느 하나의 수직 전력 반도체 트랜지스터 장치로서, 필드 전극은 게이트 전극과 다른 트렌치에 있고, 필드 전극은 필드 전극의 길이 방향을 따라 바늘 형상이다.
예 8. 예 1 내지 7 중 어느 하나의 수직 전력 반도체 트랜지스터 장치로서, 드리프트 영역의 제1 도핑 프로파일은 필드 전극을 포함하는 트렌치 깊이의 적어도 3/4 깊이까지 연장된다.
예 9. 예 1 내지 8 중 어느 하나의 수직 전력 반도체 트랜지스터 장치로서, 제1 도핑 프로파일은 바디 영역에 인접한 제1 도핑 레벨에서 제2 도핑 프로파일에 인접한 제2 도핑 레벨로 증가하고, 제2 도핑 레벨은 제1 도핑 레벨보다 최소 3배 더 높다.
예 10. 예 1 내지 9 중 어느 하나의 수직 전력 반도체 트랜지스터 장치로서,드레인 영역은 제1 도전형의 반도체 기판에 의해 형성되고, 드리프트 영역, 바디 영역 및 소스 영역은 반도체 기판 상에 성장된 단일 에피택셜 층에 형성되며, 반도체 기판은 제1 도전형의 제1 도펀트로 도핑되고, 드리프트 영역에 대한 제2 도핑 프로파일은 반도체 기판으로부터 확산되는 제1 도전형의 제2 도펀트로부터 발생하며, 제2 도펀트는 제1 도펀트보다 더 빠른 확산 속도를 갖는다.
예 11. 예 1 내지 9 중 어느 하나의 수직 전력 반도체 트랜지스터 장치로서, 드레인 영역은 제1 도전형의 반도체 기판에 의해 형성되고, 드리프트 영역에 대한 제2 도핑 프로파일은 반도체 기판 상에 성장된 제1 에피택셜 층에 존재하며, 드리프트 영역에 대한 제1 도핑 프로파일은 제1 에피택셜 층상에서 성장된 제2 에피택셜 층에 존재하고, 드리프트 영역에서 제1 에피택셜 층은 제2 에피택셜 층보다 얇고 더 높은 평균 도핑 농도를 갖는다.
예 12. 수직 전력 반도체 트랜지스터 장치를 제조하는 방법으로서, 이 방법은 제1 도전형의 드레인 영역과, 제1 도전형의 드리프트 영역과, 드리프트 영역에 의해 드레인 영역으로부터 분리되는, 제1 도전형에 반대되는 제2 도전형의 바디 영역과, 바디 영역에 의해 드리프트 영역으로부터 분리되는 제1 도전형의 소스 영역을 형성하는 단계와, 소스 영역 및 바디 영역을 통해 드리프트 영역으로 연장되고 게이트 전극을 포함하는 게이트 트렌치를 형성하는 단계와, 게이트 트렌치 또는 별도의 트렌치에 필드 전극을 형성하는 단계와, 바디 영역으로부터 필드 전극을 포함하는 트렌치의 바닥을 향해 증가하는 전반적으로 선형으로 등급화된 제1 도핑 프로파일을 드리프트 영역에서 구성하는 단계와, 제1 도핑 프로파일의 끝에서부터 드레인 영역을 향해 제1 도핑 프로파일보다 더 큰 비율로 증가하는 등급화된 제2 도핑 프로파일을 드리프트 영역에서 구성하는 단계를 포함한다.
예 13. 예 12의 방법으로서, 제2 도핑 프로파일은 전반적으로 선형으로 등급화되고 또한 전반적으로 선형으로 등급화된 제1 도핑 프로파일보다 더 큰 기울기로 증가하고, 또는 제2 도핑 프로파일은 지수적으로 등급화된다.
예 14. 예 12 또는 13의 방법으로서, 드레인 영역은 제1 도전형의 반도체 기판에 의해 형성되고, 드리프트 영역에서 등급화된 제2 도핑 프로파일을 구성하는 단계는 단일 에피택셜 층을 반도체 기판 상에 성장시키는 단계- 단일 에피택셜 층은 전체에 걸쳐 전반적으로 선형으로 등급화된 제1 도핑 프로파일을 가짐 -와, 반도체 기판으로부터 인접한 단일 에피택셜 층으로 제1 도전형의 도펀트를 확산시키는 단계- 제1 도전형의 확산된 도펀트는 반도체 기판으로부터 측정된 단일 에피택셜 층 내의 침투 깊이에 도달하고 이 침투 깊이는 드리프트 영역의 두께보다 작으며, 제1 도전형의 확산된 도펀트는 전반적으로 선형으로 등급화된 제1 도핑 프로파일을 침투 깊이에 걸쳐 등급화된 제2 도핑 프로파일로 변환시킴 -를 포함한다.
예 15. 예 14의 방법으로서, 제1 도전형의 도펀트는 바디 영역 및 소스 영역의 형성 동안 적용되는 열 처리에 의해 반도체 기판으로부터 인접한 단일 에피택셜 층으로 확산된다.
예 16. 예 14의 방법으로서, 반도체 기판은 제1 도전형의 제1 도펀트로 도핑되고, 제1 도전형의 도펀트를 반도체 기판으로부터 인접한 단일 에피택셜 층으로 확산시키는 단계는: 반도체 기판에 제1 도전형의 제2 도펀트를 제공하는 단계- 제2 도펀트는 제1 도펀트보다 빠른 확산 속도를 가짐 -와, 제2 도펀트를 제공한 후 및 단일 에피택셜 층을 성장시킨 후, 반도체 기판으로부터 인접한 단일 에피택셜 층으로 제1 도전형의 제2 도펀트를 침투 깊이까지 확산시키는 열 처리를 적용하는 단계를 포함한다.
예 17. 예 12 또는 13의 방법으로서, 드레인 영역은 제1 도전형의 반도체 기판에 의해 형성되고, 드리프트 영역에서 등급화된 제2 도핑 프로파일을 구성하는 단계는: 반도체 기판 위에 제1 에피택셜 층을 성장시키는 단계- 제1 에피택셜 층은 등급화된 제2 도핑 프로파일을 가짐 -와, 제1 에피택셜 층 상에 제2 에피택셜 층을 성장시키는 단계- 제2 에피택셜 층은 전반적으로 선형으로 등급화된 제1 도핑 프로파일을 가짐 -를 포함하되, 제1 에피택셜 층은 제2 에피택셜 층보다 얇다.
예 18. 예 12 또는 13의 방법으로서, 드레인 영역은 제1 도전형의 반도체 기판에 의해 형성되고, 드리프트 영역에서 등급화된 제2 도핑 프로파일을 구성하는 단계는 반도체 기판 위에 제1 에피택셜 층을 성장시키는 단계- 제1 에피택셜 층은 제1 일정한 도핑 프로파일을 가짐 -와, 제1 에피택셜 층 상에 제2 에피택셜 층을 성장시키는 단계- 제2 에피택셜 층은 제2 일정한 도핑 프로파일, 및 제1 에피택셜 층보다 더 낮은 평균 도핑 농도를 가짐 -와, 반도체 기판으로부터 인접한 제1 에피택셜 층으로 제1 도전형의 도펀트를 확산시키는 단계- 제1 도전형의 확산된 도펀트는 제1 에피택셜 층에서 제1 일정한 도핑 프로파일을 등급화된 제2 도핑 프로파일로 변환시킴 -와, 바디 영역 및 소스 영역의 형성 동안 적용되는 열 처리에 의해 제2 에피택셜 층의 드리프트 영역 섹션에서 제2 일정한 도핑 프로파일을 전반적으로 선형으로 등급화된 제1 도핑 프로파일로 변환하는 단계를 포함한다.
예 19. 예 18의 방법으로서, 제1 도전형의 도펀트는 바디 영역 및 소스 영역의 형성 동안 적용되는 열 처리에 의해 반도체 기판으로부터 인접한 제1 에피택셜 층으로 확산된다.
예 20. 예 18의 방법으로서, 반도체 기판은 제1 도전형의 제1 도펀트로 도핑되고, 제1 도전형의 도펀트를 반도체 기판으로부터 인접한 제1 에피택셜 층으로 확산시키는 단계는: 반도체 기판에 제1 도전형의 제2 도펀트를 제공하는 단계- 제2 도펀트는 제1 도펀트보다 더 빠른 확산 속도를 가짐 -와, 제2 도펀트를 제공한 후 및 제1 에피택셜 층을 성장시킨 후, 제1 도전형의 제2 도펀트가 반도체 기판으로부터 제1 에피택셜 층으로 확산되도록 하는 열 처리를 적용하는 단계를 포함한다.
"제1", "제2" 등과 같은 용어는 다양한 요소, 영역, 섹션 등을 설명하는 데 사용되며 제한하려는 의도는 없다. 유사한 용어는 설명 전체에서 유사한 요소를 나타낸다.
본 명세서에서 사용되는 바와 같이, "갖는", "함유하는", "내포하는", "포함하는" 등의 용어는 언급된 요소 또는 특징의 존재를 나타내지만 추가 요소 또는 특징을 배제하지 않는 개방형 용어이다. 관사 "a", "an" 및 "the"는 문맥이 달리 명시하지 않는 한 단수뿐만 아니라 복수도 포함하도록 의도된다.
본 명세서에 설명된 다양한 실시예의 특징은 특별히 달리 언급하지 않는 한 서로 결합될 수 있음을 이해해야 한다.
본 명세서에서 특정 실시예가 예시되고 설명되었지만, 당업자는 본 발명의 범위를 벗어나지 않으면서 도시 및 설명된 특정 실시예를 다양한 대안 및/또는 등가 구현으로 대체할 수 있음을 이해할 것이다. 본 출원은 본 명세서에서 논의된 특정 실시예의 임의의 개조 또는 변형을 포함하도록 의도된다. 따라서, 본 발명은 청구 범위 및 그 균등물에 의해서만 제한되도록 의도된다.

Claims (20)

  1. 수직 전력 반도체 트랜지스터 장치로서,
    제1 도전형의 드레인 영역과,
    상기 제1 도전형에 반대되는 제2 도전형의 바디 영역과,
    상기 드레인 영역으로부터 상기 바디 영역을 분리하는 상기 제1 도전형의 드리프트 영역과,
    상기 바디 영역에 의해 상기 드리프트 영역과 분리되는 상기 제1 도전형의 소스 영역과,
    상기 소스 영역 및 상기 바디 영역을 통해 상기 드리프트 영역으로 연장되고 게이트 전극을 포함하는 게이트 트렌치와,
    상기 게이트 트렌치 또는 별도의 트렌치에 있는 필드 전극을 포함하되,
    상기 드리프트 영역은 상기 바디 영역으로부터 상기 필드 전극을 포함하는 상기 트렌치의 바닥을 향해 증가하는 전반적으로 선형으로 등급화된 제1 도핑 프로파일(a generally linearly graded first doping profile)과, 상기 제1 도핑 프로파일의 끝에서부터 상기 드레인 영역을 향해 상기 제1 도핑 프로파일보다 더 큰 비율로 증가하는 등급화된 제2 도핑 프로파일(a graded second dopoing profile)을 갖는
    수직 전력 반도체 트랜지스터 장치.
  2. 제1항에 있어서,
    상기 제2 도핑 프로파일은 전반적으로 선형으로 등급화되고 상기 전반적으로 선형으로 등급화된 제1 도핑 프로파일보다 더 큰 기울기로 증가하는
    수직 전력 반도체 트랜지스터 장치.
  3. 제1항에 있어서,
    상기 제2 도핑 프로파일은 지수적으로 등급화된
    수직 전력 반도체 트랜지스터 장치.
  4. 제1항에 있어서,
    상기 제2 도핑 프로파일은 상기 제1 도핑 프로파일에 인접한 제1 도핑 레벨에서 상기 드레인 영역에 인접한 제2 도핑 레벨로 증가하고, 상기 제2 도핑 레벨은 상기 제1 도핑 레벨보다 10 배에서 100 배 더 큰 범위에 있는
    수직 전력 반도체 트랜지스터 장치.
  5. 제4항에 있어서,
    상기 수직 전력 반도체 트랜지스터 장치는 100V에 대해 정격이고, 상기 제1 도핑 레벨은 2.4e16cm-3과 3e16cm-3 사이의 범위에 있고, 상기 제2 도핑 레벨은 약 3e17 cm-3 이상인
    수직 전력 반도체 트랜지스터 장치.
  6. 제1항에 있어서,
    상기 제1 도핑 프로파일은 종료되고 상기 제2 도핑 프로파일이 상기 필드 전극을 포함하는 상기 트렌치의 바닥에 대응하는 상기 드리프트 영역 내의 레벨 또는 그 근처에서 시작하는
    수직 전력 반도체 트랜지스터 장치.
  7. 제1항에 있어서,
    상기 필드 전극은 상기 게이트 전극과 다른 트렌치에 있고, 상기 필드 전극은 상기 필드 전극의 길이 방향을 따라 바늘 형상인
    수직 전력 반도체 트랜지스터 장치.
  8. 제1항에 있어서,
    상기 드리프트 영역의 상기 제1 도핑 프로파일은 상기 필드 전극을 포함하는 상기 트렌치의 깊이의 적어도 3/4 깊이까지 연장되는
    수직 전력 반도체 트랜지스터 장치.
  9. 제1항에 있어서,
    상기 제1 도핑 프로파일은 상기 바디 영역에 인접한 제1 도핑 레벨에서 상기 제2 도핑 프로파일에 인접한 제2 도핑 레벨로 증가하고, 상기 제2 도핑 레벨은 상기 제1 도핑 레벨보다 최소 3배 더 높은
    수직 전력 반도체 트랜지스터 장치.
  10. 제1항에 있어서,
    상기 드레인 영역은 상기 제1 도전형의 반도체 기판에 의해 형성되고, 상기 드리프트 영역, 상기 바디 영역 및 상기 소스 영역은 상기 반도체 기판 상에 성장된 단일 에피택셜 층에 형성되며, 상기 반도체 기판은 상기 제1 도전형의 제1 도펀트로 도핑되고, 상기 드리프트 영역에 대한 상기 제2 도핑 프로파일은 상기 반도체 기판으로부터 확산되는 상기 제1 도전형의 제2 도펀트로부터 발생하며, 상기 제2 도펀트는 상기 제1 도펀트보다 더 빠른 확산 속도를 갖는
    수직 전력 반도체 트랜지스터 장치.
  11. 제1항에 있어서,
    상기 드레인 영역은 상기 제1 도전형의 반도체 기판에 의해 형성되고, 상기 드리프트 영역에 대한 상기 제2 도핑 프로파일은 상기 반도체 기판 상에 성장된 제1 에피택셜 층에 존재하며, 상기 드리프트 영역에 대한 상기 제1 도핑 프로파일은 상기 제1 에피택셜 층 상에서 성장된 제2 에피택셜 층에 존재하고, 상기 드리프트 영역에서 상기 제1 에피택셜 층은 상기 제2 에피택셜 층보다 얇고 더 높은 평균 도핑 농도를 갖는
    수직 전력 반도체 트랜지스터 장치.
  12. 수직 전력 반도체 트랜지스터 장치를 제조하는 방법으로서,
    제1 도전형의 드레인 영역과, 상기 제1 도전형의 드리프트 영역과, 상기 드리프트 영역에 의해 상기 드레인 영역으로부터 분리되는, 상기 제1 도전형에 반대되는 제2 도전형의 바디 영역과, 상기 바디 영역에 의해 상기 드리프트 영역으로부터 분리되는 상기 제1 도전형의 소스 영역을 형성하는 단계와,
    상기 소스 영역 및 상기 바디 영역을 통해 상기 드리프트 영역으로 연장되고 게이트 전극을 포함하는 게이트 트렌치를 형성하는 단계와,
    상기 게이트 트렌치 또는 별도의 트렌치에 필드 전극을 형성하는 단계와,
    상기 바디 영역으로부터 상기 필드 전극을 포함하는 상기 트렌치의 바닥을 향해 증가하는 전반적으로 선형으로 등급화된 제1 도핑 프로파일을 상기 드리프트 영역에서 구성하는 단계와,
    상기 제1 도핑 프로파일의 끝에서부터 상기 드레인 영역을 향해 상기 제1 도핑 프로파일보다 더 큰 비율로 증가하는 등급화된 제2 도핑 프로파일을 상기 드리프트 영역에서 구성하는 단계를 포함하는
    수직 전력 반도체 트랜지스터 장치 제조 방법.
  13. 제12항에 있어서,
    상기 제2 도핑 프로파일은 전반적으로 선형으로 등급화되고 또한 상기 전반적으로 선형으로 등급화된 제1 도핑 프로파일보다 더 큰 기울기로 증가하고, 또는 상기 제2 도핑 프로파일은 지수적으로 등급화된
    수직 전력 반도체 트랜지스터 장치 제조 방법.
  14. 제12항에 있어서,
    상기 드레인 영역은 상기 제1 도전형의 반도체 기판에 의해 형성되고, 상기 드리프트 영역에서 상기 등급화된 제2 도핑 프로파일을 구성하는 단계는:
    단일 에피택셜 층을 상기 반도체 기판 상에 성장시키는 단계- 상기 단일 에피택셜 층은 전체에 걸쳐 상기 전반적으로 선형으로 등급화된 제1 도핑 프로파일을 가짐 -와,
    상기 반도체 기판으로부터 인접한 상기 단일 에피택셜 층으로 상기 제1 도전형의 도펀트를 확산시키는 단계- 상기 제1 도전형의 확산된 도펀트는 상기 반도체 기판으로부터 측정된 상기 단일 에피택셜 층 내의 침투 깊이에 도달하고 상기 침투 깊이는 상기 드리프트 영역의 두께보다 작으며, 상기 제1 도전형의 확산된 도펀트는 상기 전반적으로 선형으로 등급화된 제1 도핑 프로파일을 상기 침투 깊이에 걸쳐 상기 등급화된 제2 도핑 프로파일로 변환시킴 -를 포함하는
    수직 전력 반도체 트랜지스터 장치 제조 방법.
  15. 제14항에 있어서,
    상기 제1 도전형의 도펀트는 상기 바디 영역 및 상기 소스 영역의 형성 동안 적용되는 열 처리에 의해 상기 반도체 기판으로부터 상기 인접한 단일 에피택셜 층으로 확산되는
    수직 전력 반도체 트랜지스터 장치 제조 방법.
  16. 제14항에 있어서,
    상기 반도체 기판은 상기 제1 도전형의 제1 도펀트로 도핑되고, 상기 제1 도전형의 도펀트를 상기 반도체 기판으로부터 상기 인접한 단일 에피택셜 층으로 확산시키는 단계는:
    상기 반도체 기판에 상기 제1 도전형의 제2 도펀트를 제공하는 단계- 상기 제2 도펀트는 상기 제1 도펀트보다 빠른 확산 속도를 가짐 -와,
    상기 제2 도펀트를 제공한 후 및 상기 단일 에피택셜 층을 성장시킨 후, 상기 반도체 기판으로부터 상기 인접한 단일 에피택셜 층으로 상기 제1 도전형의 제2 도펀트를 상기 침투 깊이까지 확산시키는 열 처리를 적용하는 단계를 포함하는
    수직 전력 반도체 트랜지스터 장치 제조 방법.
  17. 제12항에 있어서,
    상기 드레인 영역은 상기 제1 도전형의 반도체 기판에 의해 형성되고, 상기 드리프트 영역에서 등급화된 제2 도핑 프로파일을 구성하는 단계는:
    상기 반도체 기판 위에 제1 에피택셜 층을 성장시키는 단계- 상기 제1 에피택셜 층은 상기 등급화된 제2 도핑 프로파일을 가짐 -와,
    상기 제1 에피택셜 층 상에 제2 에피택셜 층을 성장시키는 단계- 상기 제2 에피택셜 층은 상기 전반적으로 선형으로 등급화된 제1 도핑 프로파일을 가짐 -를 포함하되,
    상기 제1 에피택셜 층은 상기 제2 에피택셜 층보다 얇은
    수직 전력 반도체 트랜지스터 장치 제조 방법.
  18. 제12항에 있어서,
    상기 드레인 영역은 상기 제1 도전형의 반도체 기판에 의해 형성되고, 상기 드리프트 영역에서 상기 등급화된 제2 도핑 프로파일을 구성하는 단계는:
    상기 반도체 기판 위에 제1 에피택셜 층을 성장시키는 단계- 상기 제1 에피택셜 층은 제1 일정한 도핑 프로파일을 가짐 -와,
    상기 제1 에피택셜 층 상에 제2 에피택셜 층을 성장시키는 단계- 상기 제2 에피택셜 층은 제2 일정한 도핑 프로파일, 및 상기 제1 에피택셜 층보다 더 낮은 평균 도핑 농도를 가짐 -와,
    상기 반도체 기판으로부터 인접한 상기 제1 에피택셜 층으로 상기 제1 도전형의 도펀트를 확산시키는 단계- 상기 제1 도전형의 확산된 도펀트는 상기 제1 에피택셜 층에서 상기 제1 일정한 도핑 프로파일을 상기 등급화된 제2 도핑 프로파일로 변환시킴 -와,
    상기 바디 영역 및 상기 소스 영역의 형성 동안 적용되는 열 처리에 의해 상기 제2 에피택셜 층의 드리프트 영역 섹션에서 상기 제2 일정한 도핑 프로파일을 상기 전반적으로 선형으로 등급화된 제1 도핑 프로파일로 변환하는 단계를 포함하는
    수직 전력 반도체 트랜지스터 장치 제조 방법.
  19. 제18항에 있어서,
    상기 제1 도전형의 도펀트는 상기 바디 영역 및 상기 소스 영역의 형성 동안 적용되는 열 처리에 의해 상기 반도체 기판으로부터 상기 인접한 제1 에피택셜 층으로 확산되는
    수직 전력 반도체 트랜지스터 장치 제조 방법.
  20. 제18항에 있어서,
    상기 반도체 기판은 상기 제1 도전형의 제1 도펀트로 도핑되고, 상기 제1 도전형의 도펀트를 상기 반도체 기판으로부터 상기 인접한 제1 에피택셜 층으로 확산시키는 단계는:
    상기 반도체 기판에 상기 제1 도전형의 제2 도펀트를 제공하는 단계- 상기 제2 도펀트는 상기 제1 도펀트보다 더 빠른 확산 속도를 가짐 -와,
    상기 제2 도펀트를 제공한 후 및 상기 제1 에피택셜 층을 성장시킨 후, 상기 제1 도전형의 제2 도펀트가 상기 반도체 기판으로부터 상기 제1 에피택셜 층으로 확산되도록 하는 열 처리를 적용하는 단계를 포함하는
    수직 전력 반도체 트랜지스터 장치 제조 방법.
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