CN113224128A - 具有渐变外延分布的电荷补偿mosfet及其制造方法 - Google Patents

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Abstract

公开了具有渐变外延分布的电荷补偿MOSFET及其制造方法。一种竖向功率半导体晶体管器件，包括：第一导电类型的漏极区；第二导电类型的本体区；将本体区与漏极区分离的第一导电类型的漂移区；被通过本体区与漂移区分离的第一导电类型的源极区；栅极沟槽，其延伸通过源极区和本体区并且进入到漂移区中，栅极沟槽包括栅极电极；以及在栅极沟槽中或者在分离的沟槽中的场电极。漂移区具有从本体区朝向包括场电极的沟槽的底部增加的一般地线性渐变的第一掺杂分布，以及以比第一掺杂分布大的比率从第一掺杂分布的端部朝向漏极区增加的渐变的第二掺杂分布。

Description

具有渐变外延分布的电荷补偿MOSFET及其制造方法
背景技术
一些类型的功率MOSFET(金属氧化物半导体场效应晶体管)在深沟槽中采用绝缘场板结构，使得能够由于横向电荷补偿而在沟槽之间的台面区中有更高得多的掺杂。这有利于实现低导通电阻。还重要的是同时保持良好的开关特性、低的开关损耗和良好的器件耐用性。
因此，存在针对优化上面讨论的参数的功率MOSFET器件以及生产这样的功率MOSFET器件的方法的需要。
发明内容
根据竖向功率半导体晶体管器件的实施例，竖向功率半导体晶体管器件包括：第一导电类型的漏极区；与第一导电类型相反的第二导电类型的本体区；第一导电类型的并且将本体区与漏极区分离的漂移区；第一导电类型的并且通过本体区与漂移区分离的源极区；栅极沟槽，其延伸通过源极区和本体区并且进入到漂移区中，栅极沟槽包括栅极电极；以及在栅极沟槽中或者在分离的沟槽中的场电极，其中漂移区具有从本体区朝向包括场电极的沟槽的底部增加的一般地线性渐变的第一掺杂分布，以及以比第一掺杂分布大的比率从第一掺杂分布的端部朝向漏极区增加的渐变的第二掺杂分布。
根据生产竖向功率半导体晶体管器件的方法的实施例，方法包括：形成第一导电类型的漏极区、第一导电类型的漂移区、与第一导电类型相反的第二导电类型的并且通过漂移区与漏极区分离的本体区、以及第一导电类型的并且通过本体区与漂移区分离的源极区；形成延伸通过源极区和本体区并且进入到漂移区中的栅极沟槽，栅极沟槽包括栅极电极；在栅极沟槽中或者在分离的沟槽中形成场电极；建立在漂移区中的并且从本体区朝向包括场电极的沟槽的底部增加的一般地线性渐变的第一掺杂分布；以及，建立在漂移区中的并且以比第一掺杂分布大的比率从第一掺杂分布的端部向漏极区增加的渐变的第二掺杂分布。
本领域技术人员在阅读以下的详细描述并且查看随附附图时将认识到附加的特征和优点。
附图说明
附图中的元素未必相对于彼此成比例。同样的参考标号指明对应的类似部件。各种所图示的实施例的特征可以被组合，除非它们彼此排斥。在附图中描绘了实施例并且在随后的描述中详述实施例。
图1A图示竖向功率半导体晶体管器件的部分横截面视图。
图1B图示在图1A中示出的竖向功率半导体晶体管器件的部分顶部平面视图。
图2A图示竖向功率半导体晶体管器件的另一实施例的部分横截面视图。
图2B图示在图2A中示出的竖向功率半导体晶体管器件的部分顶部平面视图。
图3A至图3B图示生产在图1A至图1B和图2A至图2B中图示的竖向功率半导体晶体管器件的实施例。
图4A至图4B图示生产在图1A至图1B和图2A至图2B中图示的竖向功率半导体晶体管器件的另一实施例。
图5A至图5B图示生产在图1A至图1B和图2A至图2B中图示的竖向功率半导体晶体管器件的另一实施例。
图6A至图6C图示生产在图1A至图1B和图2A至图2B中图示的竖向功率半导体晶体管器件的另一实施例。
具体实施方式
所描述的实施例提供了一种竖向功率半导体晶体管器件，其具有漂移区，漂移区具有从竖向功率半导体晶体管器件的本体区朝向包括场电极的沟槽的底部增加的一般地线性渐变的第一掺杂分布，以及以比第一掺杂分布大的比率从第一掺杂分布的端部朝向竖向功率半导体晶体管器件的漏极区增加的渐变的第二掺杂分布。还描述了生产具有这样的渐变漂移区的竖向功率半导体晶体管器件的相关方法。
如在此描述那样优化竖向功率半导体晶体管器件的漂移区的竖向掺杂分布产生具有更低的导通电阻的改进的器件性能。例如，因为漂移区的一般地线性渐变的第一掺杂分布延伸通过器件的补偿区的主要部分，所以与恒定的掺杂分布的情况相比在本体结处的场峰值被放缓，同时仍然实现在相邻的沟槽之间的台面部分上的总的更低的电压降。更低的场峰值有益于减小DIBL(漏极引发的势垒泄漏)，其给出关于寄生接通的更多余量。具有更低的表面掺杂浓度显著地简化了边缘终止设计。漂移区的渐变的第二掺杂分布有效地形成场停止区或作为场停止区工作，同时允许在与载流子的大量生成相关的雪崩事件的情况下的电场延伸，在电压降低的同时产生改进的雪崩耐用性，并且像这样降低了对器件的总的导通电阻的贡献。在正常的工作条件下电场较少地延伸到漂移区中，这减少了在本体二极管工作(其在换向期间必须被去除)期间生成的过剩载流子的数量。因此，反向恢复电荷减少，这进而降低开关损耗。反向恢复还具有更软的行为并且器件将生成实质上更少的电磁干扰，其中更软的开关相当于更小的dv/dt和di/dt。器件的减小的导通电阻还降低了相关联的品质因数，诸如FOMg(品质因数栅极总电荷)、FOMgd(品质因数栅极漏极电荷)和FOMoss(品质因数输出电荷)。小信号输出电容(Coss)的形状更加线性，这有益于减小过冲。接下来描述的是具有如下的漂移区的竖向功率半导体晶体管器件的各种实施例：所述漂移区具有一般地线性渐变的(上部)第一掺杂分布和以比第一掺杂分布大的比率增加的渐变的(下部)第二掺杂分布。
图1A图示竖向功率半导体晶体管器件100的部分横截面视图。图1B图示在图1A中示出的竖向功率半导体晶体管器件100的部分顶部平面视图。图1A中的部分横截面视图是沿着图1B中标记为A-A'的线取得的。
竖向功率半导体晶体管器件100包括第一导电类型的漏极区102、与第一导电类型相反的第二导电类型的本体区104、第一导电类型的并且将本体区104与漏极区102分离的漂移区106、以及第一导电类型的并且通过本体区104与漂移区106分离的源极区108。在n沟道器件的情况下，第一导电类型是n型并且第二导电类型是p型。在p沟道器件的情况下，第一导电类型是p型并且第二导电类型是n型。仅为了容易说明，在图1A中，第一导电类型被标记为n型(例如“n”、“n+”、“n++”)并且第二导电类型被标记为p型(例如“p”、“p+”)。图1A中的标记“n”、“n+”、“n++”、“p”和“p+”指示相同掺杂类型的不同的区之间的一般的相对掺杂剂浓度关系，并且不意图关于特定的掺杂浓度、范围或分布进行限制。例如，标记为“n+”的区指示该区与标记为“n”的区相比被更重地掺杂，并且标记为“n++”的区指示该区与标记为“n+”或“n”的区相比被更重地掺杂。
栅极沟槽110延伸通过源极区108和本体区104并且进入到漂移区106中。栅极沟槽100包括被通过栅极电介质114与周围的半导体材料绝缘的栅极电极112。栅极电极112可以以条带状方式长向地(图1B中的方向“x”)延伸和/或形成栅格部分。图1A和图1B中的方向“x”和“y”是彼此垂直地并且与器件100的前主表面平行地行进的横向(水平)方向，而方向“z”是在深度上行进到器件100中并且垂直于器件100的前主表面延伸的竖向方向。
竖向功率半导体晶体管器件100还包括用于向器件100的本体区104和源极区108提供源极电势(“Source”)的源极电极116。本体区104可以包括重掺杂的本体接触区118以确保在源极电极116和本体区104之间的欧姆接触。在竖向功率半导体晶体管器件100的相对侧处的漏极电极120向器件100的重掺杂的漏极区102提供漏极电势(“Drain”)。在器件100的源极电极116、漏极电极120和栅极电极112的适当偏置下，导电沟道区122出现在本体区104中。
根据在图1A和图1B中图示的实施例，竖向功率半导体晶体管器件100还包括部署在与栅极电极112相同的沟槽110中的场电极124。场电极124被通过场电介质126与栅极电极112和周围的半导体材料绝缘，场电介质126可以是与栅极电介质114相同的材料或者是不同的绝缘材料。场电极124可以被偏置在源极(S)电势处、被偏置在另外的电势处或者被浮置。
竖向功率半导体晶体管器件100的漂移区106具有一般地线性渐变的(上部)第一掺杂分布(DP_drain1)，其从本体区104朝向包括场电极124的沟槽110的底部128增加。如在此使用的用语“一般地线性渐变”以一般的方式意味着类似直线的倾斜比率。像这样，虽然漂移区106的第一掺杂分布(DP_drain1)可能由于处理变化、材料缺陷等而具有一个或多个局部化的非线性区域，但是总体上像直线一样增加。
漂移区106还具有渐变的(下部)第二掺杂分布(DP_drain2)，其以比第一掺杂分布大的比率从第一掺杂分布的端部朝向漏极区102增加。在图1A中还示出了示例性的源极掺杂分布(DP_source)、示例性的本体掺杂分布(DP_body)和示例性的漏极掺杂分布(DP_drain)，以图示在竖向功率半导体晶体管器件100的掺杂的器件区102、104、106、108之间的一般的相对的掺杂浓度差。
图2A图示竖向功率半导体晶体管器件200的另一实施例的部分横截面视图。图2B图示在图2A中示出的竖向功率半导体晶体管器件200的部分顶部平面视图。图2A中的部分横截面视图是沿着在图2B中标记为B-B'的线取得的。
在图2A至图2B中图示的实施例与图1A至图1B中图示的实施例相似。然而，不同的是，场电极124处在与栅极电极112不同的沟槽202中，并且场电极124在场电极124的长向延伸(图2A中的方向'z')中是针状形状的。如在此使用的术语“针状形状”描述了一种电极结构，其具有与其在半导体材料中的高度/深度成比例的小或窄的周长或宽度，这与如在图1A至图1B中示出的与其更深相比更加长的条带形状的电极结构相反。栅极沟槽110可以被形成为栅格(例如如在图2B中示出那样)或者形成为条带(例如如在图1B中示出那样)。在任一情况下，使用针状形状的场板沟槽202是有益的，因为与在图1B中示出的沟槽条带结构相比围绕每个场板沟槽202并且由相邻的栅极沟槽110限定的剩余的硅台面区域204更大，使得能够有更低的导通电阻。
对于在图1A至图1B中图示的竖向功率半导体晶体管器件100和在图2A至图2B中图示的功率半导体晶体管器件200这两者而言，漂移区106的第二掺杂分布(DP_drain2)可以像第一掺杂分布(DP_drain1)那样一般地线性地渐变，但是与一般地线性渐变的第一掺杂分布相比以更大的斜率增加。
对于在图1A至图1B中图示的竖向功率半导体晶体管器件100和在图2A至图2B中图示的功率半导体晶体管器件200这两者而言，漂移区106的第二掺杂分布(DP_drain2)可以指数地渐变。
对于在图1A至图1B中图示的竖向功率半导体晶体管器件100和在图2A至图2B中图示的功率半导体晶体管器件200这两者而言，漂移区106的第二掺杂分布(DP_drain2)可以相邻于第一掺杂分布(DP_drain1)从第一掺杂水平L1增加到相邻于漏极区102的第二掺杂水平L2，第二掺杂水平L2在第一掺杂水平L1的10倍到100倍大的范围内。
用于漂移区106的第二掺杂分布(DP_drain2)的第一掺杂水平L1和第二掺杂水平L2可以取决于器件100、200的电压等级而变化。例如，在100V器件的情况下，漂移区106可以具有大约1e16cm-3的在具有本体区104的pn结周围的掺杂水平L3，并且增加到在大约2.4至3e16cm-3之间的水平L1。漂移区106的掺杂浓度从水平L1增加到在漏极区102处或附近的大约(例如+/-10%)3e17cm-3或更大的水平L2。在漏极区102处或附近的大约3e17cm-3的掺杂水平L2可以是由从漏极区102扩散出来的n型掺杂剂支配的。一般而言，漂移区的掺杂水平L1、L2、L3可以按电压等级不同而变化，并且甚至可以在一个电压等级内变化，这取决于所应用的优化方案。在一个实施例中，第一掺杂水平L1在1e15cm-3和1e17cm-3之间的范围内，并且第二掺杂水平L2在1e17cm-3和1e19cm-3之间的范围内。
对于在图1A至图1B中图示的竖向功率半导体晶体管器件100和在图2A至图2B中图示的功率半导体晶体管器件200这两者而言，漂移区106的第一掺杂分布(DP_drain1)可以在漂移区106内的与包括场电极124的沟槽110的底部128对应的水平(T_end)处或附近结束，并且漂移区106的第二掺杂分布(DP_drain2)可以在所述水平(T_end)处或附近开始。
对于在图1A至图1B中图示的竖向功率半导体晶体管器件100和在图2A至图2B中图示的功率半导体晶体管器件200这两者而言，漂移区106的第一掺杂分布(DP_drain1)可以延伸到包括场电极124的沟槽110/202的深度(Depth_T)的至少3/4(四分之三)的深度(Depth_DP_drift1)。
对于在图1A至图1B中图示的竖向功率半导体晶体管器件100和在图2A至图2B中图示的功率半导体晶体管器件200这两者而言，漂移区106的第一掺杂分布(DP_drain1)可以从相邻于本体区104的第一掺杂水平L3增加到相邻于漂移区106的第二掺杂分布(DP_drain2)的第二掺杂水平L4，并且第一掺杂分布(DP_drain1)的第二掺杂水平L4可以是第一掺杂分布(DP_drain1)的第一掺杂水平L3至少三倍。
接下来描述的是生产在图1A至图1B和图2A至图2B中图示的竖向功率半导体晶体管器件100、200的实施例。
图3A至图3B图示生产在图1A至图1B和图2A至图2B中图示的竖向功率半导体晶体管器件100、200的实施例。根据该实施例，漏极区102由第一导电类型的半导体衬底300形成。例如，半导体衬底300可以是Si衬底。
图3A示出在半导体衬底300上生长的单个外延层302。根据该实施例，除了漏极区102之外的所有器件区将要形成在该单个外延层302中。在沉积期间或之后掺杂单个外延层302，以具有贯穿其中的一般地线性渐变的第一掺杂分布(DP_drift1)。例如，在外延沉积处理期间，可以以受控方式将诸如砷化三氢、磷化氢、乙硼烷等的杂质添加到源气体中，以贯穿单个外延层302产生一般地线性渐变的第一掺杂分布(DP_drift1)。一般地线性渐变的第一掺杂分布(DP_drift1)可以替代地在外延生长之后例如通过注入或扩散来实现。
图3B示出第一导电类型的掺杂剂304从半导体衬底300到邻近的单个外延层302中的向外扩散。第一导电类型的向外扩散的掺杂剂304达到如从半导体衬底300起测量的在单个外延层302内的穿透深度(Pen_depth)。穿透深度(Pen_depth)小于最终的漂移区106的厚度。第一导电类型的向外扩散的掺杂剂304将一般地线性渐变的第一掺杂分布(DP_drift1)转换成在穿透深度(Pen_depth)上的渐变的第二掺杂分布(DP_drift2)。在一个实施例中，穿透深度(Pen_depth)以及因此最终的漂移区106的具有渐变的第二掺杂分布(DP_drift2)的部分的厚度在大约3至4μm的范围内。然而，最终的漂移区106的具有渐变的第二掺杂分布(DP_drift2)的部分可以比3μm薄或者比4μm厚。
最终的漂移区106具有由单个外延层302的初始掺杂分布建立的一般地线性渐变的(上部)第一掺杂分布(DP_drain1)，以及由第一导电类型的掺杂剂304从半导体衬底300到邻近的单个外延层302中的向外扩散建立的渐变的(下部)第二掺杂分布(DP_drain2)。第二导电类型的本体区104和第一导电类型的源极区108也在漂移区106上方形成在单个外延层302中。栅极沟槽110和在栅极沟槽110中或者在分离的沟槽202中的场电极124也被形成在单个外延层302中。诸如光刻、掩模、蚀刻、离子注入、退火等的标准的半导体处理可以被用于形成在图1A至图1B和图2A至图2B中图示的竖向功率半导体晶体管器件100、200的这些区。
例如，可以将第二导电类型的掺杂剂注入到单个外延层302中以形成本体区104，并且可以将第一导电类型的掺杂剂注入到单个外延层302中以形成源极区108。可以对单个外延层302退火至少一次以电激活注入到单个外延层302中的掺杂剂，以形成器件100/200的本体区104、漂移区106和源极区108。在一个实施例中，通过为激活本体区104和源极区108的相应的掺杂剂而施加的热处理306，第一导电类型的掺杂剂304从半导体衬底300向外扩散到邻近的单个外延层302中。为了容易说明，本体区104、漂移区106和源极区108连同沟槽结构一起被从图3B省略。然而，在图3B中示出针对本体区104、漂移区106和源极区108的相对于这些区在单个外延层302中的位置的掺杂浓度分布(DP_body、DP_drift1、DP_drift2、DP_source)。
图4A至图4B图示生产在图1A至图1B和图2A至图2B中图示的竖向功率半导体晶体管器件100、200的另一实施例。根据该实施例，漏极区102是由第一导电类型的半导体衬底400(诸如适当地掺杂的Si衬底)形成的。
图4A示出掺杂有第一导电类型的第一掺杂剂n1的半导体衬底400。半导体衬底400还被提供有第一导电类型的第二掺杂剂n2，其与第一导电类型的第一掺杂剂n1相比具有更快的扩散速率。例如，在Si作为衬底400的材料的情况下，第一导电类型的第二掺杂剂n2可以是磷，并且第一导电类型的第一掺杂剂n1可以是砷或锑。第一导电类型的第二掺杂剂n2可以是例如在衬底400的外延生长侧402处注入或扩散到半导体衬底400中的。
图4B示出在半导体衬底400的外延生长侧402上生长的单个外延层404。如在上面与图3A至图3B有关地解释的那样，单个外延层404贯穿于其中具有一般地线性渐变的第一掺杂分布(DP_drift1)，并且除了漏极区102之外的所有器件区将被形成在单个外延层404中。
图4B还示出第一导电类型的掺杂剂406从半导体衬底400的外延生长侧402到邻近的单个外延层404中的向外扩散。由于上面解释的扩散速率差，与第一导电类型的第一掺杂剂n1相比，更多的第一导电类型的第二掺杂剂n2从半导体衬底400向外扩散到邻近的单个外延层404中。第一导电类型的向外扩散的掺杂剂406在单个外延层404内达到穿透深度(Pen_depth)，并且将一般地线性渐变的第一掺杂分布(DP_drift1)转换成在穿透深度(Pen_depth)上的渐变的第二掺杂分布(DP_drift2)，如在上面与图3A至图3B有关地解释的那样。
最终的漂移区106具有由单个外延层404的初始掺杂分布建立的一般地线性渐变的(上部)第一掺杂分布(DP_drain1)，以及由第一导电类型的掺杂剂406从半导体衬底400到邻近的单个外延层402中的向外扩散建立的渐变的(下部)第二掺杂分布(DP_drain2)。如在上面与图3A至图3B有关地解释的那样，通过为激活器件100/200的本体区104和源极区108的相应的掺杂剂而施加的热处理408，第一导电类型的掺杂剂406可以从半导体衬底400向外扩散到邻近的单个外延层404中。为了容易说明，本体区104、漂移区106和源极区108连同沟槽结构一起被从图4B中省略。然而，在图4B中示出针对本体区104、漂移区106和源极区108的相对于这些区在单个外延层404中的位置的掺杂浓度分布(DP_body、DP_drift1、DP_drift2、DP_source)。
图5A至图5B图示生产在图1A至图1B和图2A至图2B中图示的竖向功率半导体晶体管器件100、200的另一实施例。根据该实施例，漏极区102由第一导电类型的半导体衬底500(诸如被适当地掺杂的Si衬底)形成。
图5A示出在半导体衬底500上生长的第一外延层502。在沉积期间或之后掺杂第一外延层502，以具有用于最终的漂移区106的渐变的(下部)第二掺杂分布(DP_drift2)。例如，在外延沉积处理期间，可以以受控方式将诸如砷化三氢、磷化氢、乙硼烷等的杂质添加到源气体中，以在第一外延层502内产生渐变的第二掺杂分布(DP_drift2)。渐变的第二掺杂分布(DP_drift2)可以替代地在外延生长之后例如通过注入或扩散来实现。
图5B示出在第一外延层502上生长的第二外延层504。在沉积期间或之后掺杂第二外延层504，以具有用于最终的漂移区106的一般地线性渐变的(上部)第一掺杂分布(DP_drain1)。例如，在外延沉积处理期间，可以以受控方式将诸如砷化三氢、磷化氢、乙硼烷等的杂质添加到源气体中，以在第二外延层504内产生一般地线性渐变的第一掺杂分布(DP_drift1)。一般地线性渐变的第一掺杂分布(DP_drift1)可以替代地在外延生长之后例如通过注入或扩散来实现。
在一个实施例中，第一外延层502比第二外延层504薄。可以基于针对器件100/200的阻断电压要求来选择第一外延层502和第二外延层504的组合的厚度。第二导电类型的本体区104和第一导电类型的源极区108在漂移区106上方形成在第二外延层504中。栅极沟槽110和在栅极沟槽110中或者在分离的沟槽202中的场电极124也形成在第二外延层504中并且可以延伸到第一外延层502中。诸如光刻、掩模、蚀刻、离子注入、退火等的标准的半导体处理可以被用于形成在图1A至图1B和图2A至图2B中图示的竖向功率半导体晶体管器件100、200的这些区。为了容易说明，本体区104、漂移区106和源极区108连同沟槽结构一起被从图5B中省略。
图6A至图6B图示生产在图1A至图1B和图2A至图2B中图示的竖向功率半导体晶体管器件100、200的另一实施例。根据该实施例，漏极区102是由第一导电类型的半导体衬底600(诸如例如适当地掺杂的Si衬底)形成的。
图6A示出在半导体衬底600上生长的第一外延层602。在沉积期间或之后掺杂第一外延层602，以具有第一恒定掺杂分布(DP_const1)。例如，在外延沉积处理期间，可以以受控方式将诸如砷化三氢、磷化氢、乙硼烷等的杂质添加到源气体中，以在第一外延层602内产生第一恒定掺杂分布(DP_const1)。第一恒定掺杂分布(DP_const1)可以替代地是在外延生长之后例如通过注入或扩散来实现的。
图6B示出在第一外延层602上生长的第二外延层604。在沉积期间或之后掺杂第二外延层604，以具有第二恒定掺杂分布(DP_const2)和与第一外延层602相比更低的平均掺杂浓度。例如，在外延沉积处理期间，可以以受控方式将诸如砷化三氢、磷化氢、乙硼烷等的杂质添加到源气体中，以在第二外延层604内产生第二恒定掺杂分布(DP_const2)。第二恒定掺杂分布(DP_const2)可以替代地是在外延生长之后例如通过注入或扩散来实现的。
图6C示出第一导电类型的掺杂剂从半导体衬底600向外扩散到邻近的第一外延层602中。例如，如在上面与图3B有关地解释的那样，通过在本体区104和源极区108的形成期间施加的随后的热处理608，第一导电类型的掺杂剂可以从半导体衬底600向外扩散到邻近的第一外延层602中。在另一示例中，如在上面与图4B有关地解释的那样，半导体衬底600可以被掺杂有第一导电类型的第一掺杂剂，并且被提供有第一导电类型的与第一掺杂剂相比具有更快的扩散速率的第二掺杂剂。随后的热处理608引起第一导电类型的第二掺杂剂从半导体衬底600向外扩散到第一外延层602中。在每种情况下，第一导电类型的向外扩散的掺杂剂将第一恒定掺杂分布(DP_const1)转换成在第一外延层602中的渐变的第二掺杂分布(DP_drain2)。
在本体区104和源极区108的形成期间施加的热处理608以及相关联的扩散处理还将第二外延层604中的第二恒定掺杂分布(DP_const2)转换成在第二外延层604的漂移区区段606中的一般地线性渐变的第一掺杂分布(DP_drain1)。本体区104和源极区108在漂移区区段606上方形成在第二外延层604中。栅极沟槽110和在栅极沟槽110中或者在分离的沟槽202中的场电极124也形成在第二外延层604中并且可以延伸到第一外延层602中。诸如光刻、掩模、蚀刻、离子注入、退火等的标准的半导体处理可以被用于形成在图1A至图1B和图2A至图2B中图示的竖向功率半导体晶体管器件100、200的这些区。为了容易说明，本体区104、漂移区106和源极区108连同沟槽结构一起被从图6B中省略。然而，在图6B中示出针对本体区104、漂移区106和源极区108的相对于这些区在第一外延层602和第二外延层604中的位置的掺杂浓度分布(DP_body、DP_drift1、DP_drift2、DP_source)。
虽然本公开不限制于如此，但以下编号的示例表明了本公开的一个或多个方面。
示例1. 一种竖向功率半导体晶体管器件，包括：第一导电类型的漏极区；与第一导电类型相反的第二导电类型的本体区；第一导电类型的并且将本体区与漏极区分离的漂移区；第一导电类型的并且被通过本体区与漂移区分离的源极区；栅极沟槽，其延伸通过源极区和本体区并且进入到漂移区中，栅极沟槽包括栅极电极；以及在栅极沟槽中或者在分离的沟槽中的场电极，其中，漂移区具有从本体区朝向包括场电极的沟槽的底部增加的一般地线性渐变的第一掺杂分布，以及以比第一掺杂分布大的比率从第一掺杂分布的端部朝向漏极区增加的渐变的第二掺杂分布。
示例2. 根据示例1的竖向功率半导体晶体管器件，其中，第二掺杂分布是一般地线性渐变的，并且与一般地线性渐变的第一掺杂分布相比以更大的斜率增加。
示例3. 根据示例1的竖向功率半导体晶体管器件，其中，第二掺杂分布是指数地渐变的。
示例4. 根据示例1至3中的任一项的竖向功率半导体晶体管器件，其中，第二掺杂分布从相邻于第一掺杂分布的第一掺杂水平增加到相邻于漏极区的第二掺杂水平，并且其中，第二掺杂水平在第一掺杂水平的10倍至100倍的范围内。
示例5. 根据示例4的竖向功率半导体晶体管器件，其中，竖向功率半导体晶体管器件被额定用于100V，其中，第一掺杂水平在2.4e16cm-3和3e16cm-3之间的范围内，并且其中，第二掺杂水平为大约3e17cm-3或更大。
示例6. 根据示例1至5中的任一项的竖向功率半导体晶体管器件，其中，第一掺杂分布在漂移区内的与包括场电极的沟槽的底部对应的水平处或附近结束，并且第二掺杂分布在所述水平处或附近开始。
示例7. 根据示例1至6中的任一项的竖向功率半导体晶体管器件，其中，场电极在与栅极电极不同的沟槽中，并且其中，场电极在场电极的长向延伸中是针状形状的。
示例8. 根据示例1至7中的任一项的竖向功率半导体晶体管器件，其中，漂移区的第一掺杂分布延伸到包括场电极的沟槽的深度的至少3/4的深度。
示例9. 根据示例1至8中的任一项的竖向功率半导体晶体管器件，其中，第一掺杂分布从相邻于本体区的第一掺杂水平增加到相邻于第二掺杂分布的第二掺杂水平，并且其中，第二掺杂水平是第一掺杂水平的至少三倍。
示例10. 根据示例1至9中的任一项的竖向功率半导体晶体管器件，其中，漏极区由第一导电类型的半导体衬底形成，其中，漂移区、本体区和源极区被形成于在半导体衬底上生长的单个外延层中，其中，半导体衬底被掺杂有第一导电类型的第一掺杂剂，其中，用于漂移区的第二掺杂分布由从半导体衬底向外扩散的第一导电类型的第二掺杂剂产生，并且其中，第二掺杂剂与第一掺杂剂相比具有更快的扩散速率。
示例11. 根据示例1至9中的任一项的竖向功率半导体晶体管器件，其中，漏极区由第一导电类型的半导体衬底形成，其中，用于漂移区的第二掺杂分布存在于生长在半导体衬底上的第一外延层中，其中，用于漂移区的第一掺杂分布存在于生长在第一外延层上的第二外延层中，并且其中，在漂移区中，第一外延层比第二外延层薄并且具有更高的平均掺杂浓度。
示例12. 一种生产竖向功率半导体晶体管器件的方法，方法包括：形成第一导电类型的漏极区、第一导电类型的漂移区、与第一导电类型相反的第二导电类型的并且被通过漂移区与漏极区分离的本体区、以及第一导电类型的并且被通过本体区与漂移区分离的源极区；形成延伸通过源极区和本体区并且进入到漂移区中的栅极沟槽，栅极沟槽包括栅极电极；在栅极沟槽中或者在分离的沟槽中形成场电极；建立在漂移区中的并且从本体区朝向包括场电极的沟槽的底部增加的一般地线性渐变的第一掺杂分布；以及，建立在漂移区中的并且以比第一掺杂分布大的比率从第一掺杂分布的端部朝向漏极区增加的渐变的第二掺杂分布。
示例13. 根据示例12的方法，其中，第二掺杂分布是一般地线性渐变的并且与一般地线性渐变的第一掺杂分布相比以更大的斜率增加，或者其中，第二掺杂分布是指数地渐变的。
示例14. 根据示例12或13的方法，其中，漏极区是由第一导电类型的半导体衬底形成的，并且其中，在漂移区中建立渐变的第二掺杂分布包括：在半导体衬底上生长单个外延层，该单个外延层具有贯穿于其中的一般地线性渐变的第一掺杂分布；以及使第一导电类型的掺杂剂从半导体衬底向外扩散到邻近的单个外延层中，第一导电类型的向外扩散的掺杂剂达到如从半导体衬底起测量的在单个外延层内的穿透深度，并且该穿透深度小于漂移区的厚度，第一导电类型的向外扩散的掺杂剂将一般地线性渐变的第一掺杂分布转换成在穿透深度上的渐变的第二掺杂分布。
示例15. 根据示例14的方法，其中，通过在本体区和源极区的形成期间施加的热处理，第一导电类型的掺杂剂从半导体衬底向外扩散到邻近的单个外延层中。
示例16. 根据示例14的方法，其中，半导体衬底被掺杂有第一导电类型的第一掺杂剂，并且其中，第一导电类型的掺杂剂从半导体衬底向外扩散到邻近的单个外延层中包括：在半导体衬底中提供第一导电类型的第二掺杂剂，第二掺杂剂与第一掺杂剂相比具有更快的扩散速率；以及在提供第二掺杂剂之后并且在生长单个外延层之后施加热处理，该热处理使第一导电类型的第二掺杂剂从半导体衬底向外扩散到邻近的单个外延层中达到穿透深度。
示例17. 根据示例12或13的方法，其中，漏极区是由第一导电类型的半导体衬底形成的，并且其中，在漂移区中建立渐变的第二掺杂分布包括：在半导体衬底上生长第一外延层，第一外延层具有渐变的第二掺杂分布；以及在第一外延层上生长第二外延层，第二外延层具有一般地线性渐变的第一掺杂分布，其中，第一外延层比第二外延层薄。
示例18. 根据示例12或13的方法，其中，漏极区是由第一导电类型的半导体衬底形成的，并且其中，在漂移区中建立渐变的第二掺杂分布包括：在半导体衬底上生长第一外延层，第一外延层具有第一恒定掺杂分布；在第一外延层上生长第二外延层，第二外延层具有第二恒定掺杂分布并且与第一外延层相比具有更低的平均掺杂浓度；使第一导电类型的掺杂剂从半导体衬底向外扩散到邻近的第一外延层中，第一导电类型的向外扩散的掺杂剂将第一恒定掺杂分布转换成在第一外延层中的渐变的第二掺杂分布；以及通过在本体区和源极区的形成期间施加的热处理，将第二恒定掺杂分布转换成在第二外延层的漂移区区段中的一般地线性渐变的第一掺杂分布。
示例19. 根据示例18的方法，其中，通过在本体区和源极区的形成期间施加的热处理，第一导电类型的掺杂剂从半导体衬底向外扩散到邻近的第一外延层中。
示例20. 根据示例18的方法，其中，半导体衬底被掺杂有第一导电类型的第一掺杂剂，并且其中使第一导电类型的掺杂剂从半导体衬底向外扩散到邻近的第一外延层中包括：在半导体衬底中提供第一导电类型的第二掺杂剂，第二掺杂剂与第一掺杂剂相比具有更快的扩散速率；以及在提供第二掺杂剂之后并且在生长第一外延层之后施加热处理，热处理引起第一导电类型的第二掺杂剂从半导体衬底向外扩散到第一外延层中。
诸如“第一”、“第二”等的术语被用于描述各种元素、区、区段等，并且也不意图进行限制性。贯穿于描述，同样的术语指代同样的元素。
如在此使用的那样，术语“具有”、“包含”、“包括”和“包括有”等是开放式术语，其指示所声明的元素或特征的存在但是不排除附加的元素或特征。量词“一”、“一个”和指代词“该”意图包括复数以及单数，除非上下文另外清楚地指示。
要理解，除非另外具体指出，否则在此描述的各种实施例的特征可以被彼此组合。
虽然已经在此图示和描述了具体实施例，但是本领域普通技术人员将领会，在不脱离本发明的范围的情况下，各种各样的替换和/或等同的实现可以代替所示出和描述的具体实施例。本申请意图覆盖在此讨论的具体实施例的任何适配或变化。因此意图的是本发明仅受权利要求及其等同物限制。

Claims (20)

1.一种竖向功率半导体晶体管器件，包括：
第一导电类型的漏极区；
与第一导电类型相反的第二导电类型的本体区；
第一导电类型的并且将本体区与漏极区分离的漂移区；
第一导电类型的并且被通过本体区与漂移区分离的源极区；
栅极沟槽，其延伸通过源极区和本体区并且进入到漂移区中，栅极沟槽包括栅极电极；以及
在栅极沟槽中的或者在分离的沟槽中的场电极，
其中，漂移区具有从本体区朝向包括场电极的沟槽的底部增加的一般地线性渐变的第一掺杂分布，以及以比第一掺杂分布大的比率从第一掺杂分布的端部朝向漏极区增加的渐变的第二掺杂分布。
2.根据权利要求1所述的竖向功率半导体晶体管器件，其中，第二掺杂分布是一般地线性渐变的，并且与一般地线性渐变的第一掺杂分布相比以更大的斜率增加。
3.根据权利要求1所述的竖向功率半导体晶体管器件，其中，第二掺杂分布是指数地渐变的。
4.根据权利要求1所述的竖向功率半导体晶体管器件，其中，第二掺杂分布从相邻于第一掺杂分布的第一掺杂水平增加到相邻于漏极区的第二掺杂水平，并且其中，第二掺杂水平在第一掺杂水平的10倍至100倍的范围内。
5.根据权利要求4所述的竖向功率半导体晶体管器件，其中，所述竖向功率半导体晶体管器件被额定用于100V，其中，第一掺杂水平在2.4e16cm-3和3e16cm-3之间的范围内，并且其中，第二掺杂水平为大约3e17cm-3或更大。
6.根据权利要求1所述的竖向功率半导体晶体管器件，其中，第一掺杂分布在漂移区内的与包括场电极的沟槽的底部对应的水平处或附近结束，并且第二掺杂分布在所述水平处或附近开始。
7.根据权利要求1所述的竖向功率半导体晶体管器件，其中，场电极在与栅极电极不同的沟槽中，并且其中，场电极在场电极的长向延伸中是针状形状的。
8.根据权利要求1所述的竖向功率半导体晶体管器件，其中，漂移区的第一掺杂分布延伸到包括场电极的沟槽的深度的至少3/4的深度。
9.根据权利要求1所述的竖向功率半导体晶体管器件，其中，第一掺杂分布从相邻于本体区的第一掺杂水平增加到相邻于第二掺杂分布的第二掺杂水平，并且其中，第二掺杂水平是第一掺杂水平的至少三倍。
10.根据权利要求1所述的竖向功率半导体晶体管器件，其中，漏极区由第一导电类型的半导体衬底形成，其中，漂移区、本体区和源极区被形成于在半导体衬底上生长的单个外延层中，其中，半导体衬底被掺杂有第一导电类型的第一掺杂剂，其中，用于漂移区的第二掺杂分布由从半导体衬底向外扩散的第一导电类型的第二掺杂剂产生，并且其中，第二掺杂剂与第一掺杂剂相比具有更快的扩散速率。
11.根据权利要求1所述的竖向功率半导体晶体管器件，其中，漏极区由第一导电类型的半导体衬底形成，其中，用于漂移区的第二掺杂分布存在于生长在半导体衬底上的第一外延层中，其中，用于漂移区的第一掺杂分布存在于生长在第一外延层上的第二外延层中，并且其中，在漂移区中，第一外延层比第二外延层薄并且具有更高的平均掺杂浓度。
12.一种生产竖向功率半导体晶体管器件的方法，所述方法包括：
形成第一导电类型的漏极区、第一导电类型的漂移区、与第一导电类型相反的第二导电类型的并且被通过漂移区与漏极区分离的本体区、以及第一导电类型的并且被通过本体区与漂移区分离的源极区；
形成延伸通过源极区和本体区并且进入到漂移区中的栅极沟槽，栅极沟槽包括栅极电极；
在栅极沟槽中或者在分离的沟槽中形成场电极；
建立在漂移区中的并且从本体区朝向包括场电极的沟槽的底部增加的一般地线性渐变的第一掺杂分布；以及
建立在漂移区中的并且以比第一掺杂分布大的比率从第一掺杂分布的端部朝向漏极区增加的渐变的第二掺杂分布。
13.根据权利要求12所述的方法，其中，第二掺杂分布是一般地线性渐变的并且与一般地线性渐变的第一掺杂分布相比以更大的斜率增加，或者其中，第二掺杂分布是指数地渐变的。
14.根据权利要求12所述的方法，其中，漏极区是由第一导电类型的半导体衬底形成的，并且其中，在漂移区中建立渐变的第二掺杂分布包括：
在半导体衬底上生长单个外延层，该单个外延层具有贯穿于其中的一般地线性渐变的第一掺杂分布；以及
使第一导电类型的掺杂剂从半导体衬底向外扩散到邻近的单个外延层中，第一导电类型的向外扩散的掺杂剂达到如从半导体衬底起测量的在单个外延层内的穿透深度，并且该穿透深度小于漂移区的厚度，第一导电类型的向外扩散的掺杂剂将一般地线性渐变的第一掺杂分布转换成在穿透深度上的渐变的第二掺杂分布。
15.根据权利要求14所述的方法，其中，通过在本体区和源极区的形成期间施加的热处理，第一导电类型的掺杂剂从半导体衬底向外扩散到邻近的单个外延层中。
16.根据权利要求14的方法，其中，半导体衬底被掺杂有第一导电类型的第一掺杂剂，并且其中，第一导电类型的掺杂剂从半导体衬底向外扩散到邻近的单个外延层中包括：
在半导体衬底中提供第一导电类型的第二掺杂剂，第二掺杂剂与第一掺杂剂相比具有更快的扩散速率；以及
在提供第二掺杂剂之后并且在生长单个外延层之后施加热处理，该热处理使第一导电类型的第二掺杂剂从半导体衬底向外扩散到邻近的单个外延层中达到穿透深度。
17.根据权利要求12所述的方法，其中，漏极区是由第一导电类型的半导体衬底形成的，并且其中，在漂移区中建立渐变的第二掺杂分布包括：
在半导体衬底上生长第一外延层，第一外延层具有渐变的第二掺杂分布；以及
在第一外延层上生长第二外延层，第二外延层具有一般地线性渐变的第一掺杂分布，
其中，第一外延层比第二外延层薄。
18.根据权利要求12所述的方法，其中，漏极区是由第一导电类型的半导体衬底形成的，并且其中，在漂移区中建立渐变的第二掺杂分布包括：
在半导体衬底上生长第一外延层，第一外延层具有第一恒定掺杂分布；
在第一外延层上生长第二外延层，第二外延层具有第二恒定掺杂分布并且与第一外延层相比具有更低的平均掺杂浓度；
使第一导电类型的掺杂剂从半导体衬底向外扩散到邻近的第一外延层中，第一导电类型的向外扩散的掺杂剂将第一恒定掺杂分布转换成在第一外延层中的渐变的第二掺杂分布；以及
通过在本体区和源极区的形成期间施加的热处理，将第二恒定掺杂分布转换成在第二外延层的漂移区区段中的一般地线性渐变的第一掺杂分布。
19.根据权利要求18所述的方法，其中，通过在本体区和源极区的形成期间施加的热处理，第一导电类型的掺杂剂从半导体衬底向外扩散到邻近的第一外延层中。
20.根据权利要求18所述的方法，其中，半导体衬底被掺杂有第一导电类型的第一掺杂剂，并且其中使第一导电类型的掺杂剂从半导体衬底向外扩散到邻近的第一外延层中包括：
在半导体衬底中提供第一导电类型的第二掺杂剂，第二掺杂剂与第一掺杂剂相比具有更快的扩散速率；以及
在提供第二掺杂剂之后并且在生长第一外延层之后施加热处理，热处理引起第一导电类型的第二掺杂剂从半导体衬底向外扩散到第一外延层中。
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JP7256770B2 (ja) * 2020-03-16 2023-04-12 株式会社東芝 半導体装置
EP4258364A1 (en) * 2022-04-04 2023-10-11 Infineon Technologies AG Wide band gap semiconductor device and manufacturing method

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621121B2 (en) 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
JP4528460B2 (ja) 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US7221011B2 (en) 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
GB0418573D0 (en) * 2004-08-20 2004-09-22 Koninkl Philips Electronics Nv Semiconductor devices and the manufacture thereof
DE102005009000B4 (de) 2005-02-28 2009-04-02 Infineon Technologies Austria Ag Vertikales Halbleiterbauelement vom Grabenstrukturtyp und Herstellungsverfahren
DE102005052734B4 (de) 2005-10-06 2012-02-23 Infineon Technologies Ag Halbleiterstruktur, Verfahren zum Betreiben einer Halbleiterstruktur und Verfahren zum Herstellen einer Halbleiterstruktur
DE102006049043B4 (de) 2006-10-18 2011-03-17 Infineon Technologies Austria Ag Durch Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung
US20140273374A1 (en) 2013-03-15 2014-09-18 Joseph Yedinak Vertical Doping and Capacitive Balancing for Power Semiconductor Devices
EP3142149A1 (en) 2015-09-11 2017-03-15 Nexperia B.V. A semiconductor device and a method of making a semiconductor device
JP6873937B2 (ja) 2018-02-20 2021-05-19 株式会社東芝 半導体装置
DE102018107417B4 (de) 2018-03-28 2024-02-08 Infineon Technologies Austria Ag Nadelzellengraben-MOSFET und Verfahren zur Herstellung desselben
US11158735B2 (en) * 2020-02-05 2021-10-26 Infineon Technologies Austria Ag Charge compensation MOSFET with graded epi profile and methods of manufacturing thereof

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