KR102135687B1 - 파워 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
파워 반도체 장치는, 제1 면과 제2 면을 구비하며, 상기 제2 면에 적어도 하나의 요철부를 갖는 기판; 상기 기판의 상기 제1 면 상에 형성되는 게이트 전극 및 이미터 전극; 상기 적어도 하나의 요철부의 적어도 일부분 상에 형성되는 컬렉터 영역; 및 상기 기판 내부에 형성되는 버퍼층;을 포함한다.
Description
본 발명은 파워 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor, IGBT) 타입의 파워 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 고전력 MOSFET의 고속 스위칭 특성 및 바이폴라 접합 트랜지스터(bipolar junction transistor, BJT)의 대전력 특성을 함께 갖는 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor, IGBT) 타입의 파워 반도체 장치가 연구되고 있다. 이러한 파워 반도체 장치의 전기적 특성을 향상시키기 위하여 필드 스탑 영역을 구비한 파워 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 전기적 특성이 우수한 파워 반도체 소자를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 상기 파워 반도체 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 파워 반도체 소자는, 제1 면과 제2 면을 구비하며, 상기 제2 면에 적어도 하나의 요철부를 갖는 기판; 상기 기판의 상기 제1 면 상에 형성되는 게이트 전극 및 이미터 전극; 상기 적어도 하나의 요철부의 적어도 일부분 상에 형성되는 컬렉터 영역; 및 상기 기판 내부에 형성되는 버퍼층;을 포함한다.
예시적인 실시예들에 있어서, 상기 적어도 하나의 요철부는, 상기 기판의 상기 제2 면으로부터 소정의 깊이만큼 리세스된 오목부를 포함하며, 상기 버퍼층은, 상기 오목부와 수직 방향으로 오버랩되는 제1 영역; 및 상기 오목부와 수직 방향으로 오버랩되지 않는 제2 영역을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼층의 상기 제1 영역의 두께는 상기 버퍼층의 상기 제2 영역의 두께보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼층의 상기 제1 영역의 불순물 농도가 상기 제2 영역의 불순물 농도보다 실질적으로 높을 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼층은, 상기 기판의 상면에 수직한 방향을 따라 상기 제1 영역과 상기 컬렉터 영역 사이의 제1 간격 및 상기 제2 영역과 상기 컬렉터 영역 사이의 제2 간격을 갖고, 상기 제1 간격은 상기 제2 간격보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼층의 적어도 일부분이 상기 컬렉터 영역의 일부분과 접할 수 있다.
예시적인 실시예들에 있어서, 상기 컬렉터 영역은 P형 불순물을 포함하고, 상기 버퍼층은 N형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼층은 상기 기판의 상면에 평행한 면 상에서 연속될 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼층은 상기 기판에 평행한 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 불순물 농도의 증감을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼층은 필드 스탑 영역(field stop region)일 수 있다.
예시적인 실시예들에 있어서, 상기 적어도 하나의 요철부는 상기 기판의 상기 제2 면으로부터 약 1 내지 5 마이크로미터의 깊이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 적어도 하나의 요철부는, 상기 기판의 상면에 평행한 제1 방향을 따라 연장하는 복수의 오목부들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 적어도 하나의 요철부는, 상기 기판의 상면에 평행한 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 이격된 복수의 오목부들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 적어도 하나의 요철부는, 상기 기판의 상면에 평행한 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 이격된 복수의 돌출부들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 내부에 형성되며, 상기 버퍼층 및 상기 게이트 전극 사이에 위치한 드리프트 영역을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 컬렉터 영역은 상기 적어도 하나의 요철부의 전체 표면 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 컬렉터 영역은 상기 적어도 하나의 요철부의 표면 일부분 상에 형성되며, 상기 컬렉터 영역은 상기 적어도 하나의 요철부의 오목면과 오버랩되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 버퍼층은 상기 기판의 상면에 수직한 방향으로 상기 컬렉터 영역과 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 기판은, 상기 제1 면에 인접하게 위치하며, P형 불순물을 포함하는 베이스 영역; 및 상기 베이스 영역 내에 형성되며, N형 불순물을 포함하는 이미터 영역;을 포함하고, 상기 게이트 전극은 상기 이미터 영역에 인접한 상기 베이스 영역의 일부를 전기적으로 제어하며, 상기 이미터 전극은 상기 베이스 영역 및 상기 이미터 영역에 전기적으로 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 상기 기판의 제1 면으로부터 소정의 깊이로 리세스된 트렌치를 포함하며, 상기 게이트 전극은 상기 트렌치 내에 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 파워 반도체 소자의 제조 방법은, 제1 면 및 제2 면을 구비하는 기판의 상기 제2 면을 에칭하여 적어도 하나의 요철부를 형성하는 단계; 상기 기판의 상기 제2 면에 제1 불순물을 이온 주입하여 버퍼층을 형성하는 단계; 및 상기 기판의 상기 제2 면에 제2 불순물을 이온 주입하여 컬렉터 영역을 형성하는 단계를 포함한다.
예시적인 실시예들에 있어서, 상기 버퍼층을 형성하는 단계는, 상기 적어도 하나의 요철부의 오목면에 상기 제1 불순물을 이온 주입하는 단계; 및 상기 기판을 어닐링하여 상기 제1 불순물을 측방 확산시키는 단계;를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판을 어닐링하는 단계는 레이저 어닐링 공정 또는 열 어닐링 공정에 의해 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 적어도 하나의 요철부는 상기 기판의 상기 제2 면으로부터 약 1 내지 5 마이크로미터의 깊이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 적어도 하나의 요철부를 형성하는 단계는, 상기 제2 면에 평행한 제1 방향으로 연장하는 복수 개의 오목부들을 형성하는 단계;를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 적어도 하나의 요철부를 형성하는 단계는, 상기 제2 면에 평행한 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 이격된 복수 개의 오목부들을 형성하는 단계;를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 적어도 하나의 요철부를 형성하는 단계는, 상기 제2 면에 평행한 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 이격된 복수 개의 돌출부들을 형성하는 단계;를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 컬렉터 영역을 형성하는 단계는 상기 적어도 하나의 요철부의 적어도 일부분 상에 컬렉터 영역을 형성하는 단계; 를 포함할 수 있다.
도 1a는 예시적인 실시예들에 따른 파워 반도체 소자를 나타내는 단면도이고, 도 1b는 도 1a의 일부를 나타내는 사시도이다.
도 2a 내지 도 2c는 도 1a 및 도 1b에 도시된 파워 반도체 장치의 버퍼층 및 컬렉터 영역 내의 불순물 농도 프로파일을 나타내는 그래프들이다.
도 3은 예시적인 실시예들에 따른 파워 반도체 장치의 일부를 나타내는 사시도이다.
도 4는 예시적인 실시예들에 따른 파워 반도체 장치의 일부를 나타내는 사시도이다.
도 5는 예시적인 실시예들에 따른 파워 반도체 장치를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 파워 반도체 장치를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 파워 반도체 장치를 나타내는 단면도이다.
도 8a 내지 도 8g는 예시적인 실시예들에 따른 파워 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 2a 내지 도 2c는 도 1a 및 도 1b에 도시된 파워 반도체 장치의 버퍼층 및 컬렉터 영역 내의 불순물 농도 프로파일을 나타내는 그래프들이다.
도 3은 예시적인 실시예들에 따른 파워 반도체 장치의 일부를 나타내는 사시도이다.
도 4는 예시적인 실시예들에 따른 파워 반도체 장치의 일부를 나타내는 사시도이다.
도 5는 예시적인 실시예들에 따른 파워 반도체 장치를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 파워 반도체 장치를 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 파워 반도체 장치를 나타내는 단면도이다.
도 8a 내지 도 8g는 예시적인 실시예들에 따른 파워 반도체 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1a는 예시적인 실시예들에 따른 파워 반도체 소자(100)를 나타내는 단면도이고, 도 1b는 도 1a의 일부를 나타내는 사시도이다. 도 1b에는 도 1a의 1B 부분을 바닥부로부터 바라본 사시도를 도시하였다.
도 1a 및 도 1b를 참조하면, 파워 반도체 소자(100)는 기판(110), 드리프트 영역(120), 베이스 영역(130), 이미터 영역(140), 이미터 전극(150), 게이트 전극(160), 컬렉터 영역(170) 및 버퍼층(180)을 포함할 수 있다.
기판(110)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 카바이드 기판, 갈륨 질화물 기판 또는 다이아몬드 기판 등 와이드 밴드갭(wide bandgap)을 갖는 반도체 기판을 포함할 수 있다. 기판(110)은 제1 면(F1)과 제2 면(F2)을 구비할 수 있다. 기판(110)의 제2 면(F2)에는 적어도 하나의 요철부(uneven portion)(115)가 형성될 수 있다. 적어도 하나의 요철부(115)는 제2 면(F2)으로부터 제1 깊이(D1)를 가지며 리세스된 적어도 하나의 오목부(concave portion)(115a)를 포함할 수 있다. 여기서 적어도 하나의 오목부(115a)는 제2 면(F2)으로부터 리세스된 바닥면을 포함하는 부분을 지칭하도록 사용된다. 예시적인 실시예들에 있어서, 적어도 하나의 오목부(115a)는 기판(110)의 제2 면(F2)에 평행한 일 방향(즉, 도 1b의 y 방향)으로 연장하는 라인 형상을 가질 수 있다. 상기 적어도 하나의 요철부(115)의 제1 깊이(D1)는 파워 반도체 장치(100)의 버퍼층(180)의 형성 깊이에 따라 달라질 수 있다. 예를 들어, 제1 깊이(D1)는 약 1 내지 5 마이크로미터의 범위일 수 있으나, 제1 깊이(D1)가 이에 한정되는 것은 아니다.
기판(110) 내에는 기판의 제1 면(F1)으로부터 소정의 깊이를 갖는 드리프트 영역(drift region)(120)이 제공될 수 있다. 드리프트 영역(120)은 제1 불순물이 도핑된 불순물 영역일 수 있다. 상기 제1 불순물은 예를 들어 인(P), 비소(As), 안티모니(Sb) 등과 같은 N형 불순물일 수 있다. 드리프트 영역(120)은 저농도로 도핑된 불순물 영역일 수 있고, 예를 들어 1E14cm-3 이하의 불순물 농도를 가질 수 있다. 드리프트 영역(120)의 깊이는 파워 반도체 장치(100)에서 요구되는 항복 전압(breakdown voltage)의 값에 따라 적절하게 선택될 수 있다. 예를 들어, 대략 600V의 항복 전압이 요구될 때, 드리프트 영역(120)은 대략 60 마이크로미터 정도의 깊이로 형성될 수 있다. 그러나, 드리프트 영역(120)의 깊이가 이에 한정되는 것은 아니다. 드리프트 영역(120)은 기판(110) 상에 성장된 에피택셜 실리콘층 내에 형성될 수도 있고, 드리프트 영역(120)이 N형 불순물이 도핑된 기판(110) 내부의 일 영역일 수도 있다.
도시되지는 않았지만, 기판(110)의 제1 면(F1)에 수직한 방향(즉 도 1a의 z 방향)을 따라 드리프트 영역(120)의 불순물 농도 프로파일이 달라질 수 있다. 예를 들어, 드리프트 영역(120)이 에피택셜 성장 공정에 의해 형성된 경우에, 상기 불순물 농도 프로파일은 드리프트 영역(120)의 형성 공정에서의 불순물 이온의 종류, 이온 주입 에너지, 확산 시간 등을 조절함에 따라 달라질 수 있다.
베이스 영역(130) 및 이미터 영역(140)은 드리프트 영역(120)의 상부에서, 기판(110)의 제1 면(F1)에 인접하게 형성될 수 있다. 베이스 영역(130)은 제2 불순물이 도핑된 불순물 영역일 수 있다. 상기 제2 불순물은 알루미늄(Al), 붕소(B), 인듐(In), 칼륨(K) 등과 같은 P형 불순물일 수 있다. 베이스 영역(130)은 드리프트 영역(120)과 P-N 접합 영역을 형성할 수 있다. 도시되지는 않았지만, 베이스 영역(130)은 불순물의 도핑 농도에 따라 상측에 형성된 제1 베이스 영역(P++)과 상기 제1 베이스 영역(P++)의 하측에 형성된 제2 베이스 영역(P-)으로 구성될 수 있다. 이때, 제1 베이스 영역(P++)은 1E19cm-3의 불순물 농도를 가질 수 있고, 제2 베이스 영역(P-)은 약 1E17cm-3의 불순물 농도를 가질 수 있다.
이미터 영역(140)은 베이스 영역(130) 내부에서, 기판(110)의 제1 면(F1)에 인접하게 형성될 수 있다. 이미터 영역(140)은 제3 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 상기 제3 불순물은 예를 들어 인(P), 비소(As), 안티모니(Sb) 등과 같은 N형 불순물일 수 있다. 예시적인 실시예들에 있어서, 이미터 영역(140)은 약 1E18 내지 1E20 cm-3의 불순물 농도를 가질 수 있다.
이미터 전극(150)은 베이스 영역(130) 및 이미터 영역(140) 상에 형성될 수 있다. 게이트 전극(160)은 드리프트 영역(120), 베이스 영역(130) 및 이미터 영역(140) 상부에 형성될 수 있고, 게이트 절연막(162)이 게이트 전극(160)과 드리프트 영역(120), 베이스 영역(130) 및 이미터 영역(140) 사이에 개재될 수 있다. 게이트 전극(160)은 전압 인가를 통해 드리프트 영역(120)과 이미터 영역(140) 사이에 존재하는 베이스 영역(130) 부분에 채널을 형성할 수 있다.
도시되지는 않았지만, 이미터 전극(150) 및 게이트 전극(160) 등을 덮는 절연층 또는 패시베이션층이 더 형성될 수 있다.
컬렉터 영역(170)은 기판(110)의 제2 면(F2)에 형성된 적어도 하나의 요철부(115)를 따라 소정의 깊이를 갖도록 형성될 수 있다. 컬렉터 영역(170)은 제4 불순물이 도핑된 불순물 영역일 수 있다. 상기 제4 불순물은 알루미늄(Al), 붕소(B), 인듐(In), 칼륨(K) 등과 같은 P형 불순물일 수 있다. 컬렉터 영역(170)의 불순물 도핑 농도는 예를 들어 1E17 내지 1E19 cm-3일 수 있다. 컬렉터 영역(170)은 예를 들어, 1 마이크로미터 이하의 두께로 형성될 수 있다.
도 1b에는 컬렉터 영역(170)이 적어도 하나의 오목부(115a)의 내벽 및 제2 면(F2)을 따라 컨포말하게 형성된 것이 도시되었다. 예시적인 실시예들에 있어서, 적어도 하나의 오목부(115a)의 측벽이 소정의 기울기를 갖도록 기울어질 수 있고, 컬렉터 영역(170)은 적어도 하나의 오목부(115a)의 측벽 상에 얇은 두께로 형성될 수 있다.
버퍼층(180)은 드리프트 영역(120)과 컬렉터 영역(170) 사이에 형성될 수 있다. 버퍼층은 제5 불순물이 도핑된 불순물 영역일 수 있다. 상기 제5 불순물은 예를 들어 인(P), 비소(As), 안티모니(Sb) 등과 같은 N형 불순물일 수 있다. 또한, 상기 제5 불순물은 셀레늄(Se), 황(S), 티타늄(Ti), 비스무스(Bi) 등과 같은 N형 불순물일 수 있다. 버퍼층(180)은 P형 불순물을 포함하는 컬렉터 영역(170)에서 정공이 드리프트 영역(120)으로 넘어가는 것을 방지하는 배리어 역할을 할 수 있다. 버퍼층(180)은 필드 스탑 영역(field stop region)을 형성할 정도의 불순물 농도, 즉 드리프트 영역(120) 반대쪽의 기판(110) 표면에 형성되는 컬렉터 영역(170)으로 공핍 영역(depletion region)이 확장되는 것을 막기에 충분한 농도의 N형 불순물이 도핑될 수 있다. 예를 들어, 버퍼층(180)에 포함된 불순물 농도는 예를 들어 1E17 내지 1E19 cm-3일 수 있다.
예시적인 실시예들에 있어서, 버퍼층(180)은 기판(110)의 제2 면(F2)에 평행한 제1 방향 및 제2 방향(도 1b의 x 및 y 방향)으로 연장하도록 형성될 수 있다. 버퍼층(180)은 적어도 하나의 오목부(115a)와 수직 방향으로 오버랩되는 제1 영역(180a) 및 상기 적어도 하나의 오목부(115a)와 수직 방향으로 오버랩되지 않는 제2 영역(180b)을 포함할 수 있다. 여기서 수직 방향으로 오버랩된다는 것은 x-y 평면에서의 위치가 동일한 것을 의미하도록 이해될 수 있다. 이때, 버퍼층(180)의 제1 영역(180a)에 도핑된 불순물의 도핑 농도는 상기 제2 영역(180b)에 도핑된 불순물의 도핑 농도보다 높을 수 있다. 예시적인 실시예들에 있어서, 버퍼층(180)의 제1 영역(180a)의 수직 방향에 따른 두께는 버퍼층(180)의 제2 영역(180b)의 수직 방향에 따른 두께보다 크게 형성될 수 있다.
예시적인 실시예들에 있어서, 버퍼층(180)의 제1 영역(180a)과 컬렉터 영역(170) 사이의 수직 방향(즉, 도 1b의 z 방향)에 따른 제1 간격은, 버퍼층(180)의 제2 영역(180b)과 컬렉터 영역(170) 사이의 수직 방향에 따른 제2 간격보다 작을 수 있다. 상기 제1 간격은 0 내지 5 마이크로미터의 범위를 가질 수 있다. 한편, 상기 제1 간격 및 상기 제2 간격은 버퍼층(180)의 최하부로부터 컬렉터 영역(170)의 최상부까지의 거리를 의미한다. 즉, 도 1a에 도시된 것과 같이, 버퍼층(180)의 제1 영역(180a)이 컬렉터 영역(170)과 접촉하거나 매우 인접하게 형성되는 경우, 상기 제1 간격이 0 마이크로미터일 수 있다. 이와는 달리, 버퍼층(180)의 제1 영역(180a)이 컬렉터 영역(170)과 소정의 거리만큼 이격되어 형성될 수 있으며, 이때 상기 제1 간격은 5 마이크로미터 이하일 수 있다.
예시적인 실시예들에 있어서, 버퍼층(180)은 적어도 하나의 오목부(115a) 내에 상기 불순물을 이온 주입하고, 어닐링에 의해 측방 확산시키는 방법에 의해 구현될 수 있다. 따라서, 적어도 하나의 오목부(115a)의 제1 깊이(D1)를 조절함에 의해 버퍼층(180)의 위치(즉, 기판(110)의 제2 면(F2)으로부터 버퍼층(180)까지의 거리)를 용이하게 조절할 수 있다. 또한 이온 주입 방법에 의해 버퍼층(180)을 형성함에 따라 버퍼층(180)의 불순물 도핑 농도를 용이하게 조절할 수 있다. 또한, 버퍼층(180)의 제2 영역(180b)은 상대적으로 낮은 N형 불순물 농도를 가짐에 따라, 컬렉터 영역(170)으로부터 정공을 공급하는 정공 소스 영역으로 작용할 수 있다. 한편, 버퍼층(180)의 도핑 농도 프로파일은 이후에 도 2a 내지 도 2c를 참조로 상세히 설명하도록 한다. 버퍼층(180)의 깊이 조절에 따른 위치 및 도핑 농도 프로파일을 조절할 수 있음에 따라 제품의 스위칭, 항복전압 및 전기적 특성을 조절할 수 있다.
기판(110)의 제2 면(F2) 상에 컬렉터 전극(190)이 형성될 수 있다. 컬렉터 전극(190)은 요철부(115)의 프로파일을 따라 컨포말하게 형성될 수 있고, 컬렉터 전극(190)은 컬렉터 영역(170)을 커버하도록 형성될 수 있다. 컬렉터 전극(190)은 컬렉터 영역(170)에 전류를 제공해줄 수 있다.
이하에서는, 파워 반도체 장치(100)의 동작 방법에 대하여 간략히 설명한다.
게이트 전극(160)에 양의 전압을 인가할 때, N형 이미터 영역(140) 및 N형 드리프트 영역(120) 사이에 위치한 P형 베이스 영역(130)의 게이트 전극에 인접한 부분이 N형으로 반전(inversion)되어 채널이 형성되고, 전자가 N형 이미터 영역(140)으로부터 N형 드리프트 영역(120)으로 주입될 수 있다. 이에 따라 파워 반도체 장치(100)에 순방향 전류가 흐를 수 있다. 게이트 전극(160)에 임계 전압(Vth) 이상의 게이트 전압을 인가한 상태에서, P형 컬렉터 영역(170)과 N형 버퍼층(180)의 P-N 접합이 순방향 바이어스될 수 있는 전압 이상의 컬렉터 전압을 컬렉터 전극(190)에 인가하는 경우, 컬렉터 전극(190)으로부터 P형 컬렉터 영역(170)을 사이에 두고 정공이 N형 드리프트 영역(120)으로 주입될 수 있고, 이에 따라 전도도 변조가 발생하여 드리프트 영역(120)의 저항값이 감소할 수 있다.
게이트 전극(160)에 음의 전압을 인가할 때, 이미터 전극(150)과 컬렉터 전극(190)에 소정의 전압(이미터 전압 < 컬렉터 전압)을 인가하면, P형 베이스 영역(130)으로부터 N형 드리프트 영역(120)으로 공핍 영역이 확산될 수 있다. 이에 따라 파워 반도체 장치(100)는 높은 전계를 유지할 수 있다.
본 발명에 따른 파워 반도체 장치(100)는 적어도 하나의 오목부(115a)로 이온을 주입하고 측방 확산시키는 방식으로 버퍼층(180)을 형성함으로써, 버퍼층(180)의 위치, 두께 및/또는 불순물 농도를 정밀하게 조절할 수 있다. 버퍼층(180)의 위치, 두께 및/또는 도핑 농도를 정확하게 조절하여, 파워 반도체 장치(100)의 항복 전압을 향상시키고, 전도 손실(conduction loss) 및 스위칭 손실(switching loss)을 감소시킬 수 있다. 따라서, 파워 반도체 장치(100)는 전기적 특성이 우수할 수 있다.
도 2a 내지 도 2c는 도 1a 및 도 1b에 도시된 파워 반도체 장치(100)의 버퍼층(180) 및 컬렉터 영역(170) 내의 불순물 농도 프로파일을 나타내는 그래프들이다.
특히, 도 2a에는 버퍼층(180)의 제1 영역(180a)에서의 수직 방향에 따른 불순물 농도 프로파일이 도시되고, 도 2b에는 버퍼층(180)의 제2 영역(180b)에서의 수직 방향에 따른 불순물 농도 프로파일이 도시되며, 도 2c에는 버퍼층(180)의 수평 방향에 따른 불순물 농도 프로파일이 도시된다. 한편, 도 2a 내지 도 2c를 참조로 설명한 불순물 농도 프로파일은 시뮬레이션 테스트에 의한 그래프들을 나타낸 것으로서, 도 2a 내지 도 2c에 도시된 상대적인 거리 및 도핑 농도는 예시적인 것일 뿐이며 불순물의 도핑 농도 및 거리 등이 이에 한정되는 것은 아니다.
도 2a를 참조하면, 버퍼층(180)의 제1 영역(180a), 즉, 오목부(115a)와 수직 방향으로 오버랩되는 버퍼층(180) 부분에는 N형 불순물이 약 1E17 내지 1E19 cm-3의 농도로 포함될 수 있다. 버퍼층(180)은 도 2a의 A-A' 선을 따라 제1 영역(180a)의 전체 영역에 걸쳐 상대적으로 균일한 N형 불순물의 농도 프로파일을 가질 수 있다. 또한, 버퍼층(180)은 최대 4E18 cm-3인 고농도로 도핑된 N형 불순물 프로파일을 가질 수 있다. 제1 영역(180a) 하부에 형성된 컬렉터 영역(170) 부분은 P형 불순물이 도핑될 수 있고, 상기 P형 불순물의 농도는 약 1E17 내지 1E19 cm-3의 범위를 가질 수 있다.
버퍼층(180)의 제1 영역(180a)과 컬렉터 영역(170) 사이의 수직 방향에 따른 제1 간격은 버퍼층(180)의 제2 영역(180b)과 컬렉터 영역(170) 사이의 수직 방향에 따른 제2 간격보다 작을 수 있다. 도 2a에는 상기 제1 간격이 상대적으로 작게 형성되더라도, N형 불순물을 포함하는 버퍼층(180)과 P형 불순물을 포함하는 컬렉터 영역(170) 사이의 P-N 접합 영역이 충분히 형성될 수 있음을 확인할 수 있다.
도 2b를 참조하면, 버퍼층(180)의 제2 영역(180a), 즉 오목부(115a)와 수직 방향으로 오버랩되지 않는 버퍼층(180) 부분에는 N형 불순물이 약 1E17 내지 1E19 cm-3의 농도로 포함될 수 있다. 또한, 제2 영역(180b) 하부에 형성된 컬렉터 영역(170) 부분에는 P형 불순물이 도핑될 수 있고, 상기 P형 불순물의 농도는 약 1E17 내지 1E19 cm-3의 범위를 가질 수 있다.
한편, 제2 영역(180b) 및 컬렉터 영역(170) 사이의 상기 제2 간격은 제1 영역(180a) 및 컬렉터 영역(170) 사이의 상기 제1 간격보다 크게 형성될 수 있다. 상기 제2 간격은 기판(110)의 제2 면(F2)으로부터 버퍼층(180)까지의 깊이에 대응될 수 있다. 예를 들어, 파워 반도체 장치(100)의 항복 전압, 컬렉터 영역(170)의 두께 또는 불순물 농도, 버퍼층(180)의 두께 또는 불순물 농도에 따라 기판(110)의 제2 면(F2)으로부터 버퍼층(180)까지의 깊이가 달라질 수 있다.
도 2a와 비교할 때, 도 2b의 B-B' 선을 따라 도시된 버퍼층(180)의 제2 영역(180b)과 컬렉터 영역(170) 사이의 기판(110) 부분은 제2 영역(180b)의 N형 불순물 농도보다 낮은 N형 불순물 농도를 가질 수 있다. 한편, 제2 영역(180b)과 컬렉터 영역(170) 사이의 기판(110) 부분은 드리프트 영역(120) 내로 정공을 제공할 수 있는 정공 공급 패스로 작용할 수 있고, 이에 따라 파워 반도체 장치(100)의 정공 이동도가 증가할 수 있고, 소자 턴온 시 저항값이 감소할 수 있다.
도 2c를 참조하면, 버퍼층(180)의 전체 영역 내에 N형 불순물이 도핑될 수 있다. 제1 영역(180a)은 제2 영역(180b)의 불순물 도핑 농도보다 큰 불순물 농도를 가질 수 있다. 도 2c에는 복수 개의 오목부들(115a)이 일 방향을 따라 이격되어 형성되며, 버퍼층(180)은 상기 복수 개의 오목부들(115a)이 이격된 방향을 따라 불순물 도핑 농도의 반복적인 증감을 보여준다. 한편, 본 발명에 따른 파워 반도체 장치(100)에서 제1 영역(180a)에 주입된 N형 불순물이 어닐링에 의해 제2 영역(180b)으로 측방 확산될 수 있으므로, 제2 영역(180b)의 불순물 농도가 제1 영역(180a)의 불순물 농도보다 실질적으로 작을 수 있다. 그러나, 제2 영역(180b)은 버퍼층으로 작용하기에 충분한 불순물 농도를 가질 수 있다.
도 3은 예시적인 실시예들에 따른 파워 반도체 장치(100a)의 일부를 나타내는 사시도이다. 상기 파워 반도체 장치(100a)는 적어도 하나의 요철부(115)의 형상을 제외하면, 도 1a 및 도 1b를 참조로 설명한 파워 반도체 장치(100)와 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 3을 참조하면, 적어도 하나의 요철부(115)는 기판(110)의 제2 면(F2)으로부터 제2 깊이(D2)를 가지며, 기판(110)의 제2 면(F2)에 평행한 제1 방향 및 제2 방향(도 3의 x 및 y 방향)으로 각각 이격된 복수 개의 오목부들(115b)을 포함할 수 있다.
예시적인 실시예들에 있어서, 오목부들(115b)의 수평 단면은 원형, 사각형, 다각형 또는 타원형일 수 있다. 그러나, 오목부들(115b)의 수평 단면이 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 오목부들(115b)의 각각의 폭 및 인접한 오목부들(115b) 사이의 이격 간격은 약 1 내지 약 10 마이크로미터의 범위일 수 있으나 오목부들(115b)의 폭 및 이격 간격이 이에 한정되는 것은 아니다. 특히, 오목부들(115b)을 통해 이온 주입된 불순물이 측방 확산되어 x 방향 및 y 방향으로 연장하는 버퍼층(180)을 형성할 수 있으므로, 버퍼층(180)에 포함되는 최소 불순물 농도를 고려하여 오목부들(115b)의 상기 폭 및 이격 간격이 적절한 값으로 선택될 수 있다.
예시적인 실시예들에 있어서, 오목부들(115b)의 제2 깊이(D2)는 약 1 내지 5 마이크로미터의 범위를 가질 수 있으나, 오목부들(115b)의 제2 깊이(D2)가 이에 한정되는 것은 아니다. 오목부들(115b)의 제2 깊이(D2)는 버퍼층(180)의 형성 위치를 고려하여 선택될 수 있다.
도 4는 예시적인 실시예들에 따른 파워 반도체 장치(100b)의 일부를 나타내는 사시도이다. 상기 파워 반도체 장치(100a)는 적어도 하나의 요철부(115)의 형상을 제외하면, 도 1a 및 도 1b를 참조로 설명한 파워 반도체 장치(100)와 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 4를 참조하면, 적어도 하나의 요철부(115)는 기판(110)의 제2 면(F2)으로부터 제1 높이(D3)를 가지며, 기판(110)의 제2 면(F2)에 평행한 제1 방향 및 제2 방향(도 4의 x 및 y 방향)으로 이격된 복수 개의 돌출부들(115c)일 수 있다.
예시적인 실시예들에 있어서, 돌출부들(115c)의 수평 단면은 원형, 사각형, 다각형 또는 타원형일 수 있다. 그러나, 돌출부들(115c)의 수평 단면이 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 돌출부들(115c) 각각의 폭 및 인접한 돌출부들(115c) 사이의 이격 간격은 약 1 내지 약 10 마이크로미터의 범위일 수 있으나 돌출부들(115c)의 폭 및 이격 간격이 이에 한정되는 것은 아니다. 특히, 돌출부들(115c)과 수직 방향으로 오버랩되지 않는 기판(110) 부분, 즉, 기판(110)의 제2 면(F2)을 통해 이온 주입된 불순물이 측방 확산되어 x 방향 및 y 방향으로 연장하는 버퍼층(180)을 형성할 수 있으므로, 버퍼층(180)에 포함되는 최소 불순물 농도를 고려하여 돌출부들(115c)의 상기 폭 및 이격 간격이 적절한 값으로 선택될 수 있다.
예시적인 실시예들에 있어서, 돌출부들(115c)의 제1 높이(D3)는 약 1 내지 5 마이크로미터의 범위를 가질 수 있으나, 돌출부들(115c)의 제1 높이(D3)가 이에 한정되는 것은 아니다. 돌출부들(115c)의 제1 높이(D3)는 버퍼층(180)의 형성 위치를 고려하여 선택될 수 있다.
버퍼층(180)은 돌출부들(115c)과 수직 방향으로 오버랩되는 제1 영역(180a) 및 돌출부들(115c)과 수직 방향으로 오버랩되지 않는 제2 영역(180b)을 포함할 수 있다. 버퍼층(180)의 제1 영역(180a)의 불순물 도핑 농도는 제2 영역(180b)의 도핑 농도보다 실질적으로 작을 수 있다. 또한, 제1 영역(180a)과 컬렉터 영역(170) 사이의 수직 거리는 제2 영역(180b)과 컬렉터 영역(170) 사이의 수직 거리보다 클 수 있다.
도 5는 예시적인 실시예들에 따른 파워 반도체 장치(100c)를 나타내는 단면도이다. 상기 파워 반도체 장치(100c)는 컬렉터 영역(170a)의 구조를 제외하면 도 1a 및 도 1b를 참조로 설명한 파워 반도체 장치(100)와 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 5를 참조하면, 기판(110)의 제2 면(F2)에 적어도 하나의 요철부(115)가 형성될 수 있다. 예를 들어, 적어도 하나의 요철부(115)는 기판(110)의 제2 면(F2)으로부터 제3 깊이(D4)만큼 리세스된 적어도 하나의 오목부(115a)를 포함할 수 있다.
컬렉터 영역(170a)은 기판(110)의 제2 면(F2)으로부터 소정의 깊이를 갖도록 형성될 수 있고, 적어도 하나의 오목부(115a) 상에는 컬렉터 영역(170a)이 형성되지 않을 수 있다. 이에 따라, 버퍼층(180)의 제1 영역(180a) 하부에는 컬렉터 영역(170a)이 형성되지 않으며, 버퍼층(180)의 제2 영역(180b) 하부에는 컬렉터 영역(170a)이 형성될 수 있다.
컬렉터 전극(190)은 기판(110)의 제2 면(F2) 상에 적어도 하나의 요철부(115)를 따라 컨포말하게 형성될 수 있다. 적어도 하나의 오목부(115a) 상의 컬렉터 전극(190)은 버퍼층(180)의 제1 영역(180a) 부분과 인접하게 형성될 수 있다.
도 6은 예시적인 실시예들에 따른 파워 반도체 장치(100d)를 나타내는 단면도이다. 상기 파워 반도체 장치(100d)는 버퍼층(180)의 위치를 제외하면 도 1a 및 도 1b를 참조로 설명한 파워 반도체 장치(100)와 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 6을 참조하면, 버퍼층(180)은 기판(110)의 제2 면(F2)에 수직한 방향을 따라 컬렉터 영역(170)으로부터 이격될 수 있다. 버퍼층(180)은 적어도 하나의 오목부(115a)와 수직 방향으로 오버랩되는 제1 영역(180a) 및 상기 적어도 하나의 오목부(115a)와 수직 방향으로 오버랩되지 않는 제2 영역(180b)을 포함할 수 있다. 또한, 예시적인 실시예들에 있어서, 버퍼층(180)의 제1 영역(180a)과 컬렉터 영역(170) 사이의 수직 방향에 따른 제1 간격(S1)은, 버퍼층(180)의 제2 영역(180b)과 컬렉터 영역(170) 사이의 수직 방향에 따른 제2 간격(S2)보다 작을 수 있다. 상기 제1 간격(S1)은 0보다 큰 값을 가질 수 있고, 이에 따라 버퍼층(180)이 컬렉터 영역(170)의 최상부와 접하지 않으며, 수직 방향을 따라 컬렉터 영역(170)과 이격될 수 있다. 예를 들어, 상기 제1 간격(S1)은 5 마이크로미터 이하일 수 있으나, 제1 간격(S1)이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 버퍼층(180)은 적어도 하나의 오목부(115a) 내에 상기 불순물을 이온 주입하고, 어닐링에 의해 측방 확산시키는 방법에 의해 구현될 수 있다. 이때, 불순물 이온 주입 공정의 에너지 및 도즈를 조절함에 의해 버퍼층(180)과 컬렉터 영역(170) 사이의 제1 간격(S1)을 조절할 수 있다. 특히, 버퍼층(180)의 깊이 조절에 따른 위치 및 도핑 농도 프로파일을 조절할 수 있음에 따라 제품의 스위칭, 항복전압 및 전기적 특성을 조절할 수 있다.
예시적인 실시예들에 있어서, 버퍼층(180)의 제1 영역(180a)의 수직 방향에 따른 제1 두께(T1)는 버퍼층(180)의 제2 영역(180b)의 수직 방향에 따른 제2 두께(T2)보다 크게 형성될 수 있다.
도 7은 예시적인 실시예들에 따른 파워 반도체 장치(100e)를 나타내는 단면도이다. 상기 파워 반도체 장치(100e)는 트렌치 게이트형 파워 반도체 장치일 수 있고, 게이트 전극(160a)의 구조를 제외하면 도 1a 및 도 1b를 참조로 설명한 파워 반도체 장치(100)와 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 7을 참조하면, 기판(110)의 제1 면(F1)으로부터 소정의 깊이를 갖는 트렌치(192)가 형성될 수 있다. 트렌치(192) 내에 게이트 절연막(162a)이 컨포말하게 형성될 수 있고, 게이트 절연막(162a) 상에 트렌치(192)를 매립하는 게이트 전극(160a)이 형성될 수 있다.
예시적인 실시예들에 있어서, 트렌치(192)의 바닥부는 라운드진 형상을 가지며, 트렌치(192)를 매립하는 게이트 전극(162a)의 바닥부 또한 라운드진 형상을 가질 수 있다. 이에 따라 게이트 전극(162a)의 에지 부분에서 발생할 수 있는 전계(electric field) 집중에 의한 게이트 절연막(162)의 파괴(breakdown)를 방지할 수 있다.
예시적인 실시예들에 있어서, 트렌치(192)의 바닥부는 드리프트 영역(120)의 최상면보다 낮은 레벨 상에 형성될 수 있다. 이에 따라, 베이스 영역(130)의 바닥면이 트렌치(192)의 바닥부보다 높은 레벨 상에 형성될 수 있다.
도 8a 내지 도 8g는 예시적인 실시예들에 따른 파워 반도체 장치의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 도 1a 및 도 1b를 참조로 설명한 파워 반도체 장치(100)의 제조 방법일 수 있다.
도 8a를 참조하면, 제1 면(F1)과 제2 면(F2)을 구비하는 기판(110)이 제공된다.
예시적인 실시예들에 있어서, 기판(110)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 카바이드 기판, 갈륨 질화물 기판, 또는 다이아몬드 기판 등 와이드 밴드갭(wide bandgap)을 갖는 반도체 기판일 수 있다. 예시적인 실시예들에 있어서, 기판(110)은 플롯존(float zone, FZ) 방법에 의해 제조된 기판이거나, 초크랄스키(Czochralski, CZ) 방법에 의해 제조된 기판일 수도 있고, 템플릿 기판(도시되지 않음) 상에 에피택셜 공정에 의해 성장된 에피택셜 기판일 수도 있다.
예시적인 실시예들에 있어서, 기판(110)에는 인(P), 비소(As), 안티모니(Sb) 등과 같은 N형 불순물이 소정의 농도로 도핑되어 있을 수 있고, 예를 들어 기판(110)은 1E14cm-3 이하의 N형 불순물 농도를 가질 수 있다. 예를 들어, 기판(110)이 CZ 기판 또는 플롯존 기판인 경우에 기판(110) 전체에 일정한 농도의 N형 불순물이 포함되어 있을 수 있다. 이와는 달리, 기판(110)이 에피택셜 기판인 경우에, 기판(110)을 에피택셜 공정에 의해 형성시키는 과정에서 N형 불순물을 인시츄 도핑할 수 있다. 이러한 경우에, 상기 N형 불순물은 기판(110)의 전체 높이를 따라 일정한 농도로 도핑될 수도 있고, 기판(110)의 높이에 따라 특정한 농도 프로파일을 갖도록 도핑될 수도 있다.
기판(110)의 제1 면(F1)으로부터 P형 불순물을 이온 주입함으로써 기판(110)의 일정 영역에 제1 면(F1)으로부터 소정의 깊이를 갖는 베이스 영역(130)을 형성할 수 있다.
베이스 영역(130)을 형성하기 위한 예시적인 공정에서, 기판(110)의 제1 면(F1) 상에 제1 마스크(도시되지 않음)을 형성한 후, 상기 제1 마스크를 이온 주입 마스크로 사용하여 기판(110) 내부에 상기 P형 불순물을 소정의 깊이까지 주입할 수 있다. 상기 P형 불순물은 알루미늄(Al), 붕소(B), 인듐(In), 칼륨(K)을 포함할 수 있고, 상기 P형 불순물의 도핑 농도는 약 1E16cm-3 내지 약 1E19 cm-3 일 수 있다.
도시되지는 않았지만, 베이스 영역(130) 내부에 도핑되는 P형 불순물 농도를 달리하여, 상측에 형성된 제1 베이스 영역(P++)과 상기 제1 베이스 영역(P++)의 하측에 형성된 제2 베이스 영역(P-)을 형성할 수도 있다. 이때, 제1 베이스 영역(P++)은 약 1E19cm-3의 불순물 농도를 가질 수 있고, 제2 베이스 영역(P-)은 약 1E17cm-3의 불순물 농도를 가질 수 있다.
한편, 베이스 영역(130) 하부의 기판(110) 부분은 드리프트 영역(120)으로 정의할 수 있다. 이에 따라, 기판(110) 내부에 도핑되는 상기 N형 불순물의 농도는 기판(110) 내부에 형성되는 드리프트 영역(120)의 불순물 농도일 수 있다.
베이스 영역(130)의 일부분을 노출하는 제2 마스크(도시되지 않음)을 형성한 후, 상기 제2 마스크를 이온 주입 마스크로 사용하여 베이스 영역(130) 내부에 N형 불순물을 소정의 깊이까지 주입함으로써 이미터 영역(140)을 형성할 수 있다. 이때, 이미터 영역(140)의 깊이(즉, 기판(110)의 제1 면(F1)으로부터 이미터 영역(140) 바닥면까지의 거리)는 베이스 영역(130)의 깊이보다 작을 수 있다. 또한, 이미터 영역(140)의 바닥면 전체는 베이스 영역(130) 내부에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 N형 불순물은 인(P), 비소(As), 안티모니(Sb) 등을 포함할 수 있고, 상기 N형 불순물의 도핑 농도는 약 1E18 내지 1E20 cm-3의 범위일 수 있다.
도 8b를 참조하면, 기판(110)의 제1 면(F1) 상에 이미터 영역(140), 베이스 영역(130) 및 드리프트 영역(120)과 오버랩되도록 게이트 절연막(162) 및 게이트 전극(160)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 게이트 절연막(162)은 실리콘 산화물, 실리콘 질화물, 고유전물질 등을 사용하여 화학 기상 증착(chemical vapor deposition, CVD) 공정, 물리 기상 증착(physical vapor deposition, PVD) 공정 등에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극(160)은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 형성될 수 있다. 도시되지는 않았지만, 필요에 따라 게이트 전극(160)은 오믹 콘택(ohmic contact) 층을 더 포함하도록 형성될 수도 있다.
이후, 기판(110)의 제1 면(F1) 상에 이미터 전극(150)을 형성할 수 있다. 이미터 전극(150)은 게이트 전극(160)과 이격되고, 이미터 영역(140) 및 베이스 영역(130)과 오버랩되도록 형성될 수 있다. 이에 따라, 이미터 영역(140)의 일부분 상에 게이트 전극(160)이 배치되고, 이미터 영역(140)의 일부분 상에 게이트 전극(160)과 전기적으로 연결되지 않는 이미터 전극(150)이 배치될 수 있다.
한편, 도 8a 및 도 8b를 참조로 설명한 것과는 달리, 기판(110)의 제1 면(F1) 상에 게이트 전극(160)을 형성한 후, 게이트 전극(160)을 이온 주입 마스크로 사용하여 기판(110) 내에 P형 불순물을 주입함으로써 베이스 영역(130)을 형성할 수 있다. 이후, 기판(110)의 제1 면(F1) 상에 이미터 전극(150)을 형성한 후, 이미터 전극(150) 및 게이트 전극(160)을 이온 주입 마스크로 사용하여 베이스 영역(130) 내에 N형 불순물을 주입함으로써 이미터 영역(140)을 형성할 수도 있다. 선택적으로, 각각의 불순물 주입 공정 이후에 열처리가 더 수행될 수도 있다. 이러한 경우에, 베이스 영역(130)과 이미터 영역(140)이 자기 정렬(self-align) 방식으로 형성되어 게이트 전극(160)과 베이스 영역(130) 사이, 게이트 전극(160)과 이미터 영역(140) 사이, 및/또는 이미터 전극(150)과 이미터 영역(140) 사이의 정렬 불량(misalignment)이 방지될 수 있다.
도 8c를 참조하면, 기판(110)의 제2 면(F2) 상에 제3 마스크(M1)가 형성될 수 있다. 제3 마스크(M1)는 포토레지스트 마스크 또는 하드 마스크일 수 있다. 제3 마스크(M1)는 적어도 하나의 개구(M1a)를 포함할 수 있다. 한편, 적어도 하나의 개구(M1a)는 후속 공정에서 형성될 요철부(도 8d의 115)의 형상에 대응되는 형상으로 형성될 수 있다. 예를 들어, 요철부(115)가 도 1a에서 도시된 것과 같이 라인 형상의 오목부(도 1a의 115a)를 포함하는 경우, 적어도 하나의 개구(M1a)는 기판(110)의 제2 면(F2)에 평행한 제1 방향으로 연장되는 라인 형상으로 형성될 수 있다. 이와는 달리, 요철부(115)가 도 3에 도시된 것과 같이 제1 방향 및 제2 방향으로 이격된 복수 개의 오목부들(도 3의 115b)을 포함하는 경우, 적어도 하나의 개구(M1a)는 기판(110)의 상기 제1 방향 및 상기 제2 방향으로 이격된 복수 개의 개구들(M1a)일 수 있다. 또한, 요철부(115)가 도 4에 도시된 것과 같이 복수 개의 돌출부들(도 4의 115c)을 포함하는 경우, 제3 마스크(M1)는 돌출부들(115c)의 형성 위치에 대응되는 복수 개의 아일랜드들(도시되지 않음)을 포함하도록 형성되며, 개구(M1a)는 상기 복수 개의 아일랜드들 사이의 공간으로 정의될 수 있다.
도 8d를 참조하면, 제3 마스크(M1)를 식각 마스크로 사용하여 기판(110)의 제2 면(F2)을 식각함으로써 기판(110)의 제2 면(F2)으로부터 제1 깊이(D1)를 갖는 적어도 하나의 요철부(115)를 형성할 수 있다.
예시적인 실시예들에 있어서, 적어도 하나의 요철부(115)는 제1 방향으로 연장하는 라인 형상을 갖는 적어도 하나의 오목부(115a)일 수 있다. 또한, 도 8d에 도시된 것과 같이, 적어도 하나의 요철부(115)는 상기 식각 공정에 의해 소정의 기울기를 갖는 측벽을 갖도록 형성될 수도 있으나, 이와는 달리, 적어도 하나의 요철부(115)는 기판(110)의 제2 면(F2)에 수직한 측벽을 가질 수도 있다.
예시적인 실시예들에 있어서, 적어도 하나의 오목부(115a)는 약 1 내지 5 마이크로미터의 제1 깊이(D1)를 가질 수 있으나, 제1 깊이(D1)가 이에 한정되는 것은 아니다. 제1 깊이(D1)는 후속 공정에서 형성될 버퍼층(도 8f의 180)의 두께, 버퍼층(180)의 형성 위치, 버퍼층(180)에 주입될 불순물 농도, 컬렉터 영역(도 8g의 170)의 두께 및 컬렉터 영역(170)에 주입될 불순물 농도 등에 따라 달라질 수 있다.
도 8e를 참조하면, 적어도 하나의 오목부(115a) 내부에 N형 불순물을 주입하여 예비 버퍼층(180p)을 형성할 수 있다. 제3 마스크(M1)에 의해 커버된 기판(110)의 제2 면(F2) 내부에는 상기 N형 불순물이 주입되지 않음에 따라, 예비 버퍼층(180p)은 적어도 하나의 오목부(115a) 상부, 즉 적어도 하나의 오목부(115a)와 수직 방향으로 오버랩되는 기판(110) 부분에만 형성될 수 있다.
예비 버퍼층(180p)의 불순물 도핑 농도는 약 1E17 내지 1E19 cm-3일 수 있다. 상기 N형 불순물은 인(P), 비소(As), 안티모니(Sb) 등을 포함할 수 있다. 또한, 상기 N형 불순물은 셀레늄(Se), 황(S), 티타늄(Ti), 비스무스(Bi) 등일 수도 있다.
도 8f를 참조하면, 제3 마스크(도 8e의 M1)를 제거할 수 있다.
이후, 기판(110)을 어닐링하여 예비 버퍼층(도 8e의 180p)을 확산시킬 수 있고, 이에 따라 측방으로 연결되어 버퍼층(180)이 형성될 수 있다.
상기 어닐링 공정은 레이저 어닐링 공정 또는 열 어닐링 공정일 수 있다.
상기 어닐링 공정에 의하여 예비 버퍼층(180p)은 측방향 및 수직 방향으로 확산될 수 있다. 상기 어닐링 공정에 의해 버퍼층(180)은 인접한 오목부(115a) 상에 형성된 부분들끼리 서로 연결될 수 있고, 버퍼층(180)은 기판(110)의 전체 면적 상에 걸쳐 형성될 수 있다. 이때, 버퍼층(180)은 오목부(115a)와 수직 방향으로 오버랩되는 제1 영역(180a) 및 오목부(115b)와 수직 방향으로 오버랩되지 않는 제2 영역(180b)을 포함하도록 정의될 수 있고, 제1 영역(180a)의 수직 방향에 따른 폭이 제2 영역(180b)의 수직 방향에 따른 폭보다 크게 형성될 수 있다. 버퍼층(180)에 형성되는 불순물 농도는 도 2c를 참조로 설명한 것과 같이 복수 개의 오목부들(115a)이 이격된 방향을 따라 증감이 있을 수 있다.
도 8g를 참조하면, 기판(110)의 제2 면(F2) 및 오목부(115a)의 내벽 상에 P형 불순물을 주입하여 컬렉터 영역(170)을 형성할 수 있다. 컬렉터 영역(170)은 적어도 하나의 요철부(115)의 프로파일을 따라 컨포말하게 소정의 두께로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 P형 불순물은 알루미늄(Al), 붕소(B), 인듐(In), 칼륨(K)을 포함할 수 있고, 컬렉터 영역(170)의 불순물 도핑 농도는 약 1E17 내지 1E19 cm-3일 수 있다.
도시되지는 않았지만, 상기 오목부(115a) 내벽을 채우는 마스크(도시되지 않음)을 형성한 후, 기판(110)의 제2 면(F2) 상에 상기 P형 불순물을 주입하는 경우, 오목부(115a)와 수직 방향으로 오버랩되지 않는 기판(110) 부분에만 컬렉터 영역(170a)이 형성될 수 있고, 이에 따라 도 5를 참조로 설명한 파워 반도체 장치(100c)가 형성될 수 있다.
다시 도 1a를 참조하면, 컬렉터 영역(170) 상에 컬렉터 전극(190)을 형성할 수 있다. 컬렉터 전극(190)은 적어도 하나의 요철부(115)의 프로파일을 따라 컨포말하게 형성될 수 있다.
전술한 공정들을 수행하여 파워 반도체 장치(100)가 완성된다.
일반적으로, 기판의 제2 면으로부터 소정 깊이에 위치하는 버퍼층을 형성할 때, 수소를 사용한 고에너지 이온 주입 공정을 사용하여 불순물을 기판 내부로 주입함으로써, 상기 버퍼층이 형성될 위치까지 불순물을 도달시킬 수 있다. 이러한 경우에, 고에너지 이온 주입 공정에 의해 상기 기판에 데미지가 발생하거나, 상기 버퍼층의 형성 위치, 두께 및/또는 상기 버퍼층 내부의 불순물 도핑 농도를 조절하기 어려운 문제점이 있다. 그러나, 본 발명과 같이 오목부(115a)에 예비 버퍼층(180p)을 형성하고 후속의 어닐링 공정에 의해 예비 버퍼층(180p)에 도핑된 불순물을 측방 확산시켜 버퍼층(180)을 형성하는 경우에, 오목부(115a)의 제1 깊이(D1)를 조절함에 의해 버퍼층(180)의 위치를 용이하게 조절할 수 있다. 또한, 고에너지 이온 주입 공정을 사용하지 않더라도 버퍼층(180)을 형성할 수 있으므로, 버퍼층(180) 내부의 불순물 도핑 농도를 용이하게 조절할 수 있다. 본 발명에 따르면, 오목부(115a)의 형성 위치를 용이하게 조절함에 따라 버퍼층(180)의 위치, 두께 및/또는 도핑 농도를 정확하게 조절하여, 파워 반도체 장치(100)의 항복 전압을 향상시키고, 전도 손실 및 스위칭 손실을 감소시킬 수 있다. 따라서, 우수한 전기적 특성을 갖는 파워 반도체 장치(100)의 제조 방법을 제공할 수 있다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
110: 기판 115: 요철부
120: 드리프트 영역 130: 베이스 영역
140: 이미터 영역 150: 이미터 전극
160: 게이트 전극 162: 게이트 절연막
170: 컬렉터 영역 180: 버퍼층
180a: 제1 영역 180b: 제2 영역
190: 컬렉터 전극 192: 트렌치
120: 드리프트 영역 130: 베이스 영역
140: 이미터 영역 150: 이미터 전극
160: 게이트 전극 162: 게이트 절연막
170: 컬렉터 영역 180: 버퍼층
180a: 제1 영역 180b: 제2 영역
190: 컬렉터 전극 192: 트렌치
Claims (28)
- 제1 면과 제2 면을 구비하며, 상기 제2 면에 적어도 하나의 요철부를 갖는 기판;
상기 기판의 상기 제1 면 상에 형성되는 게이트 전극 및 이미터 전극;
상기 적어도 하나의 요철부의 적어도 일부분 상에 형성되는 컬렉터 영역; 및
상기 기판 내부에 형성되는 버퍼층;을 포함하고,
상기 적어도 하나의 요철부는, 상기 기판의 상기 제2 면으로부터 소정의 깊이만큼 리세스된 오목부를 포함하며,
상기 버퍼층은,
상기 오목부와 수직 방향으로 오버랩되는 위치에 형성되는 제1 영역; 및
상기 오목부와 수직 방향으로 오버랩되지 않는 위치에 형성되는 제2 영역을 포함하고,
상기 버퍼층은, 상기 기판의 상면에 수직한 방향을 따라 상기 제1 영역과 상기 컬렉터 영역 사이의 제1 간격 및 상기 제2 영역과 상기 컬렉터 영역 사이의 제2 간격을 갖고,
상기 제1 간격은 상기 제2 간격보다 작은 것을 특징으로 하는, 파워 반도체 장치. - 삭제
- 제1항에 있어서,
상기 버퍼층의 상기 제1 영역의 두께는 상기 버퍼층의 상기 제2 영역의 두께보다 큰 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 버퍼층의 상기 제1 영역의 불순물 농도가 상기 제2 영역의 불순물 농도보다 높은 것을 특징으로 하는 파워 반도체 장치. - 삭제
- 제1항에 있어서,
상기 버퍼층의 적어도 일부분이 상기 컬렉터 영역의 일부분과 접하는 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 컬렉터 영역은 P형 불순물을 포함하고, 상기 버퍼층은 N형 불순물을 포함하는 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 버퍼층은 상기 기판의 상면에 평행한 면 상에서 연속되는 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 버퍼층은 상기 기판에 평행한 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 불순물 농도의 증감을 갖는 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 버퍼층은 필드 스탑 영역(field stop region)인 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 적어도 하나의 요철부는 상기 기판의 상기 제2 면으로부터 1 내지 5 마이크로미터의 깊이를 갖는 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 적어도 하나의 요철부는, 상기 기판의 상면에 평행한 제1 방향을 따라 연장하는 복수의 오목부들을 포함하는 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 적어도 하나의 요철부는, 상기 기판의 상면에 평행한 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 이격된 복수의 오목부들을 포함하는 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 적어도 하나의 요철부는, 상기 기판의 상면에 평행한 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 이격된 복수의 돌출부들을 포함하는 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 기판 내부에 형성되며, 상기 버퍼층 및 상기 게이트 전극 사이에 위치한 드리프트 영역을 더 포함하는 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 컬렉터 영역은 상기 적어도 하나의 요철부의 전체 표면 상에 형성되는 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 컬렉터 영역은 상기 적어도 하나의 요철부의 표면 일부분 상에 형성되며, 상기 컬렉터 영역은 상기 적어도 하나의 요철부의 오목면과 오버랩되지 않는 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 버퍼층은 상기 기판의 상면에 수직한 방향으로 상기 컬렉터 영역과 이격되는 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 기판은,
상기 제1 면에 인접하게 위치하며, P형 불순물을 포함하는 베이스 영역; 및
상기 베이스 영역 내에 형성되며, N형 불순물을 포함하는 이미터 영역;을 포함하고,
상기 게이트 전극은 상기 이미터 영역에 인접한 상기 베이스 영역의 일부를 전기적으로 제어하며,
상기 이미터 전극은 상기 베이스 영역 및 상기 이미터 영역에 전기적으로 접촉하는 것을 특징으로 하는 파워 반도체 장치. - 제1항에 있어서,
상기 기판은 상기 기판의 제1 면으로부터 소정의 깊이로 리세스된 트렌치를 포함하며,
상기 게이트 전극은 상기 트렌치 내에 형성되는 것을 특징으로 하는 파워 반도체 장치. - 제1 면 및 제2 면을 구비하는 기판의 상기 제2 면을 에칭하여 적어도 하나의 요철부를 형성하는 단계;
상기 기판의 상기 제2 면에 제1 불순물을 이온 주입하여 버퍼층을 형성하는 단계;
상기 기판의 상기 제2 면에 제2 불순물을 이온 주입하여 컬렉터 영역을 형성하는 단계를 포함하고,
상기 버퍼층을 형성하는 단계는,
상기 적어도 하나의 요철부의 오목면에 상기 제1 불순물을 이온 주입하는 단계; 및
상기 기판을 어닐링하여 상기 제1 불순물을 측방 확산시키는 단계를 포함하며,
상기 버퍼층은,
상기 오목면과 수직 방향으로 오버랩되는 위치에 형성되는 제1 영역; 및
상기 오목면과 수직 방향으로 오버랩되지 않는 위치에 형성되는 제2 영역을 포함하고,
상기 버퍼층은, 상기 기판의 상면에 수직한 방향을 따라 상기 제1 영역과 상기 컬렉터 영역 사이의 제1 간격 및 상기 제2 영역과 상기 컬렉터 영역 사이의 제2 간격을 갖고,
상기 제1 간격은 상기 제2 간격보다 작은 것을 특징으로 하는, 파워 반도체 장치의 제조 방법. - 삭제
- 제21항에 있어서,
상기 기판을 어닐링하는 단계는 레이저 어닐링 공정 또는 열 어닐링 공정에 의해 수행되는 것을 특징으로 하는 파워 반도체 장치의 제조 방법. - 제21항에 있어서,
상기 적어도 하나의 요철부는 상기 기판의 상기 제2 면으로부터 1 내지 5 마이크로미터의 깊이를 갖는 것을 특징으로 하는 파워 반도체 장치의 제조 방법. - 제21항에 있어서,
상기 적어도 하나의 요철부를 형성하는 단계는,
상기 제2 면에 평행한 제1 방향으로 연장하는 복수 개의 오목부들을 형성하는 단계;를 포함하는 것을 특징으로 하는 파워 반도체 장치의 제조 방법. - 제21항에 있어서,
상기 적어도 하나의 요철부를 형성하는 단계는,
상기 제2 면에 평행한 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 이격된 복수 개의 오목부들을 형성하는 단계;를 포함하는 것을 특징으로 하는 파워 반도체 장치의 제조 방법. - 제21항에 있어서,
상기 적어도 하나의 요철부를 형성하는 단계는,
상기 제2 면에 평행한 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 이격된 복수 개의 돌출부들을 형성하는 단계;를 포함하는 것을 특징으로 하는 파워 반도체 장치의 제조 방법. - 제21항에 있어서,
상기 컬렉터 영역을 형성하는 단계는 상기 적어도 하나의 요철부의 적어도 일부분 상에 컬렉터 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 파워 반도체 장치의 제조 방법.
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|---|---|---|---|
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|---|---|---|---|
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|---|---|
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|---|---|---|---|---|
| JP2004193212A (ja) * | 2002-12-09 | 2004-07-08 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2008140828A (ja) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2009064825A (ja) * | 2007-09-04 | 2009-03-26 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP2009218543A (ja) * | 2008-02-15 | 2009-09-24 | Toshiba Corp | 半導体装置 |
| US20130001703A1 (en) * | 2010-04-15 | 2013-01-03 | Fuji Electric Co., Ltd. | Semiconductor device |
-
2013
- 2013-12-23 KR KR1020130161777A patent/KR102135687B1/ko active IP Right Grant
Patent Citations (5)
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| Publication number | Publication date |
|---|---|
| KR20150001589A (ko) | 2015-01-06 |
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