JP2008140828A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】より高電圧の電力を対象としたスイッチングを可能としつつ、製造における破損防止を図ることを可能とする半導体装置およびその製造方法を提供すること。
【解決手段】ベース領域として機能する第１ｎ型半導体層１と、ベース領域として機能する第１ｐ型半導体層２と、エミッタ領域として機能する第２ｎ型半導体層３と、第１ｐ型半導体層２に対してゲート絶縁膜６１を介して向かい合うゲート電極６と、エミッタ電極７と、コレクタ領域として機能する第２ｐ型半導体層４と、コレクタ電極８と、を備える半導体装置Ａ１であって、第１ｎ型半導体層１には、裏面から表面に向かって延びる複数の溝１ａが形成されており、第２ｐ型半導体層４は、溝１ａの内面を覆うように形成されている。
【選択図】 図１

Description

本発明は、特に絶縁ゲートバイポーラトランジスタとして構成された半導体装置およびその製造方法に関する。

絶縁ゲートバイポーラトランジスタとして構成された半導体装置は、大電力に対して高速なスイッチングを行うためのデバイスとして用いられている。図６は、このような半導体装置の従来例を示している。同図に示された半導体装置Ｘは、第１ｎ型半導体層９１の表面側に第１ｐ型半導体層９２、第２ｎ型半導体層９３、ゲート電極９６、ゲート絶縁膜９６ａ、およびエミッタ電極９７が形成され、第１ｎ型半導体層９１の裏面側に第２ｐ型半導体層９４およびコレクタ電極９８が形成された構成とされている。第１ｎ型半導体層９１は、ベース領域として機能する部分であり、半導体装置Ｘを製造する際の土台となる基板である。第１ｐ型半導体層９２は、ベース領域として機能し、第２ｎ型半導体層９３は、エミッタ領域として機能する。第１ｐ型半導体層９２のうち第１ｎ型半導体層９１と第２ｎ型半導体層９３とに挟まれた部分は、チャネル領域とされている。第１ｐ型半導体層９２、第２ｎ型半導体層９３、ゲート電極９６、ゲート絶縁膜９６ａ、およびエミッタ電極９７は、いわゆるＭＯＳＦＥＴ（電界効果トランジスタ）を構成している。第２ｐ型半導体層９４は、コレクタ領域として機能する。このように、半導体装置Ｘは、ＭＯＳＦＥＴのドレイン側にｐコレクタを追加した構造とされている。このような構成においては、コレクタ電極９８からの正孔の注入により、第１ｎ型半導体層９１の導電率変調が起こる。この導電率変調により、第１ｎ型半導体層９１の抵抗が低下する。このような構成は、比較的高電圧である電力を対象としたスイッチング用途に適している。

しかしながら、さらなる低抵抗化を図ることによってより高い電圧に対応するには、第１ｎ型半導体層９１を薄肉とすることが必要とされる。第１ｎ型半導体層９１を薄くするほど、半導体装置Ｘを製造する際に、第１ｎ型半導体層９１が割れてしまうおそれが大きくなる。このため、半導体装置Ｘをより高電圧に対応可能としつつ、製造における破損防止を図ることは困難であった。

特開平０７−３２１３０４号公報

本発明は、上記した事情のもとで考え出されたものであって、より高電圧の電力を対象としたスイッチングを可能としつつ、製造における破損防止を図ることを可能とする半導体装置およびその製造方法を提供することをその課題とする。

本発明の第１の側面によって提供される半導体装置は、ベース領域として機能する第１ｎ型半導体層と、上記第１ｎ型半導体層の表面側に露出する部分を有するベース領域として機能する第１ｐ型半導体層と、上記第１ｐ型半導体層の表面側に露出する部分を有するエミッタ領域として機能する第２ｎ型半導体層と、上記第１ｐ型半導体層の表面側部分のうち、上記第１ｎ型半導体層と上記第２ｎ型半導体層とに挟まれた部分に対して、ゲート絶縁膜を介して向かい合うゲート電極と、上記第２ｎ型半導体層と導通するエミッタ電極と、上記第１ｎ型半導体層の裏面側に配置されたコレクタ領域として機能する第２ｐ型半導体層と、上記第２ｐ型半導体層の裏面に形成されたコレクタ電極と、を備える半導体装置であって、上記第１ｎ型半導体層には、裏面から表面に向かって延びる複数の凹部が形成されており、上記第２ｐ型半導体層は、上記凹部の内面を覆うように形成されていることを特徴としている。

このような構成によれば、上記第２ｐ型半導体層と上記第１ｐ型半導体層との距離は、上記第１ｎ型半導体層の厚さに対して上記凹部の深さ分だけ短くなる。このため、上記第１ｎ型半導体層の厚さを製造中に不当に割れてしまうおそれがない程度に厚くしつつ、上記第２ｐ型半導体層と上記第１ｐ型半導体層との間の抵抗を小さくすることが可能である。したがって、上記半導体装置を製造する際の破損防止を図りつつ、より高い電圧の電力を対象としたスイッチングが可能である。

本発明の好ましい実施の形態においては、上記第２ｐ型半導体層のうち、上記凹部を覆う部分は、導通部材によってさらに覆われている。このような構成によれば、上記半導体装置のさらなる低抵抗化を図ることができる。

本発明の好ましい実施の形態においては、上記第１ｎ型半導体層と上記第２ｐ型半導体層との間に、上記第１ｎ型半導体層よりもドナーの添加濃度が高い第３ｎ型半導体層が介在する。このような構成によれば、上記半導体装置は、いわゆるパンチスルー型の絶縁ゲートバイポーラトランジスタとして構成されるため、上記第１ｎ型半導体層内の空乏層が上記第２ｐ型半導体層に到達してしまうことを適切に防止することができる。

本発明の第２の側面によって提供される半導体装置の製造方法は、ベース領域として機能する第１ｎ型半導体層の表面側に、ベース領域として機能する第１ｐ型半導体層、エミッタ領域として機能する第２ｎ型半導体層、ゲート絶縁膜、ゲート電極、およびエミッタ電極を形成する工程と、上記第１ｎ型半導体層に、裏面側に開口する複数の凹部を形成する工程と、上記凹部の内面にアクセプタを添加することにより、コレクタ領域として機能する第２ｐ型半導体層を形成する工程と、を有することを特徴としている。このような構成によれば、上記凹部の深さ分だけ上記第１ｎ型半導体層の厚さを厚くすることが可能である。したがって、上記半導体装置の製造過程において、上記第１ｎ型半導体層が不当に割れてしまうことを防止することができる。

本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。

以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。

図１は、本発明に係る半導体装置の第１実施形態を示している。本実施形態の半導体装置Ａ１は、第１ｎ型半導体層１、第１ｐ型半導体層２、第２ｎ型半導体層３、第２ｐ型半導体層４、ゲート電極６、エミッタ電極７、およびコレクタ電極８を備えている。半導体装置Ａ１は、ＭＯＳＦＥＴのドレイン側にｐコレクタを追加した構造を有しており、ノンパンチスルー型の絶縁ゲートバイポーラトランジスタとして構成されている。

第１ｎ型半導体層１は、たとえばＳｉにドナーとしてのＰが添加された材質からなる基板であり、半導体装置Ａ１の土台となっている。第１ｎ型半導体層１は、その厚さが２００μｍ程度とされている。第１ｎ型半導体層１の表面側には、第１ｐ型半導体層２、第２ｎ型半導体層３、ゲート電極６、およびエミッタ電極７からなるＭＯＳＦＥＴが形成されている。第１ｎ型半導体層１には、裏面側に開口する複数の溝１ａが形成されている。溝１ａは、図１の紙面直角方向に延びており、本発明で言う凹部の一例である。溝１ａは、その深さが１００μｍ程度、その幅が４〜５μｍ程度とされている。隣り合う溝１ａどうしの間隔は、１０〜２０μｍ程度とされている。第１ｎ型半導体層１の裏面側には、第２ｐ型半導体層４およびコレクタ電極８が形成されている。

第１ｐ型半導体層２は、たとえばＳｉにアクセプタとしてのＢが添加された材質からなり、ベース領域として機能する。第１ｐ型半導体層２は、その一部が第１ｎ型半導体層１の表面側に露出している。第１ｐ型半導体層２のうち第１ｎ型半導体層１と第２ｎ型半導体層３とに挟まれた領域は、チャネル領域とされている。

第２ｎ型半導体層３は、たとえば第１ｎ型半導体層１の材質よりもＳｉに対するＰの添加濃度が高い材質からなり、エミッタ領域として機能する。第２ｎ型半導体層３は、その一部が第１ｐ型半導体層２の表面側に露出しており、その他の部分が第１ｐ型半導体層２内に埋没している。

ゲート電極６は、第１ｎ型半導体層１の上記チャネル領域に向かい合うように配置されている。ゲート電極６は、たとえばＡｌからなり、半導体装置Ａ１によるスイッチングを行うためにゲート電圧を印加するための電極である。ゲート電極６と上記チャネル領域との間には、ゲート絶縁膜６１が介在している。ゲート絶縁膜６１は、たとえばＳｉＯ₂からなり、ゲート電極６を覆っている。

エミッタ電極７は、たとえばＡｌからなり、第１ｐ型半導体層２および第２ｎ型半導体層３のそれぞれの表面側部分と接している。エミッタ電極７は、半導体装置Ａ１によってスイッチングされる電流が半導体装置Ａ１から流れ出る電極である。

第２ｐ型半導体層４は、たとえばＳｉにアクセプタとしてのＢが添加された材質からなり、コレクタ領域として機能する。第２ｐ型半導体層４は、第１ｎ型半導体層１の裏面および複数の溝１ａの内面を覆っており、その厚さが１μｍ程度とされている。

コレクタ電極８は、たとえばＡｌからなり、半導体装置Ａ１によってスイッチングされる電流が半導体装置Ａ１へと流入する電極である。コレクタ電極８は、第２ｐ型半導体層４のうち第１ｎ型半導体層１の裏面を覆う部分に接している。また、第２ｐ型半導体層４のうち複数の溝１ａを覆う部分とコレクタ電極８とは、導通部材８１を介して導通している。導通部材８１は、たとえばＡｌからなり、第２ｐ型半導体層４のうち複数の溝１ａを覆う部分によって囲われた内側領域を埋めている。

次に、半導体装置Ａ１の製造方法の一例について、図２〜図４を参照しつつ以下に説明する。

まず、図２に示すように、第１ｎ型半導体層１となる基板を用意する。この基板の表面側に、第１ｐ型半導体層２、第２ｎ型半導体層３、ゲート電極６、ゲート絶縁膜６１、およびエミッタ電極７からなるＭＯＳＦＥＴを形成する。上記基板の厚さは、第１ｎ型半導体層１の厚さである２００μｍ以上であればよい。第１ｎ型半導体層１の厚さよりも厚い部分は、上記ＭＯＳＦＥＴの形成の後に適宜研削しておく。

次に、図３に示すように、第１ｎ型半導体層１の裏面側に複数の溝１ａを形成する。複数の溝１ａの形成は、たとえばマスク（図示略）を用いたエッチングによって行う。上記マスクには、幅が４〜５μｍ程度の細長状の複数の開口を１０〜２０μｍ程度のピッチで設けておく。このエッチングにより、幅が４〜５μｍ程度、深さが１００μｍ程度、配列ピッチが１０〜２０μｍ程度の複数の溝１ａを形成する。

次に、図４に示すように、第１ｎ型半導体層１に対してアクセプタとしてのＢを拡散深さ１μｍ程度で拡散させる。この拡散により、第１ｎ型半導体層１の裏面部分および複数の溝１ａの内面部分が、第２ｐ型半導体層４となる。また、この拡散の結果、溝１ａは、第２ｐ型半導体層４の厚さ分だけ後退した格好となる。この後は、第２ｐ型半導体層４に囲われた内側領域、および第２ｐ型半導体層４の裏面に、たとえばスパッタ法を用いてＡｌを堆積させる。これにより、図１に示す導通部材８１およびコレクタ電極８が形成される。以上の工程を経ることにより、絶縁ゲートバイポーラトランジスタとして構成された半導体装置Ａ１が得られる。

次に、半導体装置Ａ１の作用について説明する。

本実施形態によれば、第２ｐ型半導体層４と第１ｐ型半導体層２との距離は、第１ｎ型半導体層１の厚さに対して溝１ａの深さ分だけ短くなる。たとえば、第１ｎ型半導体層１の厚さを２００μｍ程度と比較的厚いものとしつつ、第２ｐ型半導体層４と第１ｐ型半導体層２とを互いの距離が１００μｍ程度となるように近づけることができる。第１ｎ型半導体層１の厚さが２００μｍ程度であれば、半導体装置Ａ１を製造する際に、第１ｎ型半導体層１が不当に割れてしまうことを防止することができる。一方、第２ｐ型半導体層４と第１ｐ型半導体層２との距離を１００μｍ程度とすれば、第２ｐ型半導体層４と第１ｐ型半導体層２との間の抵抗を小さくすることが可能である。したがって、半導体装置Ａ１を製造する際の破損防止を図りつつ、より高い電圧の電力を対象としたスイッチングが可能である。

導通部材８１を設けることにより、第２ｐ型半導体層４は、その全域が導通部材８１またはコレクタ電極８に接することとなる。このため、コレクタ電極８と第２ｐ型半導体層４との間に電気抵抗値が不当に高い部分が生じることを防止することが可能である。これは、高電圧の電力を対象としたスイッチングを行うのに有利である。

複数の溝１ａの形成は、第１ｎ型半導体層１の表面側にＭＯＳＦＥＴを構成する部分を形成した後に行われる。このため、第１ｐ型半導体層２、第２ｎ型半導体層３、ゲート電極６、およびエミッタ電極７を形成するときには、第１ｎ型半導体層１を機械的強度が高いものとしておくことができる。これは、半導体装置Ａ１の製造中に第１ｎ型半導体層１が割れてしまうことを防止するのに好適である。

図５は、本発明の第２実施形態を示している。なお、本図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。

図５に示された半導体装置Ａ２は、第３ｎ型半導体層５を備えていることにより、いわゆるパンチスルー型の絶縁ゲートバイポーラトランジスタとして構成されている点が、上述した実施形態と異なっている。第３ｎ型半導体層５は、第１ｎ型半導体層１の材質よりもＳｉに対するＰの添加濃度が高い材質からなり、第１ｎ型半導体層１と第２ｐ型半導体層４との間に介在している。第３ｎ型半導体層５を形成するには、図４に示すアクセプタとしてのＢの拡散処理に先立って、ドナーとしてのＰの拡散処理を行う。

このような構成によっても、半導体装置Ａ２を製造する際の破損防止を図りつつ、より高い電圧の電力を対象としたスイッチングが可能である。また、第１ｎ型半導体層１中をその表面側から裏面側に空乏層が広がってきても、Ｐの添加濃度が高い第３ｎ型半導体層５によって上記空乏層が第２Ｐ型半導体層４に達することを確実に防止することができる。

本発明に係る半導体装置およびその製造方法は、上述した実施形態に限定されるものではない。本発明に係る半導体装置およびその製造方法の具体的な構成は、種々に設計変更自在である。

本発明で言う凹部は、上述した実施形態における細長状の溝に限定されず、たとえば断面が円形である井戸状のものなど、第１ｎ型半導体層内を裏面から表面に向けて延びた形状のものであればよい。

本発明に係る半導体装置の第１実施形態を示す要部断面図である。 図１に示す半導体装置の製造方法において、第１ｎ型半導体層にＭＯＳＦＥＴを形成した状態を示す要部断面図である。 図１に示す半導体装置の製造方法において、複数の溝を形成する工程を示す要部断面図である。 図１に示す半導体装置の製造方法において、アクセプタを拡散させる工程を示す要部断面図である。 本発明に係る半導体装置の第２実施形態を示す要部断面図である。 従来の半導体装置の一例を示す要部断面図である。

符号の説明

Ａ１，Ａ２ 半導体装置
１ 第１ｎ型半導体層
１ａ 凹部
２ 第１ｐ型半導体層
３ 第２ｎ型半導体層
４ 第２ｐ型半導体層
５ 第３ｎ型半導体層
６ ゲート電極
７ エミッタ電極
８ コレクタ電極
６１ ゲート絶縁膜
８１ 導通部材

Claims (4)

1. ベース領域として機能する第１ｎ型半導体層と、
   上記第１ｎ型半導体層の表面側に露出する部分を有するベース領域として機能する第１ｐ型半導体層と、
   上記第１ｐ型半導体層の表面側に露出する部分を有するエミッタ領域として機能する第２ｎ型半導体層と、
   上記第１ｐ型半導体層の表面側部分のうち、上記第１ｎ型半導体層と上記第２ｎ型半導体層とに挟まれた部分に対して、ゲート絶縁膜を介して向かい合うゲート電極と、
   上記第２ｎ型半導体層と導通するエミッタ電極と、
   上記第１ｎ型半導体層の裏面側に配置されたコレクタ領域として機能する第２ｐ型半導体層と、
   上記第２ｐ型半導体層の裏面に形成されたコレクタ電極と、
   を備える半導体装置であって、
   上記第１ｎ型半導体層には、裏面から表面に向かって延びる複数の凹部が形成されており、
   上記第２ｐ型半導体層は、上記凹部の内面を覆うように形成されていることを特徴とする、半導体装置。
2. 上記第２ｐ型半導体層のうち、上記凹部を覆う部分は、導通部材によってさらに覆われている、請求項１に記載の半導体装置。
3. 上記第１ｎ型半導体層と上記第２ｐ型半導体層との間に、上記第１ｎ型半導体層よりもドナーの添加濃度が高い第３ｎ型半導体層が介在する、請求項１または２に記載の半導体装置。
4. ベース領域として機能する第１ｎ型半導体層の表面側に、ベース領域として機能する第１ｐ型半導体層、エミッタ領域として機能する第２ｎ型半導体層、ゲート絶縁膜、ゲート電極、およびエミッタ電極を形成する工程と、
   上記第１ｎ型半導体層に、裏面側に開口する複数の凹部を形成する工程と、
   上記凹部の内面にアクセプタを添加することにより、コレクタ領域として機能する第２ｐ型半導体層を形成する工程と、を有することを特徴とする、半導体装置の製造方法。

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