JP2008034805A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】電流の局所集中による半導体基板への部分放電を抑制し得る半導体装置を提供する。
【解決手段】半導体装置は、半導体基板（１，５）と、半導体基板（１，５）に埋め込まれたゲート電極（９Ａ，９Ｂ）と、ゲート電極（９Ａ，９Ｂ）の更に内側に埋め込まれた導電体（１５Ａ，１５Ｂ）と、導電体（１５Ａ，１５Ｂ）と接続されるように半導体基板（１，５）の内部に形成された配線層（３）と、ゲート電極（９Ａ，９Ｂ）と導電体（１５Ａ，１５Ｂ）との間に配置された絶縁膜（１４）とを備える。導電体（１５Ａ，１５Ｂ）は、半導体基板（１，５）の表面よりも高くなるように形成されている。
【選択図】図１

Description

本発明は半導体装置に関し、特に電力用トランジスタが複数併設された半導体装置においてその小型化や動作の安定性の向上に有益な構造を有する半導体装置に関する。
電子機器の小型化や低コスト化の進展に伴い、こうした電子機器に搭載される電力用トランジスタにおいてもその小型化が要求されている。特に、さらなる小型化が求められる携帯機器や家庭用機器などの１００Ｖ以下の耐圧領域にある電子機器にあっては、制御回路や複数の電力用トランジスタを同一半導体基板上に集積するための技術が必須とされている。こうした複数の半導体素子の集積化を容易とするトランジスタ構造の一つとして、横方向二重拡散接合絶縁ゲート電界効果トランジスタ（Lateral Double Diffused Metal Oxide Semiconductor Field Effect Transistor：ＬＤＭＯＳＦＥＴ）が知られており、広く実用化されている。
このＬＤＭＯＳＦＥＴにおいては通常、耐圧向上の目的でドレインの近傍にドリフト領域が設けられている。このドリフト領域に必要とされる長さは一般に、約０．０６７μｍ／Ｖとされている。このため、例えば耐圧２０ＶのＬＤＭＯＳＦＥＴの製造にあたっては、サブミクロンの微細加工技術を用いて約１．３４μｍの長さのドリフト領域を設ける必要がある。このようにドレインの近傍にドリフト領域を設けることでＬＤＭＯＳＦＥＴの耐圧向上が好適に図られるようになるものの、こうしたドリフト領域の存在により、ＬＤＭＯＳＦＥＴの小型化には自ずと限界があった。
近年、そうした問題を解決するために、例えば特許文献１あるいは特許文献２に記載のトランジスタ構造が知られている。これら特許文献１，２に記載のＤＭＯＳＦＥＴでは、基板表面からソース配線およびドレイン配線が取り出されるとともに、同基板の深さ方向にトレンチ溝が形成されている。そして、このトレンチ溝内に絶縁膜を介してゲート電極が設けられており、同トレンチ溝の側壁近傍の半導体基板の領域をチャネル層およびドリフト層として形成することにより、ＤＭＯＳトランジスタの小型化が図られるようになっている。
特許第３３４８９１１号公報 特開２００２−１８４９８０号公報
上記特許文献１あるいは上記特許文献２に記載のＤＭＯＳＦＥＴ構造を採用することとすれば、上述のＬＤＭＯＳＦＥＴの構造を採用した場合に比較して、半導体基板上に占める半導体素子一個当たりの占有面積を縮小することは可能である。通常、電力用半導体素子は大きな負荷を駆動するため、個々の半導体素子は複数個の半導体素子を並列に接続して使用される。しかしながら、半導体素子の占有面積の縮小に伴い、複数の半導体素子の間を接続したり、各半導体素子と外部回路との間を接続したりするための金属配線の形成領域も縮小することとなる。その結果、配線幅が縮小し配線抵抗が増大することとなるため、以下のような問題が生じるようになる。
すなわち、配線抵抗の影響により、本来は均一であるべき個々の半導体素子への印加電圧に不均一が生じる。これにより、半導体素子における特定の部分に電流が集中することとなるため、半導体素子の信頼性の劣化、配線の溶断寿命の劣化やエレクトロマイグレーション寿命の劣化といった問題が生じるおそれがある。このため、バイポーラトランジス
タと比較して２次降伏を起こし難いとされるＤＭＯＳＦＥＴにおいても、電流の局所集中による破壊の懸念がある。
本発明は、こうした実情に鑑みてなされたものであり、その目的は、電流の局所集中による半導体基板への部分放電を好適に抑制することのできる半導体装置及びその製造方法を提供することにある。
本発明の第１の側面では、半導体装置は、半導体基板と、前記半導体基板に埋め込まれた導電体と、前記半導体基板の内部で前記導電体と接続されるように構成された配線層と、前記半導体基板と前記導電体との間に配置された絶縁膜とを備え、前記導電体は、前記半導体基板の表面よりも高くなるように形成されている。
本発明の第２の側面では、半導体装置は、半導体基板と、前記半導体基板に埋め込まれた導電体と、前記半導体基板の内部で前記導電体と接続されるように構成された配線層と、前記半導体基板と前記導電体との間に配置された絶縁膜とを備え、前記導電体は、少なくとも１つの第１面と少なくとも１つの第２面とを交互に有し、互いに隣接する前記第１面と前記第２面との間の角度によって少なくとも１つの変曲点が規定され、全ての変曲点において前記角度が鈍角である。
本発明の第３の側面では、半導体装置は、半導体基板と、前記半導体基板に埋め込まれたゲート電極と、前記ゲート電極の更に内側に埋め込まれた導電体と、前記導電体と接続されるように前記半導体基板の内部に形成された配線層と、前記ゲート電極と前記導電体との間に配置された絶縁膜とを備え、前記導電体は、前記半導体基板の表面よりも高くなるように形成されている。
本発明の第４の側面では、半導体装置の製造方法は、半導体基板を準備する工程と、前記半導体基板の内部に配線層を形成する工程と、前記半導体基板に前記配線層と接続される導電体を埋め込む工程であって、前記半導体基板と前記導電体との間に絶縁膜が配置されるように前記導電体を埋め込む工程とを備え、前記導電体を埋め込む工程は、前記導電体を前記半導体基板の表面よりも高くなるように形成することを含む。
本発明の第５の側面では、半導体装置の製造方法は、半導体基板を準備する工程と、前記半導体基板の内部に配線層を形成する工程と、前記半導体基板にゲート電極を埋め込む工程と、前記ゲート電極の更に内側に前記配線層と接続される導電体を埋め込む工程であって、前記ゲート電極と前記導電体との間に絶縁膜が配置されるように前記導電体を埋め込む工程とを備え、前記導電体を埋め込む工程は、前記導電体を前記半導体基板の表面よりも高くなるように形成することを含む。
本発明の半導体装置によれば、電流の局所集中による半導体基板への部分放電を好適に抑制することができる。
（第１の実施の形態）
以下、本発明にかかる半導体装置を具体化した第１の実施の形態について、図面を参照して説明する。
はじめに、図１（Ａ）、（Ｂ）を参照して、この実施の形態にかかる半導体装置の構造について詳述する。図１（Ａ）は、この半導体装置の素子の平面構造を示した図であり、
図１（Ｂ）は、図１（Ａ）のＡ−Ａ線に沿った断面構造を示したものである。
図１（Ａ）に示すように、本実施の形態にかかる半導体装置は、素子分離拡散層４，６によって囲繞された半導体素子の形成領域Ｓ内に複数の二重拡散接合絶縁ゲート電界効果トランジスタ（以下、「ＤＭＯＳＦＥＴ」と記載）が併設されて構成されている。このような半導体装置は、例えば電力用トランジスタ（パワートランジスタ）として用いられる。ＤＭＯＳＦＥＴは一般に、その総ゲート幅が数ミリと長いことから、配線抵抗が問題となる。そこで、図１（Ａ）に示すように、ＤＭＯＳＦＥＴのソースおよびドレインが交互に併設される構造、いわゆるマルチフィンガー構造が採用されている。ここでは、説明の便宜上、形成領域Ｓ内には４つのＤＭＯＳＦＥＴのみが図示されているが、数百本のＤＭＯＳＦＥＴが併設される場合もある。
図１（Ｂ）に示すように、ＤＭＯＳＦＥＴでは、Ｐ型シリコン基板１の上にＮ型埋込拡散層３が積層され、この埋込拡散層３の上にＮ型エピタキシャルシリコン層５が積層されている。本実施の形態では、シリコン基板１およびエピタキシャルシリコン層５（後述するボディ用拡散層１１およびソース拡散層１０を含む）によって半導体基板が構成されている。従って、埋込拡散層３は、半導体基板の内部に形成されている。また、埋込拡散層３は、形成領域Ｓ全体にわたって形成される場合もある。なお、この埋込拡散層３の不純物濃度は、エピタキシャルシリコン層５の不純物濃度よりも高い。
エピタキシャルシリコン層５には、Ｐ型のボディ用拡散層１１およびＮ型のソース拡散層１０が順に積層されている。ボディ用拡散層１１およびソース拡散層１０は、後述されるように、エピタキシャルシリコン層５の一部を用いて形成される。従って、本実施の形態では、半導体基板の表面は、ソース拡散層１０の表面を意味する。エピタキシャルシリコン層５の表面には、トレンチ溝７Ａ，７Ｂが並列に延設される。これらトレンチ溝７Ａ，７Ｂの内壁には、二酸化シリコン等からなる絶縁膜を介してゲート電極９Ａ，９Ｂがそれぞれ埋込形成されている。これらゲート電極９Ａ，９Ｂは、図１（Ａ）に示すように、トレンチ溝７Ａ，７Ｂの下端部にそれぞれ接合されている。なお、図中に破線にて示すように、ゲート電極９Ａ，９Ｂの各々の上方には、ゲート電極用の金属配線と接続された導電性のコンタクトプラグ１７Ｂ，１７Ｄが配設されている。ゲート電極９Ａ，９Ｂはコンタクトプラグ１７Ｂ，１７Ｄを介してゲート電極用の金属配線１８Ｂ，１８Ｄ（図１（Ｂ））にそれぞれ接続されている。
図１（Ｂ）に示すように、エピタキシャルシリコン層５には、トレンチ溝７Ａ，７Ｂの底面より埋込拡散層３に達する溝１３Ａ，１３Ｂが形成されている。なお、第１の実施の形態では、トレンチ溝７Ａと溝１３Ａとにより一つのトレンチ溝３０Ａが形成され、トレンチ溝７Ｂと溝１３Ｂとにより一つのトレンチ溝３０Ｂが形成されている（図９〜図１３参照）。そして、トレンチ溝３０Ａ，３０Ｂの内部には、埋込拡散層３に接続されるドレイン引出電極１５Ａ，１５Ｂが埋込形成されている。ドレイン引出電極１５Ａ、１５Ｂは、それら各々の上端部が半導体基板の表面、すなわちソース拡散層１０の表面より高くなるように形成されている。
ソース拡散層１０の上には、層間絶縁膜１６が積層されている。そして、この層間絶縁膜１６の内部には、ソース拡散層１０に接続されるコンタクトプラグ１７Ａ，１７Ｃ，１７Ｅ、およびドレイン引出電極１５Ａ，１５Ｂに接続されるコンタクトプラグ１７Ｂ，１７Ｄが埋め込み形成されている。層間絶縁膜１６の上には、これらコンタクトプラグ１７Ａ〜１７Ｅにそれぞれ接続される金属配線１８Ａ〜１８Ｅが形成されている。
このような構造を有するＤＭＯＳＦＥＴでは、以下のような電流経路を有する。
金属配線１８Ａから注入されたキャリアは、ソース拡散層１０、及びボディ用拡散層１１に形成されたチャネルを通じて埋込拡散層３に流れる。そして、埋込拡散層３に流れたキャリアは、ドレイン引出電極１５Ａ、及びコンタクトプラグ１７Ｂを通じて金属配線１８Ｂへと流れる。なお、金属配線１８Ｃ，１８Ｅから注入されたキャリアは、ソース拡散層１０、及びボディ用拡散層１１に形成されたチャネルを通じて埋込拡散層３に流れ込む。そして、埋込拡散層３に流れたキャリアは、ドレイン引出電極１５Ａ又は１５Ｂから、コンタクトプラグ１７Ｂ，１７Ｄを通じて金属配線１８Ｂ，１８Ｄへと流れる。
埋込拡散層３がＤＭＯＳＦＥＴの形成領域Ｓ全体にわたって面状に形成されている場合、各ＤＭＯＳＦＥＴにおける配線抵抗を従来の半導体装置に比較して低下させることができる。これにより、配線抵抗のばらつきも好適に抑制される。これらの結果、複数のＤＭＯＳＦＥＴ間の電流分布の偏りが抑制され、半導体装置における特定の部分への電流集中が好適に抑制される。
次に図２〜１２を参照して、この実施の形態にかかる半導体装置の製造工程について説明する。なお、説明の便宜上、本実施形態の説明は、２つのＤＭＯＳＦＥＴを含む半導体装置の製造方法について示されている。
[１]まず、図２に示すように、シリコン基板１の上面に熱酸化膜２を形成する。その後、フォトリソグラフィおよびウェットエッチングを通じて、図２に破線にて示すように、熱酸化膜２の一部を除去する。
[２]次いで、図３に示すように、図中の矢印にて示す方向からアンチモンソース（Ｓｂ）を、熱酸化膜２によって囲繞されたシリコン基板１の上面にスピン塗布し、シリコン基板１に熱処理を施すことにより埋込拡散層３を形成する。
[３]次いで、熱酸化膜２を除去した後、図４中に破線にて示すように、フォトリソグラフィを通じて、埋込拡散層３の上面を被覆するマスクを形成する。そして、図４に示す矢印の方向からシリコン基板１の上面にボロン（Ｂ）をイオン注入して、その注入されたボロンを熱処理により活性化する。これにより、埋込拡散層３を囲繞する素子分離拡散層４が形成される。
[４]次いで、図５に示すように、埋込拡散層３の上方にＮ型エピタキシャルシリコン層５を形成する。そして、エピタキシャルシリコン層５の所定領域にボロン（Ｂ）をイオン注入し、その注入されたボロンを熱処理により活性化する。これにより、素子分離拡散層４に達する素子分離拡散層６が形成される。これら素子分離拡散層４および素子分離拡散層６によってエピタキシャルシリコン層５が区画される。
[５]次いで、図６に示すように、エピタキシャルシリコン層５の上面に、フォトリソグラフィおよびエッチングを通じて、トレンチ溝７Ａ，７Ｂを形成する。その後、エピタキシャルシリコン層５の上面に熱酸化を施してゲート絶縁膜８を形成する。
[６]次いで、ポリシリコンをトレンチ溝７Ａ，７Ｂの内部に堆積した後、ポリシリコンへ燐（Ｐ）のドーピングを行う。その後、図７に示すように、異方性エッチングを施すことによって、トレンチ溝７Ａ，７Ｂの内壁にサイドウォール状のゲート電極９Ａ，９Ｂをそれぞれ形成する。
[７]次いで、ゲート絶縁膜８を除去した後、図８に破線にて示すように、トレンチ溝７Ａ，７Ｂの開口部を閉塞するレジストパターンを形成する。そして、エピタキシャルシリコン層５の上面に砒素（Ａｓ）をイオン注入し、この砒素（Ａｓ）が注入された位置より
も深い位置にボロン（Ｂ）をイオン注入する。その後、注入された砒素およびボロンを熱処理により活性化する。これにより、エピタキシャルシリコン層５には、ソース拡散層１０とボディ用拡散層１１が形成される。
[８]次いで、ソース拡散層１０の上面、ゲート電極９Ａ，９Ｂの上面、およびトレンチ溝７Ａ，７Ｂの底面に形成されたゲート絶縁膜８の上面に絶縁膜１２を形成する。その後、図９中に破線にて示すように、トレンチ溝７Ａの底面で、ゲート電極９Ａが形成されていない領域、およびトレンチ溝７Ｂの底面で、ゲート電極９Ｂが形成されていない領域が露出されているレジストパターンを形成する。そして、このレジストパターンをマスクとしてエッチングを行うことにより、トレンチ溝７Ａ，７Ｂの底面から埋込拡散層３に達する溝１３Ａ，１３Ｂを形成する。こうして、トレンチ溝７Ａ（具体的にはゲート電極９Ａの内側の領域）と溝１３Ａとによりトレンチ溝３０Ａが形成され、トレンチ溝７Ｂ（具体的にはゲート電極９Ｂの内側の領域）と溝１３Ｂとによりトレンチ溝３０Ｂが形成される。
[９]次いで、図１０に示すように、絶縁膜１２の上面、トレンチ溝３０Ａ，３０Ｂの内壁及び底面に絶縁膜１４を形成する。その後、トレンチ溝３０Ａ，３０Ｂの底面に堆積された絶縁膜１４をエッチバックによって除去する。
なお、図１０（Ａ）は、図１０に二点鎖線で示す領域１０Ａの概略的な拡大図である。トレンチ溝３０Ａ，３０Ｂの底面の絶縁膜１４を除去するのに必要な時間よりも長い時間にてエッチバックを行うことで、図１０（Ａ）に示すように、絶縁膜１４の下方の埋込拡散層３が凹状の溝部Ｄにエッチングされる。その結果、後述するプロセスによってトレンチ溝３０Ａ，３０Ｂ内に形成されるドレイン引出電極１５Ａ，１５Ｂと埋込拡散層３との間の接触面積を増大させることができる。即ち、図１０（Ａ）に示すように、トレンチ溝３０Ａ内部に埋め込まれたドレイン引出電極１５Ａは、溝部Ｄの底面だけでなく、該溝部Ｄの両側面においても埋込拡散層３に接触する。これにより、埋込拡散層３に対するドレイン引出電極１５Ａ，１５Ｂの接触抵抗を低減して、ドレイン抵抗を低減することができる。
[１０]次いで、図１１に示すように、トレンチ溝３０Ａ，３０Ｂの内部にタングステン（Ｗ）１５を堆積する。そして、タングステン１５の上部にレジストパターン２０を形成し、エッチングを行う。その結果、トレンチ溝３０Ａ，３０Ｂの内部にドレイン引出電極１５Ａ，１５Ｂがそれぞれ形成される（図１２参照）。
なお、タングステンの堆積膜厚は、溝１３Ａ，１３Ｂの幅の１／２以上の厚みが必要である。これによりタングステン内において、空孔の発生を抑制することができる。また、ドレイン引出電極１５Ａ及び１５Ｂは、その各々の上端部が半導体基板の表面、すなわちソース拡散層１０の表面よりも高くなるように形成される。その高さは、タングステンの膜厚によって決定される。
[１１]次いで、図１３に示すように、エピタキシャルシリコン層５の上方に層間絶縁膜１６を形成する。その後、この層間絶縁膜１６に、ソース拡散層１０又はドレイン引出電極１５Ａ，１５Ｂに達する複数のコンタクトホールを形成する。そして、ＣＶＤ法を用いて各コンタクトホールの内部にタングステン（Ｗ）を堆積し、エッチバックを行うことにより各コンタクトホールの内部にコンタクトプラグ１７Ａ〜１７Ｅを形成する。次いで、図中に破線にて示すように、コンタクトプラグ１７Ａ〜１７Ｅに電気的に接続される金属配線１８Ａ〜１８Ｅを形成する。以上の各工程を経ることによって、本実施の形態にかかる半導体装置の主要構造が完成する。
なお、本実施の形態においては、ドレイン引出電極１５Ａ，１５Ｂの各々が「導電体」に、ソース拡散層１０が「導電層」に、埋込拡散層３が「配線層」にそれぞれ相当する。また、シリコン基板１及びエピタキシャルシリコン層５（ソース拡散層１０及びボディ用拡散層１１を含む）によって「半導体基板」が形成される。更に、トレンチ溝７Ａと溝１３Ａとの組み合わせ、またはトレンチ溝７Ｂと溝１３Ｂとの組み合わせによって、本発明の「トレンチ溝」が形成されている。
次に、第１の実施の形態の製造プロセスによって形成されたドレイン引出電極１５Ａ，１５Ｂの特徴について説明する。
図１３（Ａ）は、図１３に二点鎖線で示す領域の概略的な拡大図である。ここでは、図１３（Ａ）を参照してドレイン引出電極１５Ａについて説明するが、ドレイン引出電極１５Ｂ等の他のドレイン引出電極についても同様である。
第１の特徴は、図１３（Ａ）に示すように、ドレイン引出電極１５Ａの上端部のエッジ部７１が、ソース拡散層１０の表面、好適には、絶縁膜１４の表面よりも高いということである。近年の素子耐圧の向上により、ドレイン引出電極１５Ａには高電圧が印加される。このため、ドレイン引出電極１５Ａの上端部、特に、鈍角でない角度を有するエッジ部において電界集中が発生する。ここで、ドレイン引出電極１５Ａの上端部が絶縁膜１４の表面の高さを表す点線７０以下の高さであると仮定し、その一例として上端部のエッジ部がエッジ部７２であると仮定する。この場合、エッジ部７２とゲート電極９Ａとの距離は、絶縁膜１２，１４の膜厚以上にはならない。その結果、エッジ部７２での電界集中により、絶縁膜１２，１４やゲート絶縁膜８に絶縁破壊が生じ易くなる。特に、第１の実施の形態の製造プロセスでは、ゲート電極９Ａの内側において、ドレイン引出電極１５Ａの側面がテーパ状に形成される。このため、ドレイン引出電極１５Ａがエッジ部７２を有する場合、エッジ部７２を頂点としたドレイン引出電極１５Ａの上端部の角度θｅが鋭角を有することとなる。その結果、エッジ部７２への電界集中が促進され、絶縁膜１２，１４やゲート絶縁膜８の絶縁破壊が一層生じ易くなる。このような絶縁破壊を防止するため、ドレイン引出電極１５Ａは、エッジ部７１が絶縁膜１４の表面よりも高くなるように形成されている。これにより、ドレイン引出電極１５Ａのエッジ部７１とゲート電極９Ａとの距離、即ち、エッジ部７１と半導体基板との間の距離が十分に確保される。このため、エッジ部７１に電界が集中したとしても、エッジ部７１からの部分放電による絶縁破壊が好適に防止される。
第２の特徴は、ドレイン引出電極１５Ａが、互いに隣接する第１面と第２面とを含む側面を有しており、第１面に対する第２面の角度を規定する変曲点（即ち、第１面及び第２面間の境界点）が上記側面において存在するということである。なお、変曲点は点線７０以下に存在する。ここで重要なのが、全ての変曲点において、第１面と第２面の間の角度が鈍角であるということである。なお、本明細書中、「第１面」とは、半導体基板の高さ方向に平行な断面略直線状の面を意味する。例えば図１３（Ａ）では、ドレイン引出電極１５Ａの側面は、溝１３Ａ内における第１面Ｐ１と、絶縁膜１４から上方に突出する第１面Ｐ２とを含む。また、「第２面」とは、第１面に対して所定の傾きで傾斜する面を意味する。この第２面は、断面略直線状の傾斜面であってもよいし、あるいは、断面略曲線状の傾斜面であってもよい。例えば図１３（Ａ）では、ドレイン引出電極１５Ａの側面は、第１面Ｐ１，Ｐ２間の第２面Ｔ１を含む。従って、このドレイン引出電極１５Ａの側面には、第１面Ｐ１に対する第２面Ｔ１の角度θ１を規定する第１変曲点Ｉ１と、第１面Ｐ２に対する第２面Ｔ１の角度θ２を規定する第２変曲点Ｉ２とが存在する。ここで、角度θ１は鈍角（θ１＞９０°）であり、また、角度θ２も鈍角（θ２＞９０°）である。角度θ１，θ２のいずれもが鈍角であるため、変曲点で電界集中が発生することを抑制でき、変曲点が点線７０以下に存在していても、絶縁膜１２，１４やゲート絶縁膜８が破壊され
ることを防止することができる。
以上説明したように、本実施の形態にかかる半導体装置によれば、以下のような効果を得ることができるようになる。
（１）ドレイン引出電極１５Ａ，１５Ｂは、その上端部が絶縁膜１４の表面よりも高くなるように形成される。その結果、ドレイン引出電極１５Ａ，１５Ｂの各エッジ部７１と半導体基板との間の距離を十分に確保して、エッジ部７１から半導体基板への部分放電を抑制することができる。これにより、半導体基板とドレイン引出電極との間の薄い絶縁膜（層間絶縁膜１２及び１４）が破壊されることを防止して、半導体装置の信頼性を向上することができる。
（２）トレンチ溝３０Ａ，３０Ｂの内側において、絶縁膜１４と接触するドレイン引出電極１５Ａ，１５Ｂの側面は、少なくとも１つの変曲点を含み、該変曲点を頂点とした第１面及び第２間の角度は、鈍角を有する。このため、絶縁膜１４に接触するドレイン引出電極１５Ａの各変曲点で電界集中が発生することを好適に抑制することができる。その結果、ドレイン引出電極１５Ａ，１５Ｂの溶断や、電界集中による絶縁破壊を防止することができる。
（３）トレンチ溝３０Ａ，３０Ｂの底面下における埋込拡散層３には、凹状の溝部Ｄが形成される。その結果、埋込拡散層３に対するドレイン引出電極１５Ａ，１５Ｂの接触面積を増大して、ドレイン抵抗を低減することができる。
（４）ドレイン引出電極１５Ａの上端部の水平方向の断面積は、コンタクトプラグ１７Ｂの下端部の水平方向の断面積よりも大きい。ここで層間絶縁膜１６の膜厚が一定の場合、ドレイン引出電極１５Ａが半導体基板表面より突出することにより、コンタクトプラグ１７Ｂの鉛直方向の長さを短くすることができる。これにより、層間絶縁膜１６内において、断面積の大きい、つまり低抵抗であるドレイン引出電極１５Ａの割合が増えると共に、断面積の小さい、つまり高抵抗であるコンタクトプラグ１７Ｂの割合が減る。このため、ドレイン引出電極−コンタクトプラグ間の抵抗を低下させることができ、ひいては半導体装置の低消費電力化を実現できる。
（５）ソース拡散層１０と各金属配線１８Ａ，１８Ｃ，１８Ｅとの間の各コンタクトプラグ１７Ａ，１７Ｃ，１７Ｅ、およびドレイン引出電極１５Ａ，１５Ｂと各金属配線１８Ｂ，１８Ｄとの間の各コンタクトプラグ１７Ｂ，１７Ｄが、金属にて形成される。このため、半導体基板における配線抵抗がより低下することとなり、各ＤＭＯＳＦＥＴにおける電流分布の偏りがより好適に抑制されるようになる。
（第２の実施の形態）
次に、この発明にかかる半導体装置を具現化した第２の実施の形態について説明する。この実施の形態にかかる半導体装置も、その基本的な構造は先の第１の実施の形態の半導体装置に準じたものとなっている。
図１４は、縦型のＮチャネル型ＭＯＳトランジスタ１００の断面図を示したものである。
Ｐ型の単結晶シリコン基板３２上には、Ｎ型のエピタキシャル層３３が形成されている。そして、基板３２およびエピタキシャル層３３には、両者を貫通するＰ型の素子分離拡散層３５によって島領域が形成されている。本実施の形態では、１つの島領域のみを図示しているが、実際には複数の島領域が形成され、各島領域に、例えば、Ｎチャネル型ＭＯ
Ｓトランジスタ、Ｐチャネル型ＭＯＳトランジスタ、ＮＰＮ型トランジスタ等の縦型のトランジスタが形成されている。
基板３２とエピタキシャル層３３との間には、その境界面を挟むようにＮ型の埋め込み層３８が形成されている。この埋め込み層３８は、その上に形成される半導体素子の形成領域内に形成されている。そして、第１のトレンチ３９内の側面は、ドレイン−基板間を絶縁するためのシリコン酸化膜４１で被覆されている。一方、第１のトレンチ３９内底部のシリコン酸化膜４１は除去される。さらに、第１のトレンチ３９の底面下における埋め込み層３８には、凹状の溝部Ｄ１が形成されている。そして、第１のトレンチ３９内及び溝部Ｄ１内には、ドレイン引出電極４３が充填されており、ドレイン引出電極４３は埋め込み層３８と電気的に接続されている。また、ドレイン引出電極４３はエピタキシャル層３３から突出し、エピタキシャル層３３の表面を被覆するシリコン酸化膜４１よりも高く形成されている。
本実施の形態では、第１の埋め込み層３８上のエピタキシャル層３３はゲート電極４４及びソース領域４７の形成領域として用いられる。具体的には、エピタキシャル層３３には、チャネル領域４６となるＰ−型の拡散領域と、ソース領域４７となるＮ型の拡散領域が二重拡散により形成されている。そして、エピタキシャル層３３にはゲート電極４４の形成用の複数の第２のトレンチ４０が等間隔で形成されている。第２のトレンチ４０は、チャネル領域４６，ソース領域４７を貫通する一方、埋め込み層３８に到達しない深さで形成されている。そして、第２のトレンチ４０には、その内部を覆うようにシリコン酸化膜４２が形成されている。そして、第２のトレンチ４０の内部にはポリシリコンが充填される。ポリシリコンにはＮ型の不純物、例えば、リン（Ｐ）が導入されている。尚、本実施の形態では、このポリシリコンはゲート電極４４として、シリコン酸化膜４２はゲート酸化膜として用いられる。
エピタキシャル層３３上には絶縁層４８が形成されている。この絶縁層４８にはコンタクトホールが形成され、このコンタクトホールにはドレイン電極４９及びソース電極５０としての金属層が埋め込まれる。ソース電極５０はソース領域４７上に形成されている。第２のトレンチ４０内のゲート電極４４はシリコン酸化膜４１および絶縁層４８によりソース電極５０とは絶縁されている。第１のトレンチ３９内のドレイン引出電極４３はドレイン電極４９と接続されている。本発明の第２の実施の形態のＭＯＳトランジスタ１００では、エピタキシャル層３３がドレイン領域として、チャネル領域４６がチャネル形成領域として用いられる。
このようなＭＯＳトランジスタ１００では、ドレイン電極４９およびソース電極５０には、ドレイン電極４９の方が高電位となるように電圧が印加される。また、ゲート電極４４には所定の電圧が印加される。その結果、電流はドレイン電極４９からソース電極５０へと流れる。
次に、図１６〜図２１を参照にして、本発明の第２の実施の形態である縦型のＮチャネル型ＭＯＳトランジスタ１００の製造方法について説明する。
［１］先ず、図１６に示す如く、Ｐ型の単結晶シリコン基板３２の表面を熱酸化して基板全面にシリコン酸化膜を形成する。その後、第１の埋め込み層３８を形成する部分に開口部を有するレジストマスクを形成し、Ｎ型不純物、例えばリン（Ｐ）を基板３２表面にイオン注入し、拡散する。
［２］次に、図１７に示す如く、シリコン酸化膜上に、素子分離拡散層３５を形成する部分に開口部を有するレジストマスクを形成する。そして、そのマスクを用いて、Ｐ型不
純物、例えばホウ素（Ｂ）を基板３２表面に注入する。このとき、埋め込み層３８が、同時に、拡散される。
［３］次に、図１８に示す如く、シリコン酸化膜を全て除去し、基板３２上にエピタキシャル層３３を成長させる。そして、注入しておいたＰ型不純物を拡散し、素子分離拡散層３５を形成する。その後、エピタキシャル層３３の表面を熱酸化してシリコン酸化膜を形成する。その後、素子分離拡散層３５が形成された部分に開口部を有するレジストマスクを形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を基板３２表面にイオン注入し、拡散する。これにより、２層で構成された素子分離拡散層３５，３７が形成される。
［４］次に、図１９に示す如く、シリコン酸化膜上に、チャネル領域４６を形成する部分に開口部を有するレジストマスクを形成する。そして、Ｐ型不純物、例えばホウ素（Ｂ）を基板３２表面にイオン注入し、拡散することで、チャネル領域４６を形成する。
［５］次に、図２０に示す如く、ソース領域４７を形成する部分に開口部を有するレジストマスクを形成する。そして、Ｎ型不純物、例えばリン（Ｐ）を基板３２表面にイオン注入し、拡散する。これによりソース領域４７が形成される。
［６］シリコン酸化膜とレジストマスクを除去した後、エピタキシャル層３３の表面全体にシリコン窒化膜（図示せず）を堆積する。そして、フォトリソグラフィ技術により第２のトレンチ４０を形成する部分に開口部が設けられるよう選択的にシリコン窒化膜を除去する。そして、図２１に示す如く、チャネル領域４６，ソース領域４７を貫通する複数の第２のトレンチ４０を、ソース領域４７内に均等な間隔で形成する。その後、エピキタシャル層３３表面を熱酸化し、第２のトレンチ４０内にシリコン酸化膜４２を形成する。次いで、シリコン酸化膜４２の内側にポリシリコンを堆積し、そのポリシリコンにＮ型の不純物を導入してゲート電極４４を形成する。尚、シリコン酸化膜４２の膜厚は、エピタキシャル層３３の表面と第２のトレンチ４０内とで異なってもよい。
次に、第１のトレンチ３９を埋め込み層３８に到達するように形成する。そして、エピタキシャル層３３の上面、第１のトレンチ３９の内壁及び底面に、絶縁膜４１を形成する。その後、トレンチ３９の底面に形成された絶縁膜４１を除去する。このとき、エッチバック時間を調節することで、第１のトレンチ３９の底面下の埋め込み層３８の一部をエッチングして、凹状の溝部Ｄ１を形成する。
［７］次に、図１４に示す如く、トレンチ３９内に、例えばタングステンを堆積し、フォトリソグラフィおよびエッチングを通じてドレイン引出電極４３を形成する。
タングステンの堆積膜厚は、トレンチ３９の幅の１／２以上の厚みが必要である。これによりタングステン内において、空孔の発生を抑制することができる。タングステンは、トレンチ３９内部とともにエピタキシャル層３３の上面に堆積される。その後、タングステンを不図示の選択マスクを用いてエッチングすることによりドレイン引出電極４３を形成する。図示しないが、ドレイン引出電極４３と埋め込み層３３との間に、たとえばＴｉＮなどの薄膜を挿入してもよい。これにより、ドレイン引出電極４３と絶縁膜４１との密着性を高めることができ、また、タングステンを堆積する際に使用されるガス等により埋め込み層３３の表面が侵食されることを抑制することもできる。こうして、トレンチ３９の内側に、埋め込み層３８に接続されるドレイン引出電極４３が形成される。尚、ドレイン引出電極４３は、絶縁膜４１の表面よりも高く形成される。その高さは、タングステンの堆積膜厚によって決定される。
次に、エピタキシャル層３３上に絶縁層４８を堆積する。これにより、第２のトレンチ
４０内に形成されたゲート電極４４はシリコン酸化膜４２および絶縁層４８により完全に被覆され、ソース電極５０と完全に絶縁される。その後、フォトリソグラフィ技術により外部電極形成用のコンタクトホールを形成する。こうして、図１４に示した縦型のＮチャネル型ＭＯＳトランジスタ１００が完成する。
なお、本実施の形態においては、ドレイン引出電極４３が「導電体」に、ソース領域４７が「導電層」に、埋め込み層３８が「配線層」にそれぞれ相当する。また、シリコン基板３２及びエピタキシャル層３３が「半導体基板」に、第１のトレンチ３９が「トレンチ溝」にそれぞれ相当する。
以上説明したように、本実施の形態にかかる半導体装置によれば、以下のような効果を得ることができるようになる。
（１）ドレイン引出電極４３は、その上端部が絶縁膜４１の表面よりも高くなるように形成される。図１５は、図１４における点線で囲まれた領域６１の拡大図を示す。図１５に示されるように、ドレイン引出電極４３の上端部はエピタキシャル層３３の表面を被覆する絶縁膜４１よりも高い。ここで、ドレイン引出電極４３の上端部が絶縁膜４１の表面の高さを表す点線６３以下の高さであると仮定し、さらにその一例として上端部のエッジがエッジ６２Ａであると想定する。この場合、エピタキシャル層３３とエッジ部６２Ａとの距離は、絶縁膜４１の膜厚以上にはならない。ドレイン引出電極４３には高電圧が印加されるため、鈍角ではない角度を有するエッジ部６２Ａに電界集中が発生する。その結果、絶縁膜４１に絶縁破壊が生じ易くなる。これを防止するため、第２の実施の形態では、ドレイン引出電極４３の上端部が絶縁膜４１表面よりも高く形成される。エッジ部６２Ｂとエピタキシャル層３３との距離が絶縁膜４１の膜厚以上確保されることによって、エッジ部６２Ｂからの部分放電による絶縁膜４１の絶縁破壊を抑制することができる。
（２）第１のトレンチ３９の底面下における埋め込み層３８には、凹状の溝部Ｄ１が形成される。その結果、埋め込み層３８に対するドレイン引出電極４３の接触面積を増大して、ドレイン抵抗を低減することができる。
（３）ドレイン引出電極４３の上端部の水平方向の断面積は、ドレイン電極４９の下端部の断面積よりも大きい。又、層間絶縁膜４８の膜厚が一定の場合、ドレイン引出電極４３が半導体基板表面より突出することにより、ドレイン電極４９の鉛直方向の長さを短くすることができる。これにより、層間絶縁膜４８内において、断面積の大きい、つまり低抵抗であるドレイン引出電極４３の割合が増えると共に、断面積の小さい、つまり高抵抗であるドレイン電極４９の割合が減る。このため、ドレイン引出電極４３−ドレイン電極４９間の抵抗を低下させることができるため、半導体装置の低消費電力化を実現できる。
（４）エピタキシャル層３３の島領域毎に、ＭＯＳトランジスタ１００のドレイン引出電極４３が形成される。そして、ドレイン引出電極４３に接続されるドレイン電極４９が素子表面に形成されている。従って、ドレイン電極４９を任意の配線と接続し、用途に応じて異なるドレイン電圧を印加することが可能となる。その結果、１チップで種々の動作をコントロールすることができ、多機能化を図ることが可能となる。
（５）第１のトレンチ３９内に、タングステンの代わりに高濃度のＮ型のポリシリコンを用いてドレイン引出電極４３を形成することもできる。この場合にも、第１のトレンチ３９の側壁にシリコン酸化膜４１が形成されているので、ドレイン取出電極４３−半導体基板間の絶縁が実現されるとともに、ドレイン引出電極４３から半導体基板への不純物の拡散も抑制できる。
（その他の実施の形態）
本発明の半導体装置は、上記各実施の形態に限らず、例えば以下の実施の形態に変更することもできる。
（ａ）本発明の「導電体」の断面形状は、円錐台状（第１の実施の形態）若しくは円柱状（第２の実施の形態）に限定されない。例えば、導電体は、図２２に示す構造でもよい。同図に示すドレイン引出電極１００は、第１の実施の形態と同様に、絶縁膜１４の内側において、トレンチ溝３０Ａ内に埋め込まれている。ドレイン引出電極１００の上面は、絶縁膜１４の上面から突出する２つのエッジ部１０１Ａ，１０１Ｂと、両エッジ部１０１Ａ，１０１Ｂ間の窪み部１０１Ｃとを含む。窪み部１０１Ｃは、絶縁膜１４の上面、さらに、ソース拡散層１０の上面よりも低くてもよい。即ち、ドレイン引出電極１００は、上面の一部分（エッジ部１０１Ａ，１０１Ｂ）が絶縁膜１４の上面よりも高くなるように形成されている。この構造では、エッジ部１０１Ａ，１０１Ｂとゲート電極９Ａとの間の距離が、絶縁膜１２，１４の膜厚以上確保される。従って、図２２に示すドレイン引出電極１００でも、第１の実施の形態と同様な効果が得られる。
（ｂ）本発明の「導電体」は、図２３に示す構造でもよい。このドレイン引出電極１１０は、絶縁膜１４の内側に設けられた２つの電極部１１０Ａ，１１０Ｂを含む。つまり、ドレイン引出電極１１０は中空形状（図２３では、鉛直方向の断面形状がＶ字型）であり、このドレイン引出電極１１０の上端部は開口している。電極部１１０Ａ，１１０Ｂの各々の上端部は、絶縁膜１４の表面を覆うように配置されており、コンタクト１１２を介して配線１１４に接続されている。この構造では、各電極部１１０Ａ，１１０Ｂは、２つの変曲点Ｉ１０，Ｉ１１を含み、第１変曲点Ｉ１０を頂点とした第１面及び第２面間の角度は鈍角である。更に、第２変曲点Ｉ１１を頂点とした第１面及び第２面間の角度も鈍角である。従って、図２３に示すドレイン引出電極１１０でも、第１の実施の形態と同様な効果が得られる。更に、この構造では、ドレイン引出電極１１０に接続される配線１１４の配置自由度を向上させることができる。尚、図において、電極部１１０Ａ，１１０Ｂは分離形成されているが、トレンチの底部において互いに接続されていてもよい。これにより、配線層との接触面積を大きくできる。
（ｃ）本発明の「導電体」は、図２４（Ａ）〜（Ｄ）に示す構造でもよい。図２４（Ａ）〜（Ｄ）に示すドレイン引出電極２００，２１０，２２０，２３０は、第２の実施の形態と同様、第１のトレンチ３９内に埋込形成されている。
（ｃ１）図２４（Ａ）に示すドレイン引出電極２００は、第１面ＰＡ１及び第２面ＴＡ１を含み、半導体基板（即ち、エピタキシャル層３３）の表面よりも低い位置に変曲点ＩＡ１を有する。この変曲点ＩＡ１を頂点とした第１面ＰＡ１及び第２面ＴＡ１間の角度θＡ１は鈍角である。従って、このような構造でも、第２の実施の形態と同様な効果が得られる。
（ｃ２）図２４（Ｂ）に示すドレイン引出電極２１０は、その上端部の高さがエピタキシャル層３３の表面と同じか、もしくはエピタキシャル層３３の表面よりも若干低くなるように形成されている。そして、ドレイン引出電極２１０は、エピタキシャル層３３の表面よりも低い位置に変曲点ＩＢ１を有している。この変曲点ＩＢ１を頂点とした角度θＢ１は鈍角である。従って、このような構造でも、第２の実施の形態と同様な効果が得られる。
（ｃ３）図２４（Ｃ）に示すドレイン引出電極２２０は、断面中空形状であり、該ドレイン引出電極２２０の上端部中央は開口している。ドレイン引出電極２２０は、電極部２２０Ａ，２２０Ｂを含み、電極部２２０Ａは変曲点ＩＣ１を有し、電極部２２０Ｂは変曲
点ＩＣ２を有している。そして、第１変曲点ＩＣ１を頂点とした角度θＣ１、及び第２変曲点ＩＣ２を頂点とした角度θＣ２は、いずれも鈍角である。従って、このような構造でも、第２の実施の形態と同様な効果が得られる。
（ｃ４）図２４（Ｄ）に示すドレイン引出電極２３０は、その上端部が絶縁膜４１表面よりも高くなるように形成されている。ドレイン引出電極２３０の側面上部には第２面ＴＤ１が形成されており、ドレイン引出電極２３０の上端部の幅はトレンチ３９内部のドレイン引出電極２３０の幅よりも広い。そして、ドレイン引出電極２３０は、エピタキシャル層３３の表面よりも低い位置に変曲点ＩＤ１を有している。この変曲点ＩＤ１を頂点とした
第２面ＴＤ１及び第１面ＰＤ１間の角度θＤ１は鈍角である。従って、このような構造では、第１及び第２の実施の形態と同様な効果が得られる。
（ｄ）本発明の「導電体」は電気抵抗の低いタングステンで形成されるが、他の金属材料や金属化合物（例えばＷＳｉ）であってもよい。又、半導体材料に対して高い親和性を有するポリシリコンを採用してもよい。
（ｅ）本発明の「配線層」は、不純物拡散層であるＮ型埋込拡散層３の代わりに、その他の導電性材料、例えば、Ｐ型シリコン基板１の内部に埋込形成された金属層でもよい。
（ｆ）ドレイン引出電極の上端部を半導体基板の表面から高く突出させることで、コンタクトプラグが存在する層を薄くすることができ、これによりコンタクトプラグの長さを短縮又は省略し、電極部を直接金属配線に接続してもよい。
（ｇ）トレンチ溝７Ａ，７Ｂの形成後にソース拡散層１０およびボディ用拡散層１１を形成すると、ゲート絶縁膜８の耐性が劣化する可能性がある。従って、エピタキシャルシリコン層５に対するソース拡散層１０およびボディ用拡散層１１の形成後にトレンチ溝７Ａ，７Ｂを形成してもよい。この場合、半導体装置の信頼性のさらなる向上を図ることができる。
（ｈ）上記各実施形態では、エッチバック法を用いてドレイン引出電極を形成する場合に、ドレイン引出電極の上端部にエッジ部が存在し、そのエッジ部に電界集中が発生することを問題視した。しかしながら、例えばＣＭＰ法を用いてドレイン引出電極を形成する場合においても、引出電極と絶縁膜との間に挿入されるＴｉＮ層が洗浄時に後退するため、結果的にエッジ部が形成される。従って、同様に電界集中が発生する。よってこの場合においても、そのエッジ部を含む引出電極の上端部を半導体基板表面より突出することにより、前述の本発明の効果を得ることができる。
（ｉ）本発明の「導電層」をソース電極部の代わりにドレイン電極部とし、本発明の「導電体」をドレイン電極部の代わりにソース電極部としてもよい。
（ｊ）第２の実施の形態では、一つの島領域に縦型のＮチャネル型ＭＯＳトランジスタのみが形成される場合について述べたが、その他の島領域に同様に縦型のＮチャネル型ＭＯＳトランジスタ、ＮＰＮトランジスタを同時に形成することができる。
（ｋ）上記各実施形態では、ドレイン引出電極の上部はエッチバック法により形成したが、ＣＭＰ法により形成することも可能である。この場合、ストッパーとして絶縁膜１４やシリコン酸化膜４１を用いることができるため、ドレイン引出電極のエッジ部を半導体基板表面より高く形成することができる。
（ｌ）本願の発明は、例えば貫通電極に適用することも可能である。貫通電極は、半導体基板表面から、半導体基板の裏面に形成される金属層に向けて、半導体基板を貫通して形成される。このような貫通電極に電圧を印加した場合も、本願と同様の課題が生じる。従って、貫通電極に本願の発明を適用することによって、絶縁破壊を抑制することができる。
本発明にかかる第１の実施の形態の半導体装置を示す模式図であり、図１（Ａ）は半導体装置の一部分を示す平面構造を示す図、図１（Ｂ）は図１（Ａ）のＡ−Ａ線に沿った断面構造を示す図。 図１の半導体装置の製造方法を説明する概略的な断面図。 図１の半導体装置の製造方法を説明する概略的な断面図。 図１の半導体装置の製造方法を説明する概略的な断面図。 図１の半導体装置の製造方法を説明する概略的な断面図。 図１の半導体装置の製造方法を説明する概略的な断面図。 図１の半導体装置の製造方法を説明する概略的な断面図。 図１の半導体装置の製造方法を説明する概略的な断面図。 図１の半導体装置の製造方法を説明する概略的な断面図。 図１の半導体装置の製造方法を説明する概略的な断面図、図１０（Ａ）は図１０における領域１０Ａの拡大図。 図１の半導体装置の製造方法を説明する概略的な断面図。 図１の半導体装置の製造方法を説明する概略的な断面図。 図１の半導体装置の製造方法を説明する概略的な断面図、図１３（Ａ）は図１３における領域１３Ａの拡大図。 本発明にかかる第２の実施の形態の半導体装置の一部分を示す断面図。 図１４における領域６１の拡大図。 図１４の半導体装置の製造方法を説明する概略的な断面図。 図１４の半導体装置の製造方法を説明する概略的な断面図。 図１４の半導体装置の製造方法を説明する概略的な断面図。 図１４の半導体装置の製造方法を説明する概略的な断面図。 図１４の半導体装置の製造方法を説明する概略的な断面図。 図１４の半導体装置の製造方法を説明する概略的な断面図。 別のドレイン引出電極の概略的な断面図。 別のドレイン引出電極の概略的な断面図。 別のドレイン引出電極の概略的な断面図。
符号の説明
１，３２…Ｐ型シリコン基板
３，３８…Ｎ型埋込拡散層
５，３３…Ｎ型エピタキシャルシリコン層
７Ａ，７Ｂ，１３Ａ、１３Ｂ、３９…トレンチ溝
１０、４７…ソース拡散層
１５Ａ、１５Ｂ、４３、１００、１１０、２００、２１０、２２０、２３０…ドレイン引出電極

Claims (10)

  1. 半導体装置であって、
    半導体基板と、
    前記半導体基板に埋め込まれた導電体と、
    前記半導体基板の内部で前記導電体と接続されるように構成された配線層と、
    前記半導体基板と前記導電体との間に配置された絶縁膜とを備え、
    前記導電体は、前記半導体基板の表面よりも高くなるように形成されていることを特徴とする半導体装置。
  2. 半導体装置であって、
    半導体基板と、
    前記半導体基板に埋め込まれた導電体と、
    前記半導体基板の内部で前記導電体と接続されるように構成された配線層と、
    前記半導体基板と前記導電体との間に配置された絶縁膜とを備え、
    前記導電体は少なくとも１つの第１面と少なくとも１つの第２面とを交互に有し、互いに隣接する前記第１面と前記第２面との間の角度によって少なくとも１つの変曲点が規定され、全ての変曲点において前記角度が鈍角であることを特徴とする半導体装置。
  3. 前記絶縁膜と前記半導体基板とは接していることを特徴とする請求項１又は２に記載の半導体装置。
  4. 半導体装置であって、
    半導体基板と、
    前記半導体基板に埋め込まれたゲート電極と、
    前記ゲート電極の更に内側に埋め込まれた導電体と、
    前記導電体と接続されるように前記半導体基板の内部に形成された配線層と、
    前記ゲート電極と前記導電体との間に配置された絶縁膜とを備え、
    前記導電体は、前記半導体基板の表面よりも高くなるように形成されていることを特徴とする半導体装置。
  5. 前記半導体基板に形成された導電層をさらに備え、前記導電体、前記配線層、前記半導体基板及び前記導電層間で電流が流れることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置。
  6. 前記絶縁膜は更に前記半導体基板の表面を覆い、
    前記導電体は、前記絶縁膜の表面よりも高くなるように形成されていることを特徴とする請求項１又は４に記載の半導体装置。
  7. 前記導電体は、鈍角を有する上端部を含むことを特徴とする請求項１乃至６の何れか一項に記載の半導体装置。
  8. 前記配線層は、前記導電体と接触する溝部を含むことを特徴とする請求項１乃至７の何れか一項に記載の半導体装置。
  9. 半導体装置の製造方法であって、
    半導体基板を準備する工程と、
    前記半導体基板の内部に配線層を形成する工程と、
    前記半導体基板に前記配線層と接続される導電体を埋め込む工程であって、前記半導体基板と前記導電体との間に絶縁膜が配置されるように前記導電体を埋め込む工程とを備え
    、
    前記導電体を埋め込む工程は、前記導電体を前記半導体基板の表面よりも高くなるように形成することを含む、ことを特徴とする半導体装置の製造方法。
  10. 半導体基板の製造方法であって、
    半導体基板を準備する工程と、
    前記半導体基板の内部に配線層を形成する工程と、
    前記半導体基板にゲート電極を埋め込む工程と、
    前記ゲート電極の更に内側に前記配線層と接続される導電体を埋め込む工程であって、前記ゲート電極と前記導電体との間に絶縁膜が配置されるように前記導電体を埋め込む工程とを備え、
    前記導電体を埋め込む工程は、前記導電体を前記半導体基板の表面よりも高くなるように形成することを含む、ことを特徴とする半導体装置の製造方法。
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