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Die Erfindung betrifft einen Impulslast-FET mit verbesserter Wärmekapazitätsaufnahme, so dass der Transistor kurzzeitigen Höchst-Verlustleistungen standhält.
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Bei der Entwicklung komplexerer Halbleiterbausteine werden im großen Umfang auch Leistungstreiber integriert. Die Größe derartiger Leistungstreiber wird oftmals weniger vom spezifizierten Einschalt-Widerstand definiert, sondern durch die in der Applikation auftretende, maximale Verlustleistung.
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Sehr häufig ist diese maximale Verlustleistung keine Dauerlast, sondern tritt lediglich pulsartig auf, z.B. bei
- - anwendungsbedingten Pulslasten
- - Auslösevorrichtungen für mechanische oder pyrotechnische Energiefreisetzung
- - PWM Betrieb
- - kurzzeitigen Überspannungsimpulsen
- - kurzzeitigen Kurzschlussbedingungen.
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Treiberzerstörungen treten dann auf, wenn diese kurzzeitigen Verlustwärmeenergie-Einträge nicht ausreichend abgeführt werden können. Üblicherweise treten solche Zerstörungen vermehrt in der Mitte einer größeren Treiberfläche auf (an sogenannten Hot-Spots). An diesen Stellen kann eine Energieabgabe lediglich in der Vertikalen (und damit in das Halbleitersubstrat hinein) erfolgen. Des Weiteren führen bei MOS-Transistoren Spannungsabfälle auf der Source-Verdrahtung innerhalb der Transistorfläche zu unterschiedlich starken Gate-Aufsteuerungen und damit zu höheren Belastungen bestimmter Bereiche.
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In der Literatur sind Möglichkeiten dokumentiert, mit Hilfe unterschiedlich hoher Aufsteuerung einzelner Treiberzonen die Verlustleistung in der geometrischen Mitte zu reduzieren. Der Aufwand dafür ist jedoch erheblich; der Nutzen ist stark limitiert. Zudem sind ESD und Testproblematiken sind zu lösen.
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Üblicherweise verwendet man bei Leistungstreibern ein rechteckiges Layout mit Seitenverhältnissen von 1:1 bis 3:1. Diese kompakte Bauweise mit geringen Entfernungen zum Bondpad soll der Reduktion von Verlusten in den Verdrahtungsebenen dienen. Auch soll durch kurze Verdrahtung zum Bondpad die Wärmeenergie besser aus dem IC Gehäuse heraus geleitet werden können. Aus der Literatur sind die Ausbreitungsgeschwindigkeiten für thermische Wellen im Halbleitermaterial, in der Metallisierung und im Bond bekannt. Bei zeitlich kurzen hochenergetischen thermischen Pulsen ist der Nutzen der Wärmeableitung jedoch gering. Bei kurzen Verlustleistungsimpulsen ist lediglich ein Nutzen durch die Wärmekapazität von Silizium und Verdrahtung in der direkten Transistorumgebung zu verzeichnen. Je größer aber die Transistorfläche ist, umso geringer kann die direkte Umgebung des Transistors zu Limitierung der Spitzentemperatur beitragen.
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Dokument
US 2004 / 0 067 617 A1 beschreibt ein Impulslast-FET mit einem Halbleitersubstrat zur Verwendung als Treiber, mindestens zwei Streifen-Aktivgebieten, die in dem Halbleitersubstrat ausgebildet sind, wobei jedes Streifen-Aktivgebiet eine Aufeinanderfolge von Source-, Gate- und Drain-Gebieten aufweist und wobei die Streifen-Aktivgebiete untereinander durch Leiterbahnen verbunden sind. Eiterhin umfasst das Impulslast-FET mindestens ein Source-Anschlussfeld, welches sich außerhalb der Streifen-Aktivgebiete befindet, und mindestens einem Drain-Anschlussfeld, wobei jeweils mehrere Source-Gebiete der Streifen-Aktivgebiete zu einzelnen Gruppen zusammengefasst sind. Aus der
US 2004 / 0 067 617 A1 ist weiterhin ein entsprechendes Verfahren bekannt, welches eine bessere Ausnutzung der Wärmekapazität des Trägermaterials zum Ziel hat. Es wird für gepulste Lasten festgestellt, dass sowohl die Transistorfläche selbst als auch das sich in der Nähe befindliche Trägermaterial zur Aufnahme der Wärmeenergie beiträgt. Es wird zu diesem Zweck ein Transistor in mehrere kleinere Anteile aufgeteilt.
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Hierdurch erhöht sich die den Transistor umgebende Fläche, die gemäß der getätigten Annahme zu einer Erhöhung der wirksamen Wärmekapazität und damit zur Erhöhung der Puls-Belastungsfähigkeit führt. Die in der
US 2004 / 0 067 617 A1 beschriebenen Maßnahmen sind aber nur dann wirklich wirksam, wenn es zudem verhindert werden kann, dass es innerhalb der einzelnen Transistorelementen zu Punkten besonders hoher Aufheizung kommt. Diese befinden sich üblicherweise im geometrischen Mittelpunkt der einzelnen Transistorelemente. An diesen Stellen wird es in einem durch Impulslast überlasteten Transistor zu Defekten kommen. Diese Punkte besonders hoher Aufheizung werden aber durch die in
6 aus
US 2004 / 0 067 617 A1 dargestellten Verdrahtungsebenen (
132,
133) noch verstärkt. Diese in der Halbleitertechnologie übliche Art der Verdrahtung ist an den Stellen breiter ausgelegt, an denen die größte Stromdichte auftritt. Wie nachfolgend begründet wirkt sich die vorgeschlagene Verdrahtung nachteilig aus. Beispielhaft sei hier das Pad (
112) als Source eines N-FET Transistors angenommen. Unter Belastung entstehen Spannungsabfälle entlang der Leiterbahn (
132). Der Spannungsabfall zum Pad (
112) hin wird in der Mitte des Transistors am geringsten sein und zu den Rändern des Transistors hin zunehmen. Die angelegte Gatespannung des Transistors wird jedoch auf dem gesamten Transistorgebiet gleich sein. Die Kombination dieser beiden Gegebenheiten hat wiederum zur Folge, dass die effektiv an den einzelnen Punkten innerhalb der Transistorfläche anliegende Gate-Source-Spannungsdifferenz in der Mitte der Transistorelemente am größten ist. Dieses führt dazu, dass der Punkt besonders hoher Aufheizung, der ohnehin durch die geometrische Anordnung in der Mitte liegt, zudem noch deutlich mehr Verlustleistung erzeugt als die Randgebiete der Transistorelemente. Das in der
US 2004 / 0 067 617 A1 in
6 vorgeschlagene Leiterbahn-Layout ist demnach ungeeignet, um einen Impulslast-optimierten Transistor zu bilden. Eine kontrollierte Nutzung der dargestellten physikalischer Prinzipien ist damit nicht möglich. Auch ein alternativer Vorschlag (
7 ) bietet nicht mal im Ansatz eine Lösung für die Aufgabe Punkte besonders hoher Aufheizung zu verhindern. Nur wenn die Temperatur während der Belastung über der gesamten Fläche des impulsbelasteten Transistors nahezu gleich ist kann von einer erhöhten Wärmekapazitätsausnutzung profitiert werden .
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Das Dokument
US 2002 / 0 093 033 A1 zeigt einen anders aufgebauten Leistungshalbleiter sowie Maßnahmen, um Temperaturspitzen auf dem Halbleitersubstrat dieses Leistungshalbleiters zu vermeiden. Eine dieser Maßnahmen ist die Variation der Source-Widerstände.
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Das Dokument
US 5 594 272 A beschreibt den Einsatz von sogenannten Ballastwiderständen bei Bipolar-Transistoren. Die Ballastwiderstände sind durch Querschnittsanpassungen der Zuleitungen zu Emitterregionen realisiert.
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Aufgabe der Erfindung ist es, einen Impulslast-FET zu schaffen, der sich durch einen Erhöhung der maximal zulässigen Impulslast auszeichnet, ohne dass dadurch eine thermische Zerstörung des Impulslast-FETs eintritt.
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Entwicklungsziel ist es daher, die beschriebenen Punkte besonders hoher Aufheizung zu verhindern und nicht zu erhöhen. Erst wenn dieses gelingt, kann eine deutliche Verbesserung der Impuls-Belastbarkeit unter Ausnutzung der Wärmekapazität eines größeren Flächenbereiches Erfolg haben. Die Erfindung hat sich zur Aufgabe gemacht, die Punkte besonders hoher Aufheizung nicht lediglich zu reduzieren, sondern die Leistungsverteilung innerhalb des Transistorelementes exakt so zu steuern, dass ein maximaler Nutzen aus der Wärmekapazität der den Transistor umgebenden Fläche gezogen werden kann. Dieses bedeutet im Einzelfall, dass man gezielt die Verlustleistung in den Randbereichen der Transistorelemente erhöht und in den Punkten der normalerweise vorkommenden besonders hohen Aufheizung gezielt reduziert.
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Die Lösung der Aufgabe erfolgt erfindungsgemäß durch die Merkmale des Anspruchs 1.
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Zur Lösung dieser Aufgabe wird mit der Erfindung ein Impulslast-FET mit einem bezüglich der Verlustwärmeabfuhr verbesserten Layout-Konzept vorgeschlagen, der versehen ist mit
- - einem Halbleitersubstrat,
- - mindestens zwei Streifen-Aktivgebieten, die insbesondere zueinander benachbart und insbesondere unter zueinander paralleler Erstreckung nebeneinanderliegend in dem Halbleitersubstrat ausgebildet sind,
- - wobei jedes Streifen-Aktivgebiet eine Aufeinanderfolge von Source-, Gate- und Drain-Gebieten aufweist und
- - wobei die Source-, Gate- und Drain-Gebiete der Streifen-Aktivgebiete jeweils untereinander durch Leiterbahnen verbunden sind,
- - mindestens einem Source-Anschlussfeld, das sich außerhalb der Streifen-Aktivgebiete befindet, und
- - mindestens einem Drain-Anschlussfeld,
- - wobei jeweils mehrere Source-Gebiete der Streifen-Aktivgebiete zu einzelnen Gruppen zusammengefasst sind und
- - wobei von einem Source-Anschlussfeld aus zu mindestens einer Gruppe von Source-Gebieten des betreffenden Streifen-Aktivgebiets jeweils eine außerhalb der Streifen-Aktivgebiete verlaufende Gruppenleiterbahn führt.
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Der erfindungsgemäße Impulslast-FET besteht aus einer Vielzahl von (mindestens zwei) Einzeltransistoren, die jeweils in streifenförmigen Aktivgebieten (nachfolgend mit Streifen-Aktivgebiet bezeichnet) eines Halbleitersubstrats angeordnet sind. Wie an sich bei Impulslast-FETs bekannt, weist jedes Streifen-Aktivgebiet eine Aufeinanderfolge von Source-, Gate- und Drain-Gebieten auf. Der erfindungsgemäße Ansatz besteht nun darin, diese aufeinanderfolgenden Source-, Gate- und Drain-Gebiete auf mehrere Streifen-Aktivgebiete zu verteilen. Jedes Streifen-Aktivgebiet ist dabei von einem Bereich des Halbleitersubstrats umgeben, in dem keine Impulslast-FETs ausgebildet sind, sondern vielmehr zumindest in Teilbereichen Metallisierungen in Form von Leiterbahnen angeordnet sein können.
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Die Source-, Gate- und Drain-Gebiete der Streifen-Aktivgebiete sind jeweils untereinander durch Leiterbahnen verbunden und damit sind die Einzeltransistoren mehrerer Streifen-Aktivgebiete sozusagen parallel geschaltet. Außerhalb der Streifen-Aktivgebiete sind ein oder mehrere Source-Anschlussfelder angeordnet. Von jedem Source-Anschlussfeld führen Gruppenleiterbahnen zu mehreren Source-Gebieten der Streifen-Aktivgebiete, wobei diese Source-Gebiete vorzugsweise aufeinanderfolgend angeordnet sind. Jedes Streifen-Aktivgebiet ist also in mehrere Gruppen von aufeinanderfolgenden Source-Gebieten unterteilt, wobei jede Gruppe über eine Gruppenleiterbahn mit einem Source-Anschlussfeld verbunden ist. Sämtliche Gruppen können über jeweilige Gruppenleiterbahnen mit ein und demselben oder aber auch verschiedenen Source-Anschlussfeldern verbunden sein. Genauso können auch ein oder mehrere Drain-Anschlussfelder vorgesehen sein. Ferner weist der Impulslast-FET ein gemeinsames Gate-Anschlussfeld auf.
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Die Gruppenleiterbahnen, die von einem Source-Anschlussfeld ausgehen und zu thermisch höher belasteten Bereichen der Streifen-Aktivgebiete führen, können im Vergleich zu den restlichen Gruppenleiterbahnen durch die Wahl ihrer insbesondere sich über die Länge der Leiterbahn verändernden geometrischen Querschnittsabmessungen, insbesondere Breitenabmessungen einen anderen, insbesondere einen höheren Widerstand zwischen einem Source-Anschlussfeld und der diesen zugeordneten Gruppe von Source-Gebieten aufweisen.
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Die Gruppenleiterbahnen, die sich außerhalb jedes Streifen-Aktivgebiets erstrecken, sind zweckmäßigerweise aus Metall. In den für die Herstellung von Impulslast-FETs verwendeten Halbleiterherstellungsprozessen sind im Regelfall mehrere metallische Ebenen für die Verdrahtung vorgesehen. Diese metallischen Ebenen, die übereinander angeordnet sind, können für die Gruppenleiterbahnen genutzt werden, wobei es durchaus möglich ist, auch zwei metallische Ebenen für die Gruppenleiterbahnen untereinander parallel zu schalten, so dass die Stromlasten steigen bzw. die Leitungswiderstände sinken.
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Es hat sich als zweckmäßig herausgestellt, wenn jedes Streifen-Aktivgebiet ein Breiten-zu-Längen-Verhältnis von deutlich größer als 1:3, insbesondere von größer als 1:8 aufweist.
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Ferner kann es von Vorteil sein, wenn jedem Source-, Gate- und Draingebiet eines Streifen-Aktivgebiets ein Source-, Gate- bzw. Draingebiet des benachbarten Streifen-Aktivgebiets gegenüberliegt.
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Bei Einsatz des erfindungsgemäßen Layout-Konzepts für den Impulslast-FET könnten unterhalb der Leiterbahnen, mit denen die Source- oder Draingebiete benachbarter Streifen-Aktivgebiete untereinander verbunden sind, und/oder unterhalb mindestens eines der Source-Anschlussfelder und dessen Gruppenleiterbahnen andere integrierte Schaltungsteile angeordnet werden.
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Bei Nutzung der erfindungsgemäßen Struktur als LOW-SIDE-Driver, sowie im Falle des Vorhandenseins zweier Streifen-Aktivgebiete, kann das gemeinsame Drain-Anschlussfeld zwischen den beiden Streifen-Aktivgebieten liegen; die Verbindung, mit denen die Source-Gebiete benachbarter Streifen-Aktivgebiete untereinander verbunden sind, können als mehrfach nebeneinanderliegende Leiterbahnen ausgeführt sein, während das mindestens eine Source-Anschlussfeld der Source-Gebiete sowie die Gruppenleiterbahnen auf einer Seite der Gesamtanordnung der Streifen-Aktivgebiete liegen kann.
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Bei Nutzung der erfindungsgemäßen Struktur als HIGH-SIDE-Driver sowie im Falle des Vorhandenseins zweier Streifen-Aktivgebiete, können das mindestens eine Source-Anschlussfeld sowie die Gruppenleiterbahnen zwischen den Streifen-Aktivgebieten liegen, während die Verbindung, mit denen die Drain-Gebiete benachbarter Streifen-Aktivgebiete untereinander verbunden sind, als Leiterbahnen oder Leiterbahnen um die Gesamtheit der Streifen-Aktivgebiete herumgeführt sein kann.
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Mögliche Einsatzgebiete des erfindungsgemäßen Impulslast-FETs sind:
- 1. Stromquellen, kurzzeitige Ansteuerungen von Lasten, insbesondere mit Ansteuerzeiten zwischen 0,2 ms und 20 ms, woraufhin eine längere Abkühlphase (insbesondere im Sekunden-Bereich) erfolgt,
- 2. als Pärchen eingesetzt, um eine beliebige zweipolige Last beidseitig, also einerseits in Funktion eines High-Side-Treibers als auch in Funktion eines Low-Side-Treibers anzusteuern, und
- 3. insbesondere für pyrotechnische Zünder, insbesondere in Kfz-Sicherheitssystemen, insbesondere zur Ansteuerung von Airbags und Gurtstraffern.
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Das hier vorgestellte erfindungsgemäße Konzept optimiert nicht primär die Wärmeleitfähigkeit aus dem Halbleiter heraus, sondern verfolgt einen anderen Ansatz, indem es darauf abzielt, einen möglichst großen Anteil der Wärmekapazität der gesamten ASIC-Fläche zur kurzzeitigen Pufferung der Wärmeenergie zu nutzen.
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Dazu wird erfindungsgemäß vom oben beschriebenen herkömmlichen Layout großer Treiber abgewichen.
Ziel ist es dabei, den Treiber möglichst soweit zu zerstückeln, dass er auf einer möglichst großen Fläche des gesamten Halbleiters verteilt ist, um diese große Fläche als Wärmekapazität zu nutzen.
Des Weiteren wird mit der Erfindung vorgeschlagen, die singulären Hot-Spots in der Treibermitte durch gezielte Maßnahmen zu verhindern , um die Maximaltemperatur zu senken.
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Die Streifenstruktur führt den Entwickler zu der Aufgabe, die nun weit vom Pad entfernt liegenden Regionen möglichst niederohmig an das Pad anzubinden. Mit mehreren Metall-Lagen kann das jedoch problemlos über anderen IC-Strukturen erfolgen, sodass keine zusätzliche Chipfläche benötigt wird.
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Strukturiert man die Verdrahtung nun in Form von mehreren Metallwiderständen zu verschiedenen Source Gebieten, so kann erreicht werden, dass alle Bereiche des Transistors eine nahezu gleiche Temperaturbelastung im Impulslastfall erfahren.
Die zusätzliche Verdrahtung bei den vorgeschlagenen Strukturen bewirkt ungefähr eine Verdopplung der Drain-Source-Metallfläche, was einerseits die Wärmekapazität weiter erhöht und gleichzeitig auch zur Verbesserung der Wärmeleitung in treibernahen Gebiete führt.
- - Die Länge der einzelnen Transistor-Finger innerhalb der Teiltransitorstreifen bei der vorgeschlagenen Ausführungsform ist sehr gering. Die geringe Länge und die hohe Anzahl der Finger verbessern den Verdrahtungs-Widerstand in einem größeren Ausmaß, als die externe Verdrahtung ihn reduziert.
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Die zusätzliche Verdrahtung außerhalb der aktiven Treiberflächen führt nicht zur Erhöhung der Chipfläche, da unter dieser Verdrahtung problemlos andere Strukturen positioniert werden konnten.
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Bei Treibern mit anderer Spezifikation kann es sehr nützlich sein, die Streifen unterschiedlicher Treiber ineinander zu verschachteln, oder als Schachbrettmuster auszulegen. Insbesondere bei einer hohen Anzahl an zur Verfügung stehenden Metalllagen, lässt sich das Konzept der Verteilung der Treiberfläche freizügig gestalten.
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Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels und unter Bezugnahme auf die Zeichnungen näher erläutert. Im Einzelnen dabei:
- 1 eine ausschnittsweise Darstellung der Aufeinanderfolge von Drain-, Gate- und Source-Gebieten eines Impulslast-FETs, der aus einer Vielzahl von parallel geschalteten Einzeltransistoren besteht,
- 2 schematisch die flächenmäßige Ausdehnung eines erfindungsgemäß in mehreren Streifen unterteilten Impulslast-FETs,
- 3 eine schematische Darstellung der Source-Zuleitungen als externe Zuleitungen zu einzelnen Gruppen von Source-Anschlussgebieten eines Streifen-Aktivgebiets des Impulslast-FETs,
- 4 eine schematische Draufsicht auf die Verdrahtung der Source- und Drain-Gebiete zweier nebeneinander angeordneter Streifen-Aktivgebiete eines als LOW-SIDE-Treiber fungierenden Impulslast-FETs und
- 5 und 6 Querschnittsansichten entlang der Linien V-V sowie VI-VI der 4 zur Verdeutlichung der Verdrahtung der einzelnen Source- und Drain-Gebiete benachbarter Streifen-Aktivgebiete des Impulslast-FETs.
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1 zeigt schematisch eine Draufsicht auf einen streifenförmigen Impulslast-FET 10 (ohne Verdrahtung), der in einem Streifen-Aktivgebiet 12 eines Halbleitersubstrats 14 ausgebildet ist. Der Impulslast-FET 10 weist eine Vielzahl von aufeinanderfolgend angeordneten Gate-Gebieten 16 auf, die wechselweise von Source-Gebieten 18 und Drain-Gebieten 20 voneinander getrennt sind. Ein zwischen zwei benachbarten Gate-Gebieten 16 angeordnetes Source-Gebiet 18 dient als Source für zwei benachbarte Teiltransistoren; genauso verhält es sich mit einem zwischen zwei benachbarten Gate-Gebieten 16 angeordnetes Drain-Gebiet 20.
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Erfindungsgemäß sind nun mehrere streifenförmige Impulslast-FETs 10 in einem Substrat 14 angeordnet, wie dies für ein Beispiel einer derartigen Anordnung schematisch in 2 gezeigt ist. Zu erkennen ist, dass durch die Aufteilung in mehrere Streifen-Aktivgebiete 12 jedem dieser Gebiete ein vollständig umlaufender Randbereich 22 zugeordnet ist, wie dies in 2 durch eine gestrichelte Linie angedeutet ist. Diese Randbereiche 22 im Substrat 14 dienen der Abfuhr von Verlustwärme aus den Streifen-Aktivgebieten 12 in das umliegende Substrat 14. Diese thermische Wärmeabfuhr wirkt insbesondere zwischen den beiden Streifen-Aktivgebieten 12, was nicht der Fall wäre, wenn die beiden Streifen-Aktivgebiete 12 zu einem gemeinsamen Gebiet für die hintereinander geschalteten Transistoren zusammengefasst wäre, wie dies beim Stand der Technik der Fall ist.
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3 zeigt die außerhalb eines Streifen-Aktivgebiets 12 angeordnete Verdrahtung zwischen den Source-Gebieten 18 des (Teil-)Impulslast-FETs 10 und einem Source-Anschlussfeld 24. Zu erkennen ist, dass jeweils mehrere (im Ausführungsbeispiel drei) Source-Gebiete 18 von benachbarten Transistoren des Impulslast-FETs 10 zu Gruppen zusammengefasst sind, die über Gruppenleiterbahnen 26,28,30,32 mit dem Source-Anschlussfeld 24 verbunden sind. Es ist möglich, mehrere Source-Anschlussfelder 24 vorzusehen, die dann jeweils mit unterschiedlichen Gruppen von Source-Gebieten 18 des Impulslast-FETs 10 elektrisch verbunden sind. Die Gestaltung der Gruppenleiterbahnen 26 (geometrische Abmessungen) sind derart gewählt, dass ihre ohmschen Widerstände RK 1, RK 2, RK 3 und RK 4 im Wesentlichen gleich sind.
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4 zeigt eine schematische Draufsicht auf einen Impulslast-FET 34, der zwei Streifen-Aktivgebiete 12 aufweist. Diese Streifen-Aktivgebiete 12 können parallel oder in einem anderen Winkel oder aber auch ineinander verschachtelt verlaufen. Zu erkennen sind wiederum die aufeinanderfolgenden Gate-, Source- und Drain-Gebiete in der Reihenfolge „Source, Gate, Drain, Gate, Source“. Die Source-Gebiete 18 der benachbarten Streifen-Aktivgebiete 12 sind gruppenweise untereinander verbunden, was bei 36 dargestellt ist. Somit sind die durch die Gruppenleiterbahnen 26,28,30,32 zusammengefassten Gruppen von Source-Gebieten zwischen den Streifen-Aktivgebieten 12 wiederum untereinander verbunden. Zu erkennen ist in 4 ferner ein Drain-Anschlussfeld 38, das mit sämtlichen Drain-Gebieten 20 beider Streifen-Aktivgebiete 12 über die Metallisierungsbereiche 40,42,44 elektrisch verbunden ist. Das Gate des Impulslast-FETs 34 bzw. dessen Gate-Gebiete 16 wird/werden aus der Schaltung heraus versorgt, was in 4 nicht gezeigt ist.
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In den 5 und 6 sind Querschnitte längs der Linie V-V bzw. VI-VI der 4 dargestellt. In diesem Ausführungsbeispiel wird mit drei Metallisierungsebenen M1, M2 und M3 gearbeitet, wobei durch Durchkontaktierungen 48 für die jeweilige Verbindung der Metallisierungsebenen in vertikaler Richtung gesorgt wird. Wiederum sind in den 5 und 6 die Verdrahtungen für die Gate-Gebiete 16 nicht eingezeichnet.
