DE112018002348B4 - Halbleitervorrichtung mit Ausgangs-MOS-Transistor und Erfassungs-MOS-Transistor - Google Patents

Halbleitervorrichtung mit Ausgangs-MOS-Transistor und Erfassungs-MOS-Transistor Download PDF

Info

Publication number
DE112018002348B4
DE112018002348B4 DE112018002348.6T DE112018002348T DE112018002348B4 DE 112018002348 B4 DE112018002348 B4 DE 112018002348B4 DE 112018002348 T DE112018002348 T DE 112018002348T DE 112018002348 B4 DE112018002348 B4 DE 112018002348B4
Authority
DE
Germany
Prior art keywords
transistor
output
mos transistor
sections
sense
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112018002348.6T
Other languages
English (en)
Other versions
DE112018002348T5 (de
Inventor
Shinichirou WADA
Katsumi Ikegaya
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Astemo Ltd
Original Assignee
Hitachi Astemo Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Astemo Ltd filed Critical Hitachi Astemo Ltd
Publication of DE112018002348T5 publication Critical patent/DE112018002348T5/de
Application granted granted Critical
Publication of DE112018002348B4 publication Critical patent/DE112018002348B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L2027/11805—A3B5 or A3B6 gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7826—Lateral DMOS transistors, i.e. LDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

Halbleitervorrichtung, umfassend:einen Ausgangs-MOS-Transistor (106), der Ausgangs-Transistorabschnitte (3) mit Source, Gate und Drain aufweist, der auf einem Halbleiterchip ausgebildet ist, undder einen elektrischen Strom zum Antreiben einer externen Last ausgibt, wobei die Ausgangs-Transistorabschnitte (3) eine Vielzahl von oberen Ausgangs-Transistorabschnitten (11), die einen oberen Ausgangs-MOS-Transistor (208) aufweisen, der zwischen einem Leistungsversorgungspotential und der externen Last (202) angeordnet ist, wobei jeder der Vielzahl von oberen Ausgangs-Transistorabschnitten (11) von Grabennuten (5) umgeben ist, undeine Vielzahl von unteren Ausgangs-Transistorabschnitten (10), die einen unteren Ausgangs-MOS-Transistor (207) aufweisen, der zwischen der externen Last (202) und einem Erdpotential (GND) angeordnet ist, wobei jeder der Vielzahl von unteren Ausgangs-Transistorabschnitten (10) von Grabennuten (5) umgeben ist, umfassen; undeinen Erfassungs-MOS-Transistor (107), der einen Erfassungs-Transistorabschnitt (4) mit Source, Gate und Drain aufweist, der auf dem Halbleiterchip ausgebildet ist und eine Breite aufweist, die gleich einer Querbreite eines Ausgangs-Transistorabschnitts ist, und der den vom Ausgangs-MOS-Transistor (106) ausgegebenen elektrischen Strom erfasst, wobei der Erfassungs-Transistorabschnitt (4) einen oberen Erfassungs-Transistorabschnitt (13), der einen oberen Erfassungs-MOS-Transistor (210) zum Erfassen eines elektrischen Stroms durch den oberen Ausgangs-MOS-Transistor aufweist, der eine gleiche Breite wie eine Querbreite eines der oberen Ausgangs-Transistorabschnitte (11) aufweist und der angrenzend an den einen der oberen Ausgangs-Transistorabschnitte (11) angeordnet ist, undeinen unteren Erfassungs-Transistorabschnitt (12) umfasst, der einen unteren Erfassungs-MOS-Transistor (209) zum Erfassen eines elektrischen Stroms durch den unteren Ausgangs-MOS-Transistor (207) aufweist, der eine gleiche Breite wie eine Querbreite eines der unteren Ausgangs-Transistorabschnitte (10) aufweist und der angrenzend an den einen der unteren Ausgangs-Transistorabschnitte (10) angeordnet ist,wobei die oberen Ausgangs-Transistorabschnitte (11) und die unteren Ausgangs-Transistorabschnitte (10) abwechselnd nebeneinander angeordnet sind.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung zum Erfassen eines elektrischen Stroms, der durch ein Halbleiterelement fließt, um einen kontrollierten elektrischen Strom an eine externe Last abzugeben.
  • Halbleitervorrichtungen zur Steuerung eines elektrischen Stroms werden zum Antreiben von Lasten wie Magneten oder dergleichen verwendet. Halbleitervorrichtungen zum Steuern eines elektrischen Stroms werden benötigt, um einen großen elektrischen Strom in der Größenordnung von Ampere mit hoher Genauigkeit zu steuern. Um einen elektrischen Strom mit hoher Genauigkeit zu steuern, ist es notwendig, den elektrischen Strom mit hoher Genauigkeit zu erfassen. Gemäß einer bekannten Schaltung einer Stromerfassungseinheit zum Erfassen eines elektrischen Stroms mit hoher Genauigkeit und relativ geringen Kosten in einer Halbleitervorrichtung zum Steuern eines elektrischen Stroms ist die Erfassungseinheit für elektrischen Strom, die einen Erfassungs-MOS-Transistor verwendet, parallel zu einem Ausgangs-MOS-Transistor geschaltet, der den elektrischen Strom treibt (siehe Druckschrift JP 2006 - 203 415 A ). Ein Energieverlust, der durch die Stromerfassungseinheit verursacht wird, wird reduziert, indem die Gate-Breite des Erfassungs-MOS-Transistors in Bezug auf die Gate-Breite des Ausgangs-MOS-Transistors auf ein Verhältnis von beispielsweise 1/1000 reduziert wird.
  • Die Genauigkeit der Erfassung des elektrischen Stroms bei einer Erfassung des elektrischen Stroms durch den Erfassungs-MOS-Transistor wird durch die Genauigkeit eines Verhältnisses der elektrischen Ströme des Ausgangs-MOS-Transistors und des Erfassungs-MOS-Transistors bestimmt. Der Wert des elektrischen Stroms des Erfassungs-MOS-Transistors in Bezug auf den Wert des elektrischen Stroms des Ausgangs-MOS-Transistors wird als Erfassungsverhältnis bezeichnet.
  • Da der Ausgangs-MOS-Transistor und der Erfassungs-MOS-Transistor im Allgemeinen die gleiche Einheitsstruktur haben, haben sie beim Antreiben des elektrischen Stroms die gleiche elektrische Leistungsdichte und erzeugen selbst Wärme. Die Wärmestrahlungsfähigkeit des größeren Ausgangs-MOS-Transistors ist jedoch schlechter als die des kleineren Erfassungs-MOS-Transistors. Daher wird die Innentemperatur des Ausgangs-MOS-Transistors höher als die Innentemperatur des Erfassungs-MOS-Transistors. Je größer der Wärmewert ist, desto größer wird die Temperaturdifferenz. Folglich nimmt mit zunehmender Größe des elektrischen Antriebsstroms das Erfassungsverhältnis ab, was zu einer Verringerung der Genauigkeit führt, mit der der elektrische Strom erfasst wird.
  • Eine Technologie zur Reduzierung der Reduzierung der Genauigkeit der Erfassung von elektrischem Strom, die auf die Temperaturdifferenz zwischen dem Ausgangs-MOS-Transistor und dem Erfassungs-MOS-Transistor zurückzuführen ist, ist in der Druckschrift JP 2012 - 009 763 A offenbart. Gemäß der dort offenbarten Technologie wird ein Kanal eines Multifinger-MOS-Transistors, aus dem sich ein Ausgangs-MOS-Transistor zusammensetzt, als Kanal für einen Erfassungs-MOS-Transistor verwendet. Wenn ferner davon ausgegangen wird, dass der Abstand von der Mitte des Multifinger-MOS-Transistors zu einem entferntesten Kanal durch L angezeigt wird, dann wird als Erfassungs-MOS-Transistor ein Kanal verwendet, der der Position (L/(V3)) von der Mitte des Multifinger-MOS-Transistors am nächsten liegt. Bei dieser Anordnung wird die Temperatur des Erfassungs-MOS-Transistors gleich der Durchschnittstemperatur des Ausgangs-MOS-Transistors. Dadurch wird die Temperaturdifferenz zwischen dem Ausgangs-MOS-Transistor und dem Erfassungs-MOS-Transistor beim Antreiben des elektrischen Stroms eliminiert, wodurch eine Verringerung der Genauigkeit der Erfassung von elektrischem Strom, die auf die Temperaturdifferenz zurückzuführen ist, eingeschränkt wird.
  • Die Druckschrift US 2014 / 0 049 238 A1 offenbart eine Stromerfassungs-Vorrichtung für ein Schaltnetzteil.
    Die Druckschrift US 5 408 141 A offenbart eine Stromerfassungs-Treibervorrichtung.
    Die Druckschrift US 2016 / 0 352 316 A1 offenbart eine Treibervorrichtung.
    Die Druckschrift US 2013 / 0 105 913 A1 offenbart ein Halbleiterelement zur Stromsteuerung.
  • Die Technologie gemäß der Druckschrift JP 2012 - 009 763 A schränkt jedoch das Layout des Erfassungs-MOS-Transistors ein. Wie in 3 der Druckschrift JP 2012 - 009 763 A dargestellt, beinhaltet eine dort offenbarte Halbleitervorrichtung eine Reihe von MOS-Transistoren, die in X- und Y-Richtung angeordnet sind, wobei die meisten MOS-Transistoren als Ausgangs-MOS-Transistoren und einige innere MOS-Transistoren als Erfassungs-MOS-Transistoren verwendet werden. Mit einer solchen Anordnung wird die Anordnung der Verbindungen der Ausgangs-MOS-Transistoren durch Verbindungen, die von den Elektroden der Erfassungs-MOS-Transistoren nach außen führen, unregelmäßig gestaltet. Infolgedessen weisen die Verbindungen der Ausgangs-MOS-Transistoren ungleichmäßige parasitäre Widerstände auf, die dazu neigen, dass die elektrischen Stromdichten zwischen den MOS-Transistoren abweichen. Die abweichenden elektrischen Stromdichten sind in der Regel für einen erhöhten Verlust der Ausgangs-MOS-Transistoren und eine Verringerung der Zuverlässigkeit der Geräte verantwortlich.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Technologie bereitzustellen, um eine Reduzierung der Genauigkeit der Erfassung eines elektrischen Stroms, die auf die Temperaturdifferenz zwischen einem Ausgangs-MOS-Transistor und einem Erfassungs-MOS-Transistor zurückzuführen ist, einzudämmen und eine Begrenzung des Layouts des Erfassungs-MOS-Transistors zu entspannen.
  • Diese Aufgabe wird gelöst durch den Gegenstand des unabhängigen Anspruchs. Vorteilhafte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • Da die Ausgangs-Transistorabschnitte und der Erfassungs-Transistorabschnitt die gleiche Breite haben, ist es möglich, eine Verringerung der Genauigkeit der Erfassung des elektrischen Stroms zu begrenzen, die auf die Temperaturdifferenz zwischen dem Ausgangs-MOS-Transistor und dem Erfassungs-MOS-Transistor zurückzuführen ist. Sofern es nicht notwendig ist, den Erfassungs-MOS-Transistor innerhalb der Anordnung des Ausgangs-MOS-Transistors zu platzieren, wird die Einschränkung des Layouts des Erfassungs-MOS-Transistors aufgehoben.
    • 1 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer nicht beanspruchten Ausführungsform 1.
    • 2 ist ein Schaltplan einer Treiberschaltung für elektrischen Strom mit der Halbleitervorrichtung gemäß Ausführungsform 1.
    • 3 ist ein Schaltplan einer Treiberschaltung für elektrischen Strom gemäß einem anderen Beispiel, das die Halbleitervorrichtung gemäß Ausführungsform 1 beinhaltet.
    • 4 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer ebenfalls nicht beanspruchten Ausführungsform 2.
    • 5 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß Ausführungsform 3.
    • 6 ist ein Schaltplan einer Treiberschaltung für elektrischen Strom mit der Halbleitervorrichtung gemäß Ausführungsform 3.
    • 7 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß Ausführungsform 4.
  • Die Modalitäten für die Durchführung der vorliegenden Erfindung werden im Folgenden anhand der Zeichnungen beschrieben.
  • 1 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer nicht beanspruchten Ausführungsform 1. Die Halbleitervorrichtung gemäß Ausführungsform 1 ist eine Halbleitervorrichtung zum Steuern eines elektrischen Stroms, die eine Funktion zum Ausgeben eines kontrollierten elektrischen Stroms an eine externe Last (nicht dargestellt) durch Bilden von Halbleiterelementen auf einem Halbleiterchip implementiert. Die Halbleitervorrichtung hat einen Ausgangs-MOS-Transistor 106 und einen Erfassungs-MOS-Transistor 107.
  • Der MOS-Ausgangs-MOS-Transistor 106 weist eine Vielzahl von Ausgangs-Transistorabschnitten 3a, 3b, 3c, 3d und 3e auf, die auf einem Halbleiterchip ausgebildete Sources, Gates und Drains beinhalten, und gibt einen elektrischen Strom zum Antreiben einer externen Last aus. Die Ausgangs-Transistorabschnitte 3a, 3b, 3c, 3d und 3e können im Folgenden gemeinsam als Ausgangs-Transistorabschnitte 3 bezeichnet werden.
  • Der Erfassungs-MOS-Transistor 107 weist einen Erfassungs-Transistorabschnitt 4 auf, der auf dem Halbleiterchip gebildete Sources, Gates und Drains beinhaltet, wie es beim Ausgangs-MOS-Transistor 106 der Fall ist, und erfasst einen elektrischen Strom, der vom Ausgangs-MOS-Transistor 106 ausgegeben wird. Der Erfassungs-Transistorabschnitt 4 hat eine Breite, die gleich den Querbreiten der Ausgangs-Transistorabschnitte 3a bis 3e ist.
  • In 1 sind von den drei Elektroden des Ausgangs-MOS-Transistors 106 und des Erfassungs-MOS-Transistors 107 nur Gate-Elektroden 6 dargestellt.
  • Jeder der Ausgangs-Transistorabschnitte 3a, 3b, 3c, 3d und 3e weist einen Multifinger-MOS-Transistor auf. Der Multifinger-MOS-Transistor ist ein Transistor, bei dem MOS-Transistoren, die als eine Vielzahl von Kanälen oder Fingern bezeichnet werden, parallel zueinander geschaltet sind. Jeder der Ausgangs-Transistorabschnitte 3a, 3b, 3c, 3d und 3e kann im Folgenden als erste Transistorgruppe bezeichnet werden. In der ersten Transistorgruppe ist die Vielzahl der Kanäle durch eine Verbindungsschicht des Halbleiterchips verbunden.
  • Jeder der Ausgangs-Transistorabschnitte 3a, 3b, 3c, 3d und 3e ist von einer Grabennut 5 umgeben, in die eine isolierende Schicht eingebettet ist. Die Ausgangs-Transistorabschnitte 3 sind von außen durch die Grabennuten 5 elektrisch isoliert und haben eine geringere Wärmeübertragung von und nach außen. Der Ausgangs-Transistorabschnitt 3a weist beispielsweise eine Längslänge (größere Seitenlänge) L1 und eine Querbreite (kleinere Seitenbreite) W auf.
  • Die Ausgangs-Transistorabschnitte 3a, 3b, 3c, 3d und 3e haben ihre Längsrichtung parallel zueinander und sind in den Querrichtungen in beabstandeten Intervallen angeordnet, die jeweils durch einen Abstand d dargestellt sind. Der Abstand d ist auf einen Abstand eingestellt, der groß genug ist, um die Ausgangs-Transistorabschnitte 3a, 3b, 3c, 3d und 3e davon abzuhalten, sich thermisch gegenseitig zu stören. Der Abstand d hat einen Wert, der gleich oder größer ist als die kürzere Seitenbreite W der Ausgangs-Transistorabschnitte 3a, 3b, 3c, 3d und 3e, zum Beispiel. Insbesondere hat der Abstand d einen Wert von z.B. 50 µm.
  • Der Erfassungs-Transistorabschnitt 4 weist einen Multifinger-MOS-Transistor auf, wie es bei den Ausgangs-Transistorabschnitten 3 der Fall ist. Der Multifinger-MOS-Transistor des Erfassungs-Transistorabschnitts 4 hat die gleiche Kanalteilung wie der Multifinger-MOS-Transistor der Ausgangs-Transistorabschnitte 3. Insbesondere ist der Multifinger-MOS-Transistor des Erfassungs-Transistorabschnitts 4 von der gleichen Einheitsstruktur wie der Multifinger-MOS-Transistor der Ausgangs-Transistorabschnitte 3. Der Erfassungs-Transistorabschnitt 4 kann im Folgenden als zweite Transistorgruppe bezeichnet werden. In der zweiten Transistorgruppe ist die Vielzahl der Kanäle durch eine Verbindungsschicht des Halbleiterchips verbunden.
  • Wie bei den Ausgangs-Transistorabschnitten 3 ist der Erfassungs-Transistorabschnitt 4 von einer Grabennut 5 mit einem darin eingebetteten Isolierfilm umgeben. Der Erfassungs-Transistorabschnitt 4 ist von außen durch die Grabennuten 5 elektrisch isoliert und hat die Wärmeübertragung von und nach außen reduziert.
  • Der Erfassungs-Transistorabschnitt 4 hat die gleiche Breite wie die kürzere Seitenbreite W der Ausgangs-Transistorabschnitte 3 und ist benachbart zu den Ausgangs-Transistorabschnitten 3 in Breitenausrichtung damit angeordnet. So ist beispielsweise der Erfassungs-Transistorabschnitt 4 angrenzend an die Ausgangs-Transistorabschnitte 3d und 3e angeordnet, die Teil der Vielzahl der Ausgangs-Transistorabschnitte 3 sind.
  • Die kürzere Seitenbreite W der vorstehend beschriebenen Ausgangs-Transistorabschnitte 3 ist vorzugsweise so klein wie möglich im Vergleich zur längeren Seitenlänge L1. So wird beispielsweise die kürzere Seitenbreite W auf mindestens 1/5 der längeren Seitenlänge L1 oder weniger eingestellt. Ziel ist es, die Umfangslänge in Bezug auf die Fläche der Ausgangs-Transistorabschnitte 3 zu vergrößern, um die Wärmemenge zu erhöhen, die in kürzeren Seitenrichtungen abgestrahlt wird, um dadurch die Temperaturverteilung in den kürzeren Seitenrichtungen zu glätten und gleichzeitig die Temperatur der Ausgangs-Transistorabschnitte 3 zu unterdrücken, wodurch die Temperaturdifferenz zwischen dem Ausgangs-MOS-Transistor 106 und dem Erfassungs-MOS-Transistor 107 verringert wird. Da außerdem die Länge L2 des in einem bestimmten Erfassungsverhältnis ausgelegten Erfassungs-MOS-Transistors durch Reduzieren der kürzeren Seitenbreite W gegenüber der längeren Seitenlänge L1 vergrößert werden kann, kann die Temperaturdifferenz zwischen dem Ausgangs-MOS-Transistor 106 und dem Erfassungs-MOS-Transistor 107 reduziert werden.
  • 2 ist ein Schaltplan einer Treiberschaltung für elektrischen Strom mit der Halbleitervorrichtung gemäß Ausführungsform 1. Unter Bezugnahme auf 2 sind Drain des Erfassungs-MOS-Transistors 107 und Drain des Ausgangs-MOS-Transistors 106 gemeinsam mit einer Klemme einer externen Last 102 verbunden. Die andere Klemme der externen Last 102 ist mit einem Pluspol (Leistungsversorgungspotential VB) einer Leistungsversorgung 105 verbunden. Die Leistungsversorgung 105 hat einen Minuspol, der mit GND (Erdpotenzial) verbunden ist. Das Gate des Erfassungs-MOS-Transistors 107 und das Gate des Ausgangs-MOS-Transistors 106 sind gemeinsam mit einem elektrischen Stromregelungsanschluss einer Steuerung 104 verbunden. Die elektrische Stromregelungsklemme ist eine Klemme zur Ausgabe eines Steuersignals, mit der die Steuerung 104 einen elektrischen Strom steuert, der durch die externe Last 102 fließt. Source des Ausgangs-MOS-Transistors 106 ist mit GND verbunden. Source des Erfassungs-MOS-Transistors 107 ist mit einer Erfassungsschaltung 103 für elektrischen Strom verbunden.
  • Die Erfassungsschaltung 103 für elektrischen Strom ist eine Schaltung zum Erfassen eines elektrischen Stroms, der durch den Erfassungs-MOS-Transistor 107 fließt, um dadurch indirekt einen elektrischen Strom zu erfassen, der durch den Ausgangs-MOS-Transistor 106 fließt. Der Wert des elektrischen Stroms des Erfassungs-MOS-Transistors 107 in Bezug auf den Wert des elektrischen Stroms des Ausgangs-MOS-Transistors 106 wird als Erfassungsverhältnis bezeichnet. Ein Energieverlust, der durch die Erfassungsschaltung 103 für elektrischen Strom verursacht wird, wird reduziert, indem das Erfassungsverhältnis auf einen kleinen Wert eingestellt wird. Der durch den Ausgangs-MOS-Transistor 106 fließende elektrische Strom ist im Wesentlichen gleich einem elektrischen Strom, der durch die externe Last 102 fließt.
  • In der Erfassungsschaltung 103 für elektrischen Strom wird Source des Erfassungs-MOS-Transistors 107 mit einem Operationsverstärker (nicht dargestellt) auf dem gleichen Potential gehalten wie Source des Ausgangs-MOS-Transistors 106. Mit anderen Worten, Source des Erfassungs-MOS-Transistors 107 und Source des Ausgangs-MOS-Transistors 106 befinden sich in einem imaginären Kurzschlusszustand. Der imaginäre Kurzschlusszustand bezieht sich auf einen Zustand, in dem zwei oder mehr Elektroden auf dem gleichen Potential gehalten werden, obwohl sie nicht direkt miteinander verbunden sind. Die Erfassungsschaltung 103 für elektrischen Strom verwendet eine Stromspiegelschaltung (nicht dargestellt), um beispielsweise aus einem schwachen elektrischen Strom, der durch den Erfassungs-MOS-Transistor 107 fließt, ein elektrisches Stromerfassungssignal zu erzeugen, das in die Steuerung 104 eingegeben wird. Die Erfassungsschaltung 103 für elektrischen Strom gibt das Erfassungssignal für elektrischen Strom, das einen erfassten Stromwert darstellt, in die Steuerung 104 ein. Die Steuerung 104 steuert einen elektrischen Strom, der durch die externe Last 102 fließt, wobei sie sich auf den Wert des elektrischen Stroms bezieht, der durch das Eingangssignal der elektrischen Stromerkennung angezeigt wird. Daher ist es notwendig, einen elektrischen Strom mit hoher Genauigkeit zu erfassen, um einen elektrischen Strom mit hoher Genauigkeit zu steuern.
  • Wie vorstehend beschrieben, sind, wie in 2 dargestellt, der Ausgangs-MOS-Transistor 106 und der Erfassungs-MOS-Transistor 107 mit ihren Drains an die externe Last 102 und ihren Gates an die Steuerung 104 angeschlossen. Andererseits ist Source des Ausgangs-MOS-Transistors 106 mit GND (Erdpotential) und Source des Erfassungs-MOS-Transistors 107 mit GND über die Erfassungsschaltung 103 für elektrischen Strom verbunden. Source des Ausgangs-MOS-Transistors 106 und Source des Erfassungs-MOS-Transistors 107 werden durch die Erfassungsschaltung 103 für elektrischen Strom in einem imaginären Kurzschlusszustand gehalten.
  • Da der Ausgangs-MOS-Transistor 106 und der Erfassungs-MOS-Transistor 107 aus Multifinger-MOS-Transistoren mit gleicher Kanalteilung bestehen, sind die Mengen an elektrischer Leistung, die ihre Transistoren pro Flächeneinheit verbrauchen, gleich groß und ihre Wärmeerzeugungsdichten sind ebenfalls gleich groß.
  • Da die längere Seitenlänge L1 der Ausgangs-Transistorabschnitte 3 größer ist als deren kürzere Seitenlänge W, wie in 1 dargestellt, haben die Längsenden des Ausgangs-MOS-Transistors 106 und des Erfassungs-MOS-Transistors 107 einen relativ geringen Einfluss auf die Wärmestrahlung aus der Wärmestrahlung des Ausgangs-MOS-Transistors 106 und des Erfassungs-MOS-Transistors 107 in einen Umfangsbereich. Infolgedessen ist die Temperaturverteilung in den Ausgangs-Transistorabschnitten 3 mit Ausnahme ihrer Längsenden im Wesentlichen gleichmäßig in ihren Längsrichtung. Daher ist die Temperaturverteilung in den Querrichtungen des Ausgangs-MOS-Transistors 106 mit dem Erfassungs-Transistorabschnitt 4, der so angeordnet ist, dass er einen Zwischenabschnitt in Längsrichtung eines der Ausgangs-Transistorabschnitte 3 ersetzt, wie in 1 dargestellt, im Wesentlichen gleich derjenigen des Erfassungs-MOS-Transistors 107. Infolgedessen werden Änderungen des Erfassungsverhältnisses, die durch den Ausgangs-MOS-Transistor 106 und den selbst Wärme erzeugenden Erfassungs-MOS-Transistor 107 verursacht werden, begrenzt.
  • Darüber hinaus kann, wie in 1 dargestellt, der Erfassungs-Transistorabschnitt 4 in Längsausrichtung mit den Ausgangs-Transistorabschnitten 3d und 3e angeordnet werden, die auf einer äußersten Seite der Vielzahl von Ausgangs-Transistorabschnitten 3 angeordnet sind. Infolgedessen wird die Regelmäßigkeit der Anordnung der Verbindungen des Ausgangs-MOS-Transistors 106 davon abgehalten, durch Verbindungen gestört zu werden, die von den Source-Elektroden des Erfassungs-MOS-Transistors 107 nach außen führen.
  • Darüber hinaus bilden der Ausgangs-MOS-Transistor 106 und der Erfassungs-MOS-Transistor 107 einen LDMOS-Transistor (Lateral Diffused MOS). LDMOS-Transistoren können eine hohe Stehspannung von 40 V oder höher aufweisen. Im Allgemeinen, was LDMOS-Transistoren betrifft, sind der Erfassungs-MOS-Transistor und Drain oder Source des Ausgangs-MOS-Transistors auf einem Halbleiterchip elektrisch miteinander verbunden, wenn ein Erfassungs-MOS-Transistor in eine Ausgangs-MOS-Transistoranordnung eingebettet ist.
  • Da jedoch der Erfassungs-MOS-Transistor und Drain oder Source des Ausgangs-MOS-Transistors auf dem Halbleiterchip elektrisch miteinander verbunden sind, wird der Freiheitsgrad ihrer Schaltungsanordnung als Halbleitervorrichtung zur Steuerung eines elektrischen Stroms verringert. In einer Halbleitervorrichtung zum Steuern eines elektrischen Stroms, da eine Erfassungsschaltung für elektrischen Strom (die Erfassungsschaltung 103 für elektrischen Strom in 2) zwischen dem Drain (oder Source) eines MOS-Haupttransistors und dem Drain (oder Source) eines Erfassungs-MOS-Transistors angeordnet ist, sind Drain (oder Source) eines Erfassungs-MOS-Transistors und Drain (oder Source) eines Ausgangs-MOS-Transistors, die elektrisch miteinander verbunden sind, nachteilig. Folglich muss bei einer Anordnung, in der Drain eines Ausgangs-MOS-Transistors und Drain eines Erfassungs-MOS-Transistors elektrisch miteinander verbunden sind, eine Erfassungsschaltung für elektrischen Strom zwischen Source des Ausgangs-MOS-Transistors und Source des Erfassungs-MOS-Transistors angeordnet sein. Ebenso muss bei einer Anordnung, bei Source eines Ausgangs-MOS-Transistors und Source eines Erfassungs-MOS-Transistors elektrisch miteinander verbunden sind, eine Erfassungsschaltung für elektrischen Strom zwischen dem Drain des Ausgangs-MOS-Transistors und dem Drain des Erfassungs-MOS-Transistors angeordnet sein. Der Freiheitsgrad der Schaltungsanordnung wird dadurch verringert.
  • Gemäß dieser Ausführungsform, wie in 1 dargestellt, sind der Erfassungs-Transistorabschnitt 4 und die Ausgangs-Transistorabschnitte 3 jeweils von den Grabennuten 5 umgeben, der Erfassungs-MOS-Transistor 107 und der Ausgangs-MOS-Transistor 106 auf dem Halbleiterchip elektrisch voneinander getrennt. Dadurch wird der Freiheitsgrad der Anordnung der Treiberschaltung für elektrischen Strom erhöht.
  • 3 ist ein Schaltplan einer Treiberschaltung für elektrischen Strom nach einem anderen Beispiel, einschließlich der Halbleitervorrichtung nach Ausführungsform 1. Die in 2 dargestellte Treiberschaltung für elektrischen Strom ist eine Schaltung mit einer solchen Anordnung, dass Drain des Ausgangs-MOS-Transistors 106 und Drain des Erfassungs-MOS-Transistors 107 gemeinsam geschaltet sind (kurzgeschlossen) und Source des Ausgangs-MOS-Transistors 106 und Source des Erfassungs-MOS-Transistors 107 auf dem gleichen Potential gehalten werden (imaginärer Kurzschluss). Andererseits ist die in 3 dargestellte Erfassungsschaltung für elektrischen Strom eine Schaltung mit einer solchen Anordnung, dass Source des Ausgangs-MOS-Transistors 106 und Source des Erfassungs-MOS-Transistors 107 gemeinsam geschaltet sind (kurzgeschlossen) und Drain des Ausgangs-MOS-Transistors 106 und Drain des Erfassungs-MOS-Transistors 107 auf dem gleichen Potential gehalten werden (imaginärer Kurzschluss).
  • Unter Bezugnahme auf 3 sind Source des Ausgangs-MOS-Transistors 106 und Source des Erfassungs-MOS-Transistors 107 gemeinsam mit einer Klemme der externen Last 102 verbunden. Die andere Klemme der externen Last 102 ist mit GND verbunden. Das Gate des Erfassungs-MOS-Transistors 107 und das Gate des Ausgangs-MOS-Transistors 106 sind gemeinsam mit einem elektrischen Stromregelungsanschluss der Steuerung 104 verbunden. Die elektrische Stromregelungsklemme ist eine Klemme zur Ausgabe eines Steuersignals, mit der die Steuerung 104 einen elektrischen Strom steuert, der durch die externe Last 102 fließt. Drain des Ausgangs-MOS-Transistors 106 ist mit einem Pluspol (Leistungsversorgungspotential VB) der Leistungsversorgung 105 verbunden. Der Minuspol der Leistungsversorgung 105 ist mit GND (Erdpotenzial) verbunden. Drain des Erfassungs-MOS-Transistors 107 ist mit der Erfassungsschaltung 103 für elektrischen Strom verbunden.
  • Die Erfassungsschaltung 103 für elektrischen Strom ist eine Schaltung zum Erfassen eines elektrischen Stroms, der durch den Erfassungs-MOS-Transistor 107 fließt, um dadurch indirekt einen elektrischen Strom zu erfassen, der durch den Ausgangs-MOS-Transistor 106 fließt. Ein Energieverlust, der durch die Erfassungsschaltung 103 für elektrischen Strom verursacht wird, wird durch Einstellen eines Erfassungsverhältnisses, das den Wert des elektrischen Stroms des Erfassungs-MOS-Transistors 107 in Bezug auf den Wert des elektrischen Stroms des Ausgangs-MOS-Transistors 106 darstellt, auf einen kleinen Wert reduziert. Der durch den Ausgangs-MOS-Transistor 106 fließende elektrische Strom ist im Wesentlichen gleich einem elektrischen Strom, der durch die externe Last 102 fließt.
  • In der Erfassungsschaltung 103 für elektrischen Strom wird Drain des Erfassungs-MOS-Transistors 107 mit einem Operationsverstärker (nicht dargestellt) auf dem gleichen Potential gehalten wie Drain des Ausgangs-MOS-Transistors 106. Mit anderen Worten, Drain des Erfassungs-MOS-Transistors 107 und Drain des Ausgangs-MOS-Transistors 106 befinden sich in einem imaginären Kurzschlusszustand. Die Erfassungsschaltung 103 für elektrischen Strom verwendet eine Stromspiegelschaltung (nicht dargestellt), um beispielsweise aus einem schwachen elektrischen Strom, der durch den Erfassungs-MOS-Transistor 107 fließt, ein elektrisches Stromerfassungssignal zu erzeugen, das in die Steuerung 104 eingegeben wird. Die Erfassungsschaltung 103 für elektrischen Strom gibt das Erfassungssignal für elektrischen Strom, das einen erfassten Stromwert darstellt, in die Steuerung 104 ein. Die Steuerung 104 steuert einen elektrischen Strom, der durch die externe Last 102 fließt, wobei sie sich auf den Wert des elektrischen Stroms bezieht, der durch das Eingangssignal der elektrischen Stromerkennung angezeigt wird.
  • Die Treiberschaltung für elektrischen Strom gemäß Ausführungsform 1, die in 2 dargestellt ist, verwendet ein Beispiel für eine Schaltung, bei Source des Ausgangs-MOS-Transistors 106 mit dem Erdpotential verbunden ist, Source des Erfassungs-MOS-Transistors 107 mit der Erfassungsschaltung 103 für elektrischen Strom verbunden ist und Source des Ausgangs-MOS-Transistors 106 und Source des Erfassungs-MOS-Transistors 107 im imaginären Kurzschlusszustand sind. Da jedoch der Freiheitsgrad der Treiberschaltung für elektrischen Strom durch die elektrische Trennung des Erfassungs-MOS-Transistors 107 und des Ausgangs-MOS-Transistors 106 erhöht wird, ist es möglich, wie es bei dem Beispiel einer Schaltung nach dem anderen in 3 dargestellten Beispiel der Fall ist, eine Treiberschaltung für elektrischen Strom zu bauen, bei der Drain des Ausgangs-MOS-Transistors 106 mit dem Leistungsversorgungspotential verbunden ist, Drain des Erfassungs-MOS-Transistors 107 mit der Erfassungsschaltung 103 für elektrischen Strom verbunden ist und Drain des Ausgangs-MOS-Transistors 106 und Drain des Erfassungs-MOS-Transistors 107 im imaginären Kurzschlusszustand sind.
  • Gemäß dieser Ausführungsform hat die Halbleitervorrichtung, wie vorstehend beschrieben, den Ausgangs-MOS-Transistor 106, der die auf einem Halbleiterchip ausgebildeten Ausgangs-Transistorabschnitte 3 mit Sources, Gates und Drains aufweist, und der einen elektrischen Strom zum Antreiben der externen Last 102 ausgibt, und den Erfassungs-MOS-Transistor 107, der den Erfassungs-Transistorabschnitt 4 mit Sources, Gates und Drains aufweist, die auf dem Halbleiterchip ausgebildet sind, und eine Breite aufweist, die gleich den Querbreiten der Ausgangs-Transistorabschnitte 3 ist, und der den vom Ausgangs-MOS-Transistor 106 ausgegebenen elektrischen Strom erfasst. Da die Ausgangs-Transistorabschnitte 3 und der Erfassungs-Transistorabschnitt 4 die gleiche Breite haben, ist es daher möglich, eine Verringerung der Genauigkeit der Erfassung des elektrischen Stroms zu begrenzen, die auf die Temperaturdifferenz zwischen dem Ausgangs-MOS-Transistor 106 und dem Erfassungs-MOS-Transistor 107 zurückzuführen ist. Darüber hinaus wird, soweit es nicht notwendig ist, den Erfassungs-MOS-Transistor 107 innerhalb der Anordnung des Ausgangs-MOS-Transistors 106 anzuordnen, die Einschränkung des Layouts des Erfassungs-MOS-Transistors 107 aufgehoben.
  • Darüber hinaus ist der Erfassungs-Transistorabschnitt 4 in Längsrichtung in Übereinstimmung mit einem der Ausgangs-Transistorabschnitte 3 angeordnet, so dass die Querseite des Ausgangs-Transistorabschnitts 3 und die Seite des Erfassungs-Transistorabschnitts 4, die die gleiche Breite wie die Querbreite des Ausgangs-Transistorabschnitts 3 aufweist, aneinander angrenzen. Da der Ausgangs-Transistorabschnitt 3 und der Erfassungs-Transistorabschnitt 4 linear in Breitenausrichtung zueinander angeordnet sind, werden daher die Temperaturverteilungen des Ausgangs-Transistorabschnitts 3 und des Erfassungs-Transistorabschnitts 4 nahe beieinander gebracht, um eine Reduzierung der Genauigkeit der Erfassung des elektrischen Stroms zu verhindern.
  • Darüber hinaus weist der Erfassungs-MOS-Transistor 107 die gleiche Einheitsstruktur auf wie der Ausgangs-MOS-Transistor 106. Da der Ausgangs-MOS-Transistor 106 und der Erfassungs-MOS-Transistor 107 die gleiche Einheitsstruktur aufweisen, sind die elektrischen Leistungsdichten, die sie selbst entwickeln, und die elektrischen Leistungsdichten, die ihnen von außen gegeben werden, jeweils etwa gleich groß, so dass der Ausgangs-MOS-Transistor 106 und der Erfassungs-MOS-Transistor 107 eine Temperaturdifferenz entwickeln können.
  • Darüber hinaus sind die Ausgangs-Transistorabschnitte 3 als mehrere Ausgangs-Transistorabschnitte verfügbar, und der Erfassungs-Transistorabschnitt 4 ist so angeordnet, dass die Seite des Erfassungs-Transistorabschnitts 4, die die gleiche Breite wie die Querbreite der Ausgangs-Transistorabschnitte 3 aufweist, an die Querseite eines der Ausgangs-Transistorabschnitte 3d und 3e angrenzt. Da es die mehreren Ausgangs-Transistorabschnitte 3 gibt und der Erfassungs-Transistorabschnitt 4 in Längsrichtung in Übereinstimmung mit einem der Ausgangs-Transistorabschnitte 3 angeordnet ist, wird der Ausgangs-Transistorabschnitt 3 davon abgehalten, in Längsrichtung zu lang zu sein, und die elektrischen Querleistungsdichten des Ausgangs-MOS-Transistors 106 und des Erfassungs-MOS-Transistors 107 sind etwa gleich groß und verhindern, dass sie eine Temperaturdifferenz entwickeln.
  • Die Ausgangs-Transistorabschnitte 3 haben ihre Längsrichtung parallel zueinander und sind in den Querrichtungen angeordnet, und der Erfassungs-Transistorabschnitt 4 ist in Längsrichtung benachbart zu den Ausgangs-Transistorabschnitten 3d und 3e angeordnet, die auf einer quer zur äußersten Seite angeordnet sind. Da der Erfassungs-Transistorabschnitt 4 auf der quer zur äußersten Seite angeordnet ist, wird die Verbindungsanordnung des Ausgangs-MOS-Transistors 106 durch die Verbindungsanordnung des Erfassungs-MOS-Transistors 107 nicht eingeschränkt.
  • Darüber hinaus hat jeder der Ausgangs-Transistorabschnitte 3 und der Erfassungs-Transistorabschnitt 4 seine vier Seiten, die von der Grabennut 5 umgeben sind, die ein elektrisch isolierender Wärmeisolator ist. Da die Ausgangs-Transistorabschnitte 3 und der Erfassungs-Transistorabschnitt 4 von den jeweiligen Wärmeisolatoren umgeben und isoliert sind, werden sie davon abgehalten, sich thermisch gegenseitig zu beeinflussen. Darüber hinaus sind der Ausgangs-MOS-Transistor 106 und der Erfassungs-MOS-Transistor 107 elektrisch voneinander getrennt. Die elektrische Trennung des Ausgangs-MOS-Transistors 106 und des Erfassungs-MOS-Transistors 107 erhöht den Freiheitsgrad der Anordnung der Treiberschaltung für elektrischen Strom.
  • Darüber hinaus sind die beiden Ausgangs-Transistorabschnitte 3 in Längsrichtung in Sandwichbeziehung zum Erfassungs-Transistorabschnitt 4 so angeordnet, dass die Querseiten der Ausgangs-Transistorabschnitte 3 und die Seiten des Erfassungs-Transistorabschnitts 4, die die gleiche Breite wie die Querbreite der Ausgangs-Transistorabschnitte 3 aufweisen, aneinander angrenzen. Da die Ausgangs-Transistorabschnitte 3 den Erfassungs-Transistorabschnitt 4 dazwischen zwischenschalten, sind die Innentemperaturen des Erfassungs-Transistorabschnitts 4 und der Ausgangs-Transistorabschnitte 3 darauf beschränkt, sich voneinander zu unterscheiden.
  • Darüber hinaus ist die Querbreite der Ausgangs-Transistorabschnitte 3 gleich oder kleiner als 1/5 der Längslänge davon. Da die Längslänge der Ausgangs-Transistorabschnitte 3 gleich oder größer als das Fünffache ihrer Querbreite ist, weisen die Ausgangs-Transistorabschnitte 3 eine ausreichend lange, in Längsrichtung gleichmäßige Temperaturverteilung auf.
  • Darüber hinaus bilden der Ausgangs-MOS-Transistor 106 und der Erfassungs-MOS-Transistor 107 einen lateralen diffundierten MOS-Transistor. In einer Anordnung, die Hochspannungs-MOS-Transistoren verwendet, bei denen Drains oder Sources des Erfassungs-MOS-Transistors 107 und des Ausgangs-MOS-Transistors 106 auf einem Halbleiterchip elektrisch verbunden sind, ist es möglich, eine Verringerung der Genauigkeit der Erfassung des elektrischen Stroms zu begrenzen, die auf eine Temperaturdifferenz zwischen dem Ausgangs-MOS-Transistor 106 und dem Erfassungs-MOS-Transistor 107 zurückzuführen ist.
  • Die Halbleitervorrichtung gemäß Ausführungsform 1 ist so angeordnet, dass der Erfassungs-Transistorabschnitt 4 zwischen den beiden Ausgangs-Transistorabschnitten 3d und 3e angeordnet ist. Die vorliegende Erfindung ist jedoch nicht auf solche Details beschränkt. Gemäß einer ebenfalls nicht beanspruchten Ausführungsform 2 ist eine Halbleitervorrichtung dargestellt, die so angeordnet ist, dass ein Erfassungs-Transistorabschnitt 4 nur an einen Ausgangs-Transistorabschnitt angrenzt.
  • 4 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß der nicht beanspruchten Ausführungsform 2. Ein Schaltplan einer Treiberschaltung für elektrischen Strom gemäß Ausführungsform 2 ist ähnlich dem in 2 dargestellten Schaltplan gemäß Ausführungsform 1.
  • Unter Bezugnahme auf 4 unterscheidet sich die Halbleitervorrichtung gemäß Ausführungsform 2 von der Halbleitervorrichtung gemäß Ausführungsform 1 dadurch, dass der Erfassungs-Transistorabschnitt 4 des Erfassungs-MOS-Transistors 107 nur auf einer Seite an einen 3d der Ausgangs-Transistorabschnitte 3a, 3b, 3c und 3d des Ausgangs-MOS-Transistors 106 angrenzt. Folglich wird auf den in 1 dargestellten Ausgangs-Transistorabschnitt 3e verzichtet und der Ausgangs-Transistorabschnitt 3d weist eine auf L3 vergrößerte längere Seitenlänge auf.
  • Darüber hinaus unterscheidet sich die Halbleitervorrichtung gemäß Ausführungsform 2 auch von der Halbleitervorrichtung gemäß Ausführungsform 1 dadurch, dass der Erfassungs-Transistorabschnitt 4 auf einer Seite davon, die der Seite gegenüberliegt, die dem Ausgangs-Transistorabschnitt 3d benachbart ist, eine Grabennut 7 mit einem größeren Wärmewiderstand als die Grabennut 5 auf den anderen Seiten aufweist. Da der Wärmewiderstand der Grabennut 7 größer ist als der Wärmewiderstand der Grabennut 5, wird die vom Erfassungs-MOS-Transistor 107 erzeugte Wärme von der Grabennut 7 nicht abgestrahlt. Mit dieser Anordnung wird die Differenz zwischen den Innentemperaturen des Ausgangs-MOS-Transistors 106 und des Erfassungs-MOS-Transistors 107 von einer Erhöhung abgehalten, wodurch die Abhängigkeit des Erfassungsverhältnisses vom Treiberstrom verringert wird, während gleichzeitig der Erfassungs-Transistorabschnitt 4 an einer Ecke der gesamten Transistoranordnung einschließlich des Erfassungs-Transistorabschnitts 4 und der Ausgangs-Transistorabschnitte 3 angeordnet werden kann. Dadurch wird die Regelmäßigkeit des Verbindungslayouts des Ausgangs-MOS-Transistors 106 weiter erhöht.
  • Gemäß dieser Ausführungsform sind, wie vorstehend beschrieben, einer der Ausgangs-Transistorabschnitte 3 und der Erfassungs-Transistorabschnitt 4 in einem Längsgitter so angeordnet, dass die Querseite des Ausgangs-Transistorabschnitts 3 und die Seite des Erfassungs-Transistorabschnitts, die die gleiche Breite wie die Querbreite des Ausgangs-Transistorabschnitts aufweist, aneinander angrenzen, und von den Wärmeisolatoren auf den vier Seiten des Erfassungs-Transistorabschnitts 4 hat die Grabennut 7, die der Wärmeisolator gegenüber der Seite neben dem Ausgangs-Transistorabschnitt 3 ist, den größeren Wärmewiderstand als der Wärmeisolator (die Grabennut 5) auf den anderen Seiten. Es wird mehr Wärme von der Seite des Erfassungs-Transistorabschnitts 4 gegenüber der Seite, die an den Ausgangs-Transistorabschnitt 3 angrenzt, abgestrahlt, wodurch die Innentemperaturen des Erfassungs-Transistorabschnitts 4 und der Ausgangs-Transistorabschnitte 3 nicht voneinander abweichen.
  • Gemäß Ausführungsform 1 wird die Halbleitervorrichtung dargestellt, die in der Treiberschaltung für elektrischen Strom verwendet wird, die einen positiven elektrischen Strom durch die externe Last 102 fließen lässt, wie in 2 oder 3 dargestellt. Gemäß Ausführungsform 3 wird eine Halbleitervorrichtung dargestellt, die in einer Treiberschaltung für elektrischen Strom verwendet wird, die bewirkt, dass ein positiver (oberer) und ein negativer (unterer) elektrischer Strom durch eine externe Last fließt. Folglich beinhaltet die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform einen Ausgangs-MOS-Transistor und einen Erfassungs-MOS-Transistor für einen oberen elektrischen Strom und einen Ausgangs-MOS-Transistor und einen Erfassungs-MOS-Transistor für einen unteren elektrischen Strom.
  • 5 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß Ausführungsform 3. Die Halbleitervorrichtung beinhaltet einen unteren Ausgangs-MOS-Transistor 207, einen unteren Erfassungs-MOS-Transistor 209, einen oberen Ausgangs-MOS-Transistor 208 und einen oberen Erfassungs-MOS-Transistor 210. Die unteren MOS-Transistoren, d.h. der untere Ausgangs-MOS-Transistor 207 und der untere Erfassungs-MOS-Transistor 209, weisen ähnliche Strukturen auf wie der Ausgangs-MOS-Transistor 106 und der Erfassungs-MOS-Transistor 107 gemäß der in 1 dargestellten nicht beanspruchten Ausführungsform 1. Die oberen MOS-Transistoren, d.h. der obere Ausgangs-MOS-Transistor 208 und der obere Erfassungs-MOS-Transistor 210, sind ebenfalls von ähnlicher Struktur wie der Ausgangs-MOS-Transistor 106 und der Erfassungs-MOS-Transistor 107 gemäß nicht beanspruchter Ausführungsform 1 in 1.
  • Der untere Ausgangs-MOS-Transistor 207 weist eine Vielzahl von unteren Ausgangs-Transistorabschnitten 10a, 10b, 10c und 10d auf, einschließlich Sources, Gates und Drains, die auf einem Halbleiterchip ausgebildet sind, und gibt einen elektrischen Strom zum Antreiben einer externen Last aus. Die unteren Ausgangs-Transistorabschnitte 10a, 10b, 10c und 10d können im Folgenden zusammenfassend als untere Ausgangs-Transistorabschnitte 10 bezeichnet werden.
  • Der untere Erfassungs-MOS-Transistor 209 weist einen unteren Erfassungs-Transistorabschnitt 12 auf, Sources, Gates und Drains beinhaltet, die auf einem Halbleiterchip ausgebildet sind, wie dies beim unteren Ausgangs-MOS-Transistor 207 der Fall ist, und erfasst einen elektrischen Stromausgang des unteren Ausgangs-MOS-Transistors 207. Der untere Erfassungs-Transistorabschnitt 12 weist eine Breite W auf, die gleich den Querbreiten der unteren Ausgangs-Transistorabschnitte 10a bis 10d ist.
  • Der obere Ausgangs-MOS-Transistor 208 weist eine Vielzahl von oberen Ausgangs-Transistorabschnitten 11a, 11b, 11c und 11d auf, einschließlich Sources, Gates und Drains, die auf einem Halbleiterchip ausgebildet sind, und gibt einen elektrischen Strom zum Antreiben der externen Last aus. Die oberen Ausgangs-Transistorabschnitte 11a, 11b, 11c und 11d können im Folgenden gemeinsam als obere Ausgangs-Transistorabschnitte 11 bezeichnet werden.
  • Der obere Erfassungs-MOS-Transistor 210 weist einen oberen Erfassungs-Transistorabschnitt 13 auf, Sources, Gates und Drains beinhaltet, die auf einem Halbleiterchip ausgebildet sind, wie es beim oberen Ausgangs-MOS-Transistor 208 der Fall ist, und erfasst einen elektrischen Stromausgang des oberen Ausgangs-MOS-Transistors 208. Der obere Erfassungs-Transistorabschnitt 13 weist eine Breite W auf, die gleich den Querbreiten der oberen Ausgangs-Transistorabschnitte 11a bis 11d ist.
  • In 5 sind von den drei Elektroden des unteren Ausgangs-MOS-Transistors 207, des unteren Erfassungs-MOS-Transistors 209, des oberen Ausgangs-MOS-Transistors 208 und des oberen Erfassungs-MOS-Transistors 210 nur Gate-Elektroden 6 dargestellt.
  • Gemäß der vorliegenden Ausführungsform sind ferner die unteren Ausgangs-Transistorabschnitte (dritte Transistorgruppe) 10a, 10b, 10c und 10d des unteren Ausgangs-MOS-Transistors 207 und die obere n Ausgangs-Transistorabschnitte (vierte Transistorgruppe) 11a, 11b, 11c und 11d des obere n Ausgangs-MOS-Transistors 208 abwechselnd so angeordnet, dass sie die voneinander beabstandeten Abschnitte füllen. Bezogen auf eine der beiden Gruppen sind der Abstand d gemäß Ausführungsform 1 und die Breite W gleich. Da die unteren Ausgangs-Transistorabschnitte 10 und die oberen Ausgangs-Transistorabschnitte 11 lückenlos dazwischen angeordnet sind, kann nach der vorliegenden Ausführungsform die Chipfläche des Ausgangs-MOS-Transistors effizient genutzt werden.
  • 6 ist ein Schaltplan einer Treiberschaltung für elektrischen Strom mit der Halbleitervorrichtung gemäß Ausführungsform 3. Unter Bezugnahme auf 6 sind Drain des unteren Erfassungs-MOS-Transistors 209 und Drain des unteren Ausgangs-MOS-Transistors 207 gemeinsam mit einer Klemme einer externen Last 202 verbunden. Die andere Klemme der externen Last 202 ist mit GND (Erdpotenzial) verbunden.
  • Das Gate des unteren Erfassungs-MOS-Transistors 209 und das Gate des unteren Ausgangs-MOS-Transistors 207 sind gemeinsam mit einer unteren Stromsteuerklemme einer Steuerung 205 verbunden. Die Niederspannungs-Stromsteuerklemme ist eine Klemme zur Ausgabe eines Niederspannungs-Steuersignals, mit der die Steuerung 205 einen elektrischen Strom steuert, der durch die externe Last 202 fließt. Source des unteren Ausgangs-MOS-Transistors 207 ist mit GND verbunden. Source des unteren Erfassungs-MOS-Transistors 209 ist mit einer unteren Erfassungsschaltung für elektrischen Strom 203 verbunden.
  • Die untere Erfassungsschaltung für elektrischen Strom 203 ist eine Schaltung zum Erfassen eines elektrischen Stroms, der durch den unteren Erfassungs-MOS-Transistor 209 fließt, um dadurch indirekt einen elektrischen Strom zu erfassen, der durch den unteren Ausgangs-MOS-Transistor 207 fließt. Ein Energieverlust, der durch die Erfassungsschaltung für elektrischen Strom 203 verursacht wird, wird reduziert, indem ein Erfassungsverhältnis eingestellt wird, das den Wert des elektrischen Stroms des unteren Erfassungs-MOS-Transistors 209 in Bezug auf den Wert des elektrischen Stroms des unteren Ausgangs-MOS-Transistors 207 auf einen kleinen Wert darstellt. Während der später zu beschreibende obere Ausgangs-MOS-Transistor 208 ausgeschaltet ist, ist der durch den unteren Ausgangs-MOS-Transistor 207 fließende elektrische Strom im Wesentlichen gleich einem negativen elektrischen Strom, der durch die externe Last 202 fließt.
  • In der unteren Erfassungsschaltung für elektrischen Strom 203 wird Source des unteren Erfassungs-MOS-Transistors 209 auf dem gleichen Potential gehalten wie Source des unteren Ausgangs-MOS-Transistors 207 mit einem Operationsverstärker (nicht dargestellt). Mit anderen Worten, Source des unteren Erfassungs-MOS-Transistors 209 und Source des unteren Ausgangs-MOS-Transistors 207 befinden sich in einem imaginären Kurzschlusszustand. Die untere Erfassungsschaltung für elektrischen Strom 203 verwendet eine Stromspiegelschaltung (nicht dargestellt), um beispielsweise aus einem schwachen elektrischen Strom, der durch den unteren Erfassungs-MOS-Transistor 209 fließt, ein unteres elektrisches Stromerfassungssignal zu erzeugen, das in die Steuerung 205 eingegeben wird. Die untere Erfassungsschaltung für elektrischen Strom 203 gibt das untere Erfassungssignal für elektrischen Strom, das einen erfassten Stromwert darstellt, an die Steuerung 205 weiter. Die Steuerung 205 steuert einen negativen elektrischen Strom, der durch die externe Last 202 fließt, während sie sich auf den Wert des elektrischen Stroms bezieht, der durch das Signal zur Erfassung des unteren elektrischen Stroms angezeigt wird. Wenn der negative elektrische Strom durch die externe Last 202 fließen soll, schaltet die Steuerung 205 den oberen Ausgangs-MOS-Transistor 208 ab, wie später beschrieben.
  • Source des oberen Erfassungs-MOS-Transistors 210 und Source des oberen Ausgangs-MOS-Transistors 208 sind gemeinsam mit dem Anschluss der externen Last 202 verbunden, an den Drain des unteren Erfassungs-MOS-Transistors 209 und Drain des unteren Ausgangs-MOS-Transistors 207 angeschlossen sind.
  • Das Gate des oberen Erfassungs-MOS-Transistors 210 und das Gate des oberen Ausgangs-MOS-Transistors 208 sind gemeinsam mit einer oberen Stromsteuerklemme der Steuerung 205 verbunden. Die obere Elektrostrom-Steuerklemme ist eine Klemme zur Ausgabe eines oberen Kontrollsignals, mit der die Steuerung 205 einen elektrischen Strom steuert, der durch die externe Last 202 fließt. Drain des oberen Ausgangs-MOS-Transistors 208 ist mit einem Pluspol (Leistungsversorgungspotential VB) einer Leistungsversorgung 206 verbunden. Die Leistungsversorgung 206 hat einen Minuspol, der mit GND (Erdpotenzial) verbunden ist. Drain des oberen Erfassungs-MOS-Transistors 210 ist mit einer oberen Erfassungsschaltung für elektrischen Strom 204 verbunden.
  • Die obere Erfassungsschaltung für elektrischen Strom 204 ist eine Schaltung zum Erfassen eines elektrischen Stroms, der durch den oberen Erfassungs-MOS-Transistor 210 fließt, um dadurch indirekt einen elektrischen Strom zu erfassen, der durch den oberen Ausgangs-MOS-Transistor 208 fließt. Ein Energieverlust, der durch die obere Erfassungsschaltung für elektrischen Strom 204 verursacht wird, wird reduziert, indem ein Erfassungsverhältnis eingestellt wird, das den Wert des elektrischen Stroms des oberen Erfassungs-MOS-Transistors 210 in Bezug auf den Wert des elektrischen Stroms des oberen Ausgangs-MOS-Transistors 208 auf einen kleinen Wert darstellt. Der elektrische Strom, der durch den oberen Ausgangs-MOS-Transistor 208 fließt, ist im Wesentlichen gleich einem positiven elektrischen Strom, der durch die externe Last 202 fließt.
  • In der oberen Erfassungsschaltung für elektrischen Strom 204 wird Drain des oberen Erfassungs-MOS-Transistors 210 mit einem Operationsverstärker (nicht dargestellt) auf dem gleichen Potential gehalten wie Drain des oberen Ausgangs-MOS-Transistors 208. Mit anderen Worten, Drain des oberen Erfassungs-MOS-Transistors 210 und Drain des oberen Ausgangs-MOS-Transistors 208 befinden sich in einem imaginären Kurzschlusszustand. Die oberen Erfassungsschaltung für elektrischen Strom 204 verwendet eine Stromspiegelschaltung (nicht dargestellt), um beispielsweise ein oberen Erkennungssignal für den elektrischen Strom zu erzeugen, das in die Steuerung 205 eingegeben wird, und zwar aus einem schwachen elektrischen Strom, der durch den oberen Erfassungs-MOS-Transistor 210 fließt. Die obere Erfassungsschaltung für elektrischen Strom 204 gibt das obere Erfassungssignal für den elektrischen Strom, das einen erfassten Wert des elektrischen Stroms darstellt, in die Steuerung 205 ein. Die Steuerung 205 steuert einen positiven elektrischen Strom, der durch die externe Last 202 fließt, wobei sie sich auf den Wert des elektrischen Stroms bezieht, der durch das Eingangssignal der elektrischen Stromerkennung angezeigt wird. Wenn der positive elektrische Strom durch die externe Last 202 fließen soll, schaltet die Steuerung 205 den oben beschriebenen unteren Ausgangs-MOS-Transistor 207 ab.
  • Wie vorstehend beschrieben, beinhaltet die Treiberschaltung für elektrischen Strom gemäß Ausführungsform 3 in 6 den unteren Ausgangs-MOS-Transistor 207, der mit dem Erdpotential GND verbunden ist, und den oberen Ausgangs-MOS-Transistor 208, der mit der Leistungsversorgungsspannung VB verbunden ist, wobei beide Transistoren mit der externen Last 202 verbunden sind. Um einen elektrischen Stromfluss zur externen Last 202 zu bewirken, wird der obere Ausgangs-MOS-Transistor 208 eingeschaltet und der untere Ausgangs-MOS-Transistor 207 ausgeschaltet. Um einen elektrischen Strom von der externen Last 202 fließen zu lassen, wird der untere Ausgangs-MOS-Transistor 207 eingeschaltet und der obere Ausgangs-MOS-Transistor 208 ausgeschaltet. Die beiden Transistoren sind nicht gleichzeitig eingeschaltet. Während einer der MOS-Transistoren Wärme erzeugt, erzeugt der andere MOS-Transistor daher keine Wärme.
  • Gemäß der vorliegenden Ausführungsform sind die Innentemperaturen dieser Transistoren also im Wesentlichen gleich, da die unteren Ausgangs-Transistorabschnitte (dritte Transistorgruppe) 10a, 10b, 10c und 10d des unteren Ausgangs-MOS-Transistors 207 in im Wesentlichen die gleiche Umgebung gebracht werden. Darüber hinaus ist die Innentemperatur der Transistoren des unteren Erfassungs-Transistorabschnitts (fünfte Transistorgruppe) des unteren Erfassungs-MOS-Transistors 209, der angrenzend an die unteren Ausgangs-Transistorabschnitte 10c und 10d angeordnet ist, im Wesentlichen gleich den Innentemperaturen der Transistoren der unteren Ausgangs-Transistorabschnitte 10.
  • Gemäß der vorliegenden Ausführungsform sind die Innentemperaturen dieser Transistoren im Wesentlichen gleich, da die oberen Ausgangs-Transistorabschnitte (vierte Transistorgruppe) 11a, 11b, 11c und 11d des oberen Ausgangs-MOS-Transistors 208 im Wesentlichen in die gleiche Umgebung eingebracht sind. Darüber hinaus ist die Innentemperatur der Transistoren des oberen Erfassungs-Transistorabschnitts (sechste Transistorgruppe) 13 des oberen Erfassungs-MOS-Transistors 210, der angrenzend an die oberen Ausgangs-Transistorabschnitte 11a und 11b angeordnet ist, im Wesentlichen gleich den Innentemperaturen der Transistoren der oberen Ausgangs-Transistorabschnitte 11.
  • Wie vorstehend beschrieben, sind die Innentemperaturen des oberen Ausgangs-MOS-Transistors 208 und des oberen Erfassungs-MOS-Transistors 210 im Wesentlichen gleich. Da bei dieser Anordnung die Erfassungs-MOS-Transistoren 209 und 210 an den Querenden der Ausgangs-MOS-Transistoren 207 und 208 angeordnet werden können und gleichzeitig die Abhängigkeit des Erfassungsverhältnisses vom Treiberstrom reduziert wird, wird die Regelmäßigkeit der Verbindungslayouts der Ausgangs-MOS-Transistoren 207 und 208 weiter erhöht.
  • Gemäß der vorliegenden Ausführungsform sind, wie vorstehend beschrieben, die Ausgangs-Transistorabschnitte 10 (oder 11) in den Querrichtungen in beabstandeten Intervallen gleich oder größer als die Querbreite W angeordnet. Insofern, als die Ausgangs-Transistorabschnitte 10 (oder 11) in den Querrichtungen in den beabstandeten Intervallen d gleich oder größer als die Breite der Kanäle angeordnet sind, wird die Wirkung der Wärme, die gegenseitig auf die MOS-Transistoren aufgebracht wird, ausreichend reduziert, wodurch der Ausgangs-MOS-Transistor 207 (oder 208) und der Erfassungs-MOS-Transistor 209 (oder 210) daran gehindert werden, eine Temperaturdifferenz zu entwickeln. Nach der vorliegenden Ausführungsform ist d = W. Die Wirkung von Wärme wird jedoch weiter reduziert, wenn d > W.
  • Die Halbleitervorrichtung hat als die Ausgangs-Transistorabschnitte: die Vielzahl von oberen Ausgangs-Transistorabschnitten 11, die den oberen Ausgangs-MOS-Transistor 208 aufweisen, der zwischen dem Leistungsversorgungspotential VB und der externen Last 202 angeordnet ist, wobei jeder der Vielzahl von oberen Ausgangs-Transistorabschnitten von den Grabennuten 5 umgeben ist; und die Vielzahl von unteren Ausgangs-Transistorabschnitten 10, die den unteren Ausgangs-MOS-Transistor 207 aufweisen, der zwischen der externen Last 202 und dem Erdpotenzial GND angeordnet ist, wobei jeder der Vielzahl von unteren Ausgangs-Transistorabschnitten von den Grabennuten 5 umgeben ist. Die Halbleitervorrichtung hat auch, wie die Erfassungs-Transistorabschnitte: den oberen Erfassungs-Transistorabschnitt 13, der den oberen Erfassungs-MOS-Transistor 210 zum Erfassen eines elektrischen Stroms durch den oberen Ausgangs-MOS-Transistor 208 aufweist, der die gleiche Breite wie die Querbreite eines der oberen Ausgangs-Transistorabschnitte 11 aufweist und der benachbart zu dem einen der oberen Ausgangs-Transistorabschnitte 11 angeordnet ist; und den unteren Erfassungs-Transistorabschnitt 12, der den unteren Erfassungs-MOS-Transistor 209 zum Erfassen eines elektrischen Stroms durch den unteren Ausgangs-MOS-Transistor 207 aufweist, der die gleiche Breite wie die Querbreite eines der unteren Ausgangs-Transistorabschnitte 10 aufweist und der angrenzend an den einen der unteren Ausgangs-Transistorabschnitte 10 angeordnet ist. Die oberen Ausgangs-Transistorabschnitte 11 und die unteren Ausgangs-Transistorabschnitte 10 sind abwechselnd nebeneinander angeordnet.
  • Folglich sind die oberen Ausgangs-Transistorabschnitte 11 und die unteren Ausgangs-Transistorabschnitte 10 abwechselnd angeordnet, und wenn entweder die oberen Ausgangs-Transistorabschnitte 11 oder die unteren Ausgangs-Transistorabschnitte 10 eingeschaltet sind, werden die anderen Ausgangs-Transistorabschnitte ausgeschaltet, wodurch ein hoher Flächenwirkungsgrad erreicht wird, und ferner funktioniert die andere Gruppe aus der Sicht der Wärmestrahlung einer der Gruppen so, als ob sie Räume zwischen den Ausgangs-Transistorabschnitten bereitstellt, wodurch die Wirkung der gemeinsam auf die Ausgangs-Transistorabschnitte aufgebrachten Wärme ausreichend reduziert wird.
  • Gemäß Ausführungsform 3 ist der Erfassungs-Transistorabschnitt zwischen den beiden Ausgangs-Transistorabschnitten in Bezug auf jeden der oberen und unteren elektrischen Ströme sandwichartig angeordnet. Die vorliegende Erfindung ist jedoch nicht auf solche Details beschränkt. Gemäß Ausführungsform 4 ist eine Halbleitervorrichtung dargestellt, die so angeordnet ist, dass ein Erfassungs-Transistorabschnitt nur an einen Ausgangs-Transistorabschnitt angrenzt, bezogen auf jeden der oberen und unteren elektrischen Ströme.
  • 7 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß Ausführungsform 4. Ein Schaltplan einer Treiberschaltung für elektrischen Strom gemäß Ausführungsform 4 ist ähnlich dem in 6 dargestellten Schaltplan gemäß Ausführungsform 3.
  • 7 veranschaulicht eine Anordnung gemäß Ausführungsform 4. Die Halbleitervorrichtung gemäß Ausführungsform 4 unterscheidet sich von der Halbleitervorrichtung gemäß Ausführungsform 3, wie in 5, dass der obere Erfassungs-Transistorabschnitt 13 des oberen Erfassungs-MOS-Transistors 210 nur auf einer Seite angrenzend an eine 11a der Ausgangs-Transistorabschnitte 11a, 11b, 11c und 11d des oberen Ausgangs-MOS-Transistors 208 angeordnet ist, und dass der untere Erfassungs-Transistorabschnitt 12 des unteren Erfassungs-MOS-Transistors 209 nur auf einer Seite angrenzend an eine 10c der Ausgangs-Transistorabschnitte 10a, 10b, 10c und 10d des unteren Ausgangs-MOS-Transistors 207 angeordnet ist. Gemäß Ausführungsform 4, wie es bei Ausführungsform 3 der Fall ist, sind die oberen Ausgangs-Transistorabschnitte 11 des oberen Ausgangs-MOS-Transistors 208 und die unteren Ausgangs-Transistorabschnitte 10 des unteren Ausgangs-MOS-Transistors 207 abwechselnd so angeordnet, dass sie die voneinander beabstandeten Abschnitte füllen. Bezogen auf eine der beiden Gruppen sind der Abstand d gemäß Ausführungsform 2 und die Breite W gleich. Da die unteren Ausgangs-Transistorabschnitte 10 und die oberen Ausgangs-Transistorabschnitte 11 lückenlos dazwischen angeordnet sind, kann nach der vorliegenden Ausführungsform die Chipfläche des Ausgangs-MOS-Transistors effizient genutzt werden.
  • Die obigen Punkte von Ausführungsform 4 ähneln denen von Ausführungsform 3. Gemäß Ausführungsform 4, wie es bei Ausführungsform 2 der Fall ist, weist der untere Erfassungs-Transistorabschnitt 12 auf einer Seite davon gegenüber der Seite, die an den unteren Ausgangs-Transistorabschnitt 10c angrenzt, eine Grabennut 7 auf, die einen größeren Wärmewiderstand aufweist als die Grabennut 5 auf den anderen Seiten. Ebenso weist der obere Erfassungs-Transistorabschnitt 13 auf seiner Seite gegenüber der Seite, die an den oberen Ausgangs-Transistorabschnitt 11a angrenzt, eine Grabennut 7 mit einem größeren Wärmewiderstand als die Grabennut 5 auf. Da der Wärmewiderstand der Grabennut 7 größer ist als der Wärmewiderstand der Grabennut 5, wird die vom Erfassungs-MOS-Transistor 209 erzeugte Wärme von der Grabennut 7 nicht abgestrahlt. Mit dieser Anordnung wird die Differenz zwischen den Innentemperaturen des unteren Ausgangs-MOS-Transistors 207 und des unteren Erfassungs-MOS-Transistors 209 von einer Erhöhung abgehalten, wodurch die Abhängigkeit des Erfassungsverhältnisses vom Treiberstrom verringert wird, während gleichzeitig der untere Erfassungs-Transistorabschnitt 12 an einer Ecke der gesamten Transistoranordnung einschließlich des unteren Erfassungs-Transistorabschnitts 12 und der unteren Ausgangs-Transistorabschnitte 10 angeordnet werden kann. Dadurch wird die Regelmäßigkeit des Verbindungslayouts des unteren Ausgangs-MOS-Transistors 207 weiter erhöht. Darüber hinaus wird die Differenz zwischen den Innentemperaturen des oberen Ausgangs-MOS-Transistors 208 und des oberen Erfassungs-MOS-Transistors 210 davon abgehalten, zu steigen, wodurch die Abhängigkeit des Erfassungsverhältnisses vom Treiberstrom verringert wird, während gleichzeitig der obere Erfassungs-Transistorabschnitt 13 an einer Ecke der gesamten Transistoranordnung einschließlich des oberen Erfassungs-Transistorabschnitts 13 und der obere Ausgangs-Transistorabschnitte 11 angeordnet werden kann. Dadurch wird die Regelmäßigkeit des Verbindungslayouts des oberen Ausgangs-MOS-Transistors 208 weiter erhöht.
  • In Ausführungsform 4 ist jeder der oberen und unteren Erfassungs-Transistorabschnitte an einer Ecke der gesamten Transistoranordnung angeordnet. Jedoch kann nur einer von beiden von ihnen von einer solchen Anordnung sein, und der andere kann von einer Anordnung ähnlich der Ausführungsform 3 sein.
  • Bezugszeichenliste
    • 3
    Ausgangs-Transistorabschnitt
    4
    Erfassungs-Transistorabschnitt
    5
    Grabennut
    6
    Gate-Elektrode
    7
    Grabennut
    10
    Unterer Ausgangs-Transistorabschnitt
    11
    Oberer Ausgangs-Transistorabschnitt
    12
    unterer Erfassungs-Transistorabschnitt
    13
    Oberer Erfassungs-Transistorabschnitt
    103
    Erfassungsschaltung für elektrischen Strom
    104
    Steuerung
    105
    Leistungsversorgung
    106
    Ausgangs-MOS-Transistor
    107
    Erfassungs-MOS-Transistor
    202
    Externe Last
    203
    Untere Erfassungsschaltung für elektrischen Strom
    204
    Obere Erfassungsschaltung für elektrischen Strom
    205
    Steuerung
    206
    Leistungsversorgung
    207
    Unterer Ausgangs-MOS-Transistor
    208
    Oberer Ausgangs-MOS-Transistor
    209
    Unterer Erfassungs-MOS-Transistor
    210
    Oberer Erfassungs-MOS-Transistor

Claims (9)

  1. Halbleitervorrichtung, umfassend: einen Ausgangs-MOS-Transistor (106), der Ausgangs-Transistorabschnitte (3) mit Source, Gate und Drain aufweist, der auf einem Halbleiterchip ausgebildet ist, und der einen elektrischen Strom zum Antreiben einer externen Last ausgibt, wobei die Ausgangs-Transistorabschnitte (3) eine Vielzahl von oberen Ausgangs-Transistorabschnitten (11), die einen oberen Ausgangs-MOS-Transistor (208) aufweisen, der zwischen einem Leistungsversorgungspotential und der externen Last (202) angeordnet ist, wobei jeder der Vielzahl von oberen Ausgangs-Transistorabschnitten (11) von Grabennuten (5) umgeben ist, und eine Vielzahl von unteren Ausgangs-Transistorabschnitten (10), die einen unteren Ausgangs-MOS-Transistor (207) aufweisen, der zwischen der externen Last (202) und einem Erdpotential (GND) angeordnet ist, wobei jeder der Vielzahl von unteren Ausgangs-Transistorabschnitten (10) von Grabennuten (5) umgeben ist, umfassen; und einen Erfassungs-MOS-Transistor (107), der einen Erfassungs-Transistorabschnitt (4) mit Source, Gate und Drain aufweist, der auf dem Halbleiterchip ausgebildet ist und eine Breite aufweist, die gleich einer Querbreite eines Ausgangs-Transistorabschnitts ist, und der den vom Ausgangs-MOS-Transistor (106) ausgegebenen elektrischen Strom erfasst, wobei der Erfassungs-Transistorabschnitt (4) einen oberen Erfassungs-Transistorabschnitt (13), der einen oberen Erfassungs-MOS-Transistor (210) zum Erfassen eines elektrischen Stroms durch den oberen Ausgangs-MOS-Transistor aufweist, der eine gleiche Breite wie eine Querbreite eines der oberen Ausgangs-Transistorabschnitte (11) aufweist und der angrenzend an den einen der oberen Ausgangs-Transistorabschnitte (11) angeordnet ist, und einen unteren Erfassungs-Transistorabschnitt (12) umfasst, der einen unteren Erfassungs-MOS-Transistor (209) zum Erfassen eines elektrischen Stroms durch den unteren Ausgangs-MOS-Transistor (207) aufweist, der eine gleiche Breite wie eine Querbreite eines der unteren Ausgangs-Transistorabschnitte (10) aufweist und der angrenzend an den einen der unteren Ausgangs-Transistorabschnitte (10) angeordnet ist, wobei die oberen Ausgangs-Transistorabschnitte (11) und die unteren Ausgangs-Transistorabschnitte (10) abwechselnd nebeneinander angeordnet sind.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Erfassungs-Transistorabschnitt (4) in Längsrichtung nebeneinander mit dem Ausgangs-Transistorabschnitt (3) angeordnet ist, so dass eine Querseite des Ausgangs-Transistorabschnitts (3) und eine Seite des Erfassungs-Transistorabschnitts (4) aneinander angrenzen, wobei die Seite eine gleiche Breite wie die Querbreite des Ausgangs-Transistorabschnitts (3) aufweist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei der Erfassungs-MOS-Transistor (107) eine gleiche Einheitsstruktur aufweist wie der Ausgangs-MOS-Transistor (106) .
  4. Halbleitervorrichtung nach Anspruch 1, wobei die Vielzahl von Ausgangs-Transistorabschnitten (3) Längsrichtungen parallel zueinander aufweisen und in Querrichtungen angeordnet sind, und der Erfassungs-Transistorabschnitt (4) in Längsrichtung angrenzend an einen der Ausgangs-Transistorabschnitte (3) angeordnet ist, der auf einer in Querrichtung äußersten Seite angeordnet ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei jeder der Ausgangs-Transistorabschnitte (3) und der Erfassungs-Transistorabschnitte (4) vier Seiten aufweist, die von elektrisch isolierenden Wärmeisolatoren umgeben sind.
  6. Halbleitervorrichtung nach Anspruch 5, wobei zwei der Ausgangs-Transistorabschnitte (3) in Längsrichtung in Übereinstimmung mit dem Ausgangs-Transistorabschnitt (3) in Sandwichbeziehung zu dem Erfassungs-Transistorabschnitt (4) angeordnet sind, so dass eine Querseite des Ausgangs-Transistorabschnitts (3) und eine Seite des Erfassungs-Transistorabschnitts (4) aneinander angrenzen, wobei die Seite eine gleiche Breite wie die Querbreite des Ausgangs-Transistorabschnitts aufweist.
  7. Halbleitervorrichtung nach Anspruch 5, wobei der Ausgangs-Transistorabschnitt (3) und der Erfassungs-Transistorabschnitt (4) in Längsrichtung so angeordnet sind, dass eine Querseite des Ausgangs-Transistorabschnitts (3) und eine Seite des Erfassungs-Transistorabschnitts (4) aneinander angrenzen, wobei die Seite eine gleiche Breite wie die Querbreite des Ausgangs-Transistorabschnitts aufweist, und von den Wärmeisolatoren auf den vier Seiten des Erfassungs-Transistorabschnitts ein Wärmeisolator auf einer Seite, die einer Seite gegenüberliegt, die an den Ausgangs-Transistorabschnitt angrenzt, einen höheren Wärmewiderstand aufweist als andere Wärmeisolatoren auf anderen Seiten.
  8. Halbleitervorrichtung nach Anspruch 2, wobei der Ausgangs-Transistorabschnitt (3) eine Querbreite aufweist, die gleich oder kleiner als 1/5 einer Längslänge des Ausgangs-Transistorabschnitts (3) ist.
  9. Halbleitervorrichtung nach Anspruch 1, wobei der Ausgangs-MOS-Transistor und der Erfassungs-MOS-Transistor einen lateralen diffundierten MOS-Transistor bilden.
DE112018002348.6T 2017-06-19 2018-04-16 Halbleitervorrichtung mit Ausgangs-MOS-Transistor und Erfassungs-MOS-Transistor Active DE112018002348B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017119633A JP6890480B2 (ja) 2017-06-19 2017-06-19 半導体装置
JP2017-119633 2017-06-19
PCT/JP2018/015647 WO2018235410A1 (ja) 2017-06-19 2018-04-16 半導体装置

Publications (2)

Publication Number Publication Date
DE112018002348T5 DE112018002348T5 (de) 2020-01-23
DE112018002348B4 true DE112018002348B4 (de) 2023-01-19

Family

ID=64737089

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112018002348.6T Active DE112018002348B4 (de) 2017-06-19 2018-04-16 Halbleitervorrichtung mit Ausgangs-MOS-Transistor und Erfassungs-MOS-Transistor

Country Status (4)

Country Link
US (1) US11145646B2 (de)
JP (1) JP6890480B2 (de)
DE (1) DE112018002348B4 (de)
WO (1) WO2018235410A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113791660B (zh) * 2021-08-31 2022-08-16 江苏慧易芯科技有限公司 芯片的温度梯度补偿电路及补偿方法
EP4372820A1 (de) * 2022-11-17 2024-05-22 Infineon Technologies Austria AG Gruppe-iii-nitrid-transistorvorrichtung

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5408141A (en) 1993-01-04 1995-04-18 Texas Instruments Incorporated Sensed current driving device
JP2006203415A (ja) 2005-01-19 2006-08-03 Toyota Motor Corp リニアソレノイド駆動回路
JP2012009763A (ja) 2010-06-28 2012-01-12 Hitachi Automotive Systems Ltd 電流制御用半導体素子、およびそれを用いた制御装置
US20140049238A1 (en) 2012-08-15 2014-02-20 Texas Instruments Incorporated Switch mode power converter current sensing apparatus and method
US20160352316A1 (en) 2014-03-27 2016-12-01 Denso Corporation Drive device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3123309B2 (ja) * 1993-08-18 2001-01-09 富士電機株式会社 センサ素子付き半導体装置
TW435007B (en) * 1996-04-08 2001-05-16 Hitachi Ltd Semiconductor integrated circuit device
JP2007287988A (ja) * 2006-04-18 2007-11-01 Toyota Motor Corp 半導体装置
JP5451281B2 (ja) * 2009-09-16 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル センスアンプ回路及びそれを備えた半導体装置
JP5969771B2 (ja) 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
US8542521B2 (en) * 2011-09-12 2013-09-24 Kabushiki Kaisha Toshiba Semiconductor storage device including memory cells capable of holding data
US8872258B2 (en) * 2012-01-26 2014-10-28 Ps4 Luxco S.A.R.L. Semiconductor memory device
JP6300316B2 (ja) * 2013-07-10 2018-03-28 ルネサスエレクトロニクス株式会社 半導体装置
JP6349855B2 (ja) * 2014-03-27 2018-07-04 株式会社デンソー 駆動装置
US9986607B2 (en) * 2016-06-02 2018-05-29 Semiconductor Components Industries, Llc Light emitting diode control circuit with hysteretic control and low-side output current sensing
JP6915351B2 (ja) * 2017-04-05 2021-08-04 富士電機株式会社 スイッチング素子駆動装置
CN107134258B (zh) * 2017-06-26 2019-10-08 京东方科技集团股份有限公司 Oled补偿电路及其制作方法、oled补偿装置和显示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5408141A (en) 1993-01-04 1995-04-18 Texas Instruments Incorporated Sensed current driving device
JP2006203415A (ja) 2005-01-19 2006-08-03 Toyota Motor Corp リニアソレノイド駆動回路
JP2012009763A (ja) 2010-06-28 2012-01-12 Hitachi Automotive Systems Ltd 電流制御用半導体素子、およびそれを用いた制御装置
US20130105913A1 (en) 2010-06-28 2013-05-02 Hitachi Automotive Systems, Ltd Current Control Semiconductor Element and Control Device Using the Same
US20140049238A1 (en) 2012-08-15 2014-02-20 Texas Instruments Incorporated Switch mode power converter current sensing apparatus and method
US20160352316A1 (en) 2014-03-27 2016-12-01 Denso Corporation Drive device

Also Published As

Publication number Publication date
US20200227409A1 (en) 2020-07-16
JP2019004109A (ja) 2019-01-10
WO2018235410A1 (ja) 2018-12-27
DE112018002348T5 (de) 2020-01-23
US11145646B2 (en) 2021-10-12
JP6890480B2 (ja) 2021-06-18

Similar Documents

Publication Publication Date Title
EP1540748B9 (de) Magnetfeldsensor mit einem hallelement
DE102008064686B4 (de) Halbleitervorrichtung
DE102009061257B3 (de) Halbleitervorrichtung
DE3821065C2 (de)
DE69331793T2 (de) Integriertes Leistungshalbleiterschaltkreisbauelement mit gleichförmiger elektrischer Feldverteilung
DE102009008504B4 (de) Ein Halbleiterbauelement und Verfahren
DE102004014744B4 (de) Halbleiterbaugruppe mit einem Graben zum Treiben eines Schaltselement und Vermeiden eines Latch-up Durchbruchs
DE69834315T2 (de) Integrierte Schaltung mit einem VDMOS-Transistor, der gegen Überspannungen zwischen Source und Gate geschützt ist
DE102007012469A1 (de) Halbleitervorrichtung mit veränderlicher Betriebsinformation
DE102004022376A1 (de) Halbleitervorrichtung, Verfahren zum Herstellen einer Halbleitervorrichtung und Verfahren zum Auswerten des Herstellungsprozesses für eine Halbleitervorrichtung
DE3537004A1 (de) Vdmos-baustein
DE102004062214B4 (de) Halbleitervorrichtung mit Temperaturerfassungsfunktion
DE102006038860B4 (de) Halbleitervorrichtung
EP2269193A1 (de) Programmierbarer antifuse-transistor und verfahren zum programmieren desselben
DE102010022316A1 (de) Monolithischer Dual-Gate-Stromerfassungs-MOSFET mit niedriger Impedanz
DE10246960B4 (de) Feldeffektleistungstransistor
DE10361714A1 (de) Halbleiterbauelement
DE69920121T2 (de) Wortleitungstreiberschaltung mit ringförmiger Vorrichtung
DE112018002348B4 (de) Halbleitervorrichtung mit Ausgangs-MOS-Transistor und Erfassungs-MOS-Transistor
WO2009141347A1 (de) Betriebstemperaturmessung eines mos-leistungsbauelements und mos bauelement zur ausfuehrung des verfahrens
DE19731714A1 (de) Integrierte Halbleiterschaltungseinrichtung
DE19926109B4 (de) Leistungsschalter
DE19958234C2 (de) Anordnung eines Gebietes zur elektrischen Isolation erster aktiver Zellen von zweiten aktiven Zellen
EP0732810B1 (de) Steuerbahrer Halbleiterschalter
DE4429903B4 (de) Leistungshalbleiteranordnung mit Überlastschutzschaltung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021822000

Ipc: H01L0027088000

R081 Change of applicant/patentee

Owner name: HITACHI ASTEMO, LTD., HITACHINAKA-SHI, JP

Free format text: FORMER OWNER: HITACHI AUTOMOTIVE SYSTEMS, LTD., HITACHINAKA-SHI, IBARAKI, JP

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final