JP2013201353A - 半導体集積回路装置の製造方法 - Google Patents

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博史 柳田
Takashi Takeuchi
隆 竹内
Yasushi Matsuda
安司 松田
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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Abstract

【課題】複数の半導体チップ等を積層する技術の一貫として、ＴＳＶ技術が多用されている。しかし、ＴＳＶをいわゆるビアファースト方式、ビアミドル方式または表面ビア型ビアラスト方式等で形成した場合、その後のプロセスでの静電破壊等により、ゲート破壊等の不良が発生する恐れがあることが、本願発明者等によって明らかにされた。
【解決手段】本願発明は、半導体集積回路装置の製造方法に於いて、貫通ビア電極を形成する際、半導体基板にホールを形成し、そのホール内に絶縁部材を形成して、ホールの底部を除く部分を絶縁部材で被覆した状態で貫通ビア電極を埋め込むものである。
【選択図】図１１

Description

本願は、半導体集積回路装置（または半導体装置）の製造方法に関し、特に貫通ビア技術、すなわちＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）技術等に適用して有効な技術に関する。
日本特開２００９−４３７７９号公報（特許文献１）または、これに対応する米国特許第７９３２６０２号公報（特許文献２）には、シリコン基板の表面領域に、あらかじめ埋め込まれた埋め込み酸化シリコン膜および、その上のプリメタル（Ｐｒｅｍｅｔａｌ）絶縁膜を貫通し、埋め込み酸化シリコン膜の下面に至るタングステン系貫通電極を形成する技術が開示されている。なお、ここに開示されているＴＳＶ技術は、プリメタル絶縁膜形成後に貫通ビアを形成するタイプのビアファースト（Ｖｉａ Ｆｉｒｓｔ）方式に属する。
日本特開２０１０−１８６８７０号公報（特許文献３）には、シリコン基板の裏面側からシリコン基板を貫通し、メタルパッドの下面に至る貫通電極を形成する技術が開示されている。なお、ここに開示されているＴＳＶ技術は、いわゆる裏面ビア型ビアラスト（Ｖｉａ Ｌａｓｔ）方式に属する。
特開２００９−４３７７９号公報 米国特許第７９３２６０２号公報 特開２０１０−１８６８７０号公報
複数の半導体チップ等を積層する技術の一貫として、ＴＳＶ技術が多用されている。しかし、ＴＳＶをいわゆるビアファースト方式、ビアミドル（Ｖｉａ Ｍｉｄｄｌｅ）方式または表面ビア型ビアラスト方式等で形成した場合、その後のプロセスでの静電破壊等により、ゲート破壊等の不良が発生する恐れがあることが、本願発明者等によって明らかにされた。
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一実施の形態の概要は、半導体集積回路装置の製造方法に於いて、貫通ビア電極を形成する際、半導体基板にホールを形成し、そのホール内に絶縁部材を形成して、ホールの底部を除く部分を絶縁部材で被覆した状態で貫通ビア電極を埋め込むものである。
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、ゲート破壊等の不良が発生する恐れが低減する。
本願の一実施の形態の半導体集積回路装置の製造方法（変形例を含む）のアウトライン（主にビアミドル方式）等を説明するためのウエハ上の一部領域の上面図（貫通ビア電極の埋め込み＆平坦化完了時点）である。 図１のＸ−Ｘ’断面に対応するウエハの断面図である。 本願の一実施の形態の半導体集積回路装置の製造方法（変形例を含む）における貫通ビア形成プロセス要部のアウトラインを示すプロセスブロックフロー図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（タングステンプラグ埋め込み完了時点）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア形成用レジスト膜パターニング工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア形成工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（第１層配線層間絶縁膜＆貫通ビア内ライナ絶縁膜形成工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア底絶縁膜除去用レジスト膜パターニング工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア底絶縁膜除去工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア内バリアメタル膜成膜工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア主メタル電極埋め込み＆平坦化工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（第１層配線溝形成用レジスト膜パターニング工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（第１層配線溝形成工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（第１層配線バリアメタル膜成膜工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア電極埋め込み＆平坦化工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（ＦＥＯＬ工程完了時点すなわち図４に対応）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（第１層埋め込み配線工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（パッド上ウエハプローブテスト工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（バンプ上ウエハプローブテスト工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（ウエハエッジトリミング工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（ガラスサポート板貼り付け工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（バックグラインディング工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（バックエッチ工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（裏面絶縁膜＆裏面パッド形成工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（ダイシングテープへのマウント＆ガラスサポート板取り外し工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（ダイシング＆他のチップ上へのダイボンド工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（配線基板上へのダイボンド工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハプローブ検査に関する補足的説明のためのウエハ内等のチップ領域内模式回路図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＰＶＣ（Ｐｏｓｉｔｉｖｅ Ｖｏｌｔａｇｅ Ｃｏｎｔｒａｓｔ）検査に関する補足的説明のための貫通ビア周辺部のウエハ模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＮＶＣ（Ｎｅｇａｔｉｖｅ Ｖｏｌｔａｇｅ Ｃｏｎｔｒａｓｔ）検査に関する補足的説明のための貫通ビア周辺部のウエハ模式断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア底のコンタクト抵抗の改善に関する補足的説明のための図９に対応する図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア底高濃度領域導入工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア底のコンタクト抵抗の改善に関する補足的説明のための図９に対応する図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア底シリサイド層導入工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア底のコンタクト抵抗の改善に関する補足的説明のための図１５に対応する図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア電極埋め込み＆平坦化工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアラスト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（最上層埋め込み配線工程完了時点）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアラスト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア形成用レジスト膜パターニング工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアラスト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア形成工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアラスト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア内ライナ絶縁膜＆貫通ビア内バリアメタル膜成膜工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアラスト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア電極埋め込み＆平坦化工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアラスト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（ファイナルパッシベーション工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア形成工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア内ライナ絶縁膜成膜＆エッチング工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア電極埋め込み＆平坦化工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（ゲート絶縁膜形成工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（ゲート絶縁膜エッチング工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（ゲート電極膜成膜工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（ゲート電極膜加工工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア形成工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア内ライナ絶縁膜形成工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア底絶縁膜除去工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア内バリアメタル膜成膜工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア電極埋め込み＆平坦化工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（コンタクトホール形成工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（メタルプラグバリアメタル膜成膜工程）である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（導電性プラグ埋め込み＆平坦化工程）である。
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）デバイス主面および裏面を有する半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの前記デバイス主面から、前記半導体ウエハの表面の半導体領域に、その内部に至る複数のホールを形成する工程；
（ｃ）前記複数のホールの内面に絶縁膜を成膜する工程；
（ｄ）前記工程（ｃ）の後、前記複数のホールの底部を除く前記内面が前記絶縁膜で被覆された状態で、前記複数のホール内を導電性部材で埋め込むことにより、複数の貫通ビア電極を形成する工程。
２．前記項１の半導体集積回路装置の製造方法において、更に以下の工程を有する：
（ｅ）ウエハ工程中において、前記複数の貫通ビア電極の少なくとも一つをゲート電極に電気的に接続する工程。
３．前記項１又は２の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極はビアミドル方式によって形成される。
４．前記項３の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の埋め込みは、第１層配線形成工程中に於いて、第１層配線の埋め込みと異なるタイミングで実行される。
５．前記項３の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の埋め込みは第１層配線の埋め込みと同時に実行される。
６．前記項１又は２の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極はビアラスト方式によって形成される。
７．前記項６の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の形成は、パッド層を除く最上層配線形成工程中に実行される。
８．前記項７の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の少なくとも一つを、前記パッド層に属する配線によって、パッドに電気的に接続する。
９．前記項１から８のいずれか一つの半導体集積回路装置の製造方法において、更に以下の工程を有する：
（ｆ）前記工程（ｄ）の後であってウエハ工程中に、電子ビームを前記ウエハの前記デバイス主面に照射することによって、前記複数の貫通ビア電極の導通状態をテストする工程。
１０．前記項１、２または９の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極はビアファースト方式によって形成される。
１１．前記項１０の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の埋め込みは、ゲート電極形成工程中に於いて、ゲート電極膜の形成と異なるタイミングで実行される。
１２．前記項１０の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の埋め込みはゲート電極膜の形成と同時に実行される。
１３．前記項１０の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の埋め込みは、コンタクト形成工程中に於いて、コンタクトプラグの形成と異なるタイミングで実行される。
１４．前記項１０の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の埋め込みはコンタクトプラグの形成と同時に実行される。
１５．前記項１から１４のいずれか一つの半導体集積回路装置の製造方法において、少なくとも、前記工程（ｄ）の後には、前記複数の貫通ビア電極の各々の下端近傍の半導体領域には、当該部分の周辺の半導体領域と同一導電型を有し、不純物濃度が高い高濃度領域が形成されている。
１６．前記項１から１５のいずれか一つの半導体集積回路装置の製造方法において、前記複数の貫通ビア電極のバリアメタル構造は、主に外層のチタン膜および内層の窒化チタン膜から構成されている。
１７．前記項１から１６のいずれか一つの半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の各々の下端と、その近傍の半導体領域との間には、メタルシリサイド層が形成されている。
１８．前記項１から１７のいずれか一つの半導体集積回路装置の製造方法において、更に以下の工程を有する：
（ｇ）前記工程（ｄ）の後、前記半導体ウエハの前記裏面側から、前記半導体ウエハに対して、薄膜化処理を実施することにより、前記複数の貫通ビア電極を前記半導体ウエハの前記裏面側に於いて露出させる工程。
１９．前記項１８の半導体集積回路装置の製造方法において、更に以下の工程を有する：
（ｈ）前記工程（ｇ）の後、前記複数の貫通ビア電極を他の半導体基板に設けられたバンプ電極と接続する工程。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃｏｎ ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜）も酸化シリコン膜または酸化シリコン系絶縁膜である。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．ＴＳＶの形成方法の分類は、主にＦＥＯＬ工程中にＴＳＶを形成するものをビアファースト方式と、主にＢＥＯＬ工程中にＴＳＶを形成するものをビアミドル方式と、主にその後であってスタック前にＴＳＶを形成するものをアフタスタック（Ａｆｔｅｒ Ｓｔａｃｋ）方式と呼んでいるようであるが、本願に於いては、これにほぼ対応して、ＴＳＶの形成方法を以下のように分類する。まず、ＴＳＶ形成のタイミングにより、「ビアファースト方式」、「ビアミドル方式」、「ビアラスト方式」、および「アフタスタック方式」に大別する。
ビアファースト方式は、第１層配線層間絶縁膜形成前にＴＳＶ等の貫通ビアを形成するものであり、ビアミドル方式は、プリメタル領域完成後からパッド層を除く最上層配線の完成前に貫通ビアを形成するものであり、これ以降であってスタック前に貫通ビアを形成するものがビアラスト方式であり、スタック後に貫通ビアを形成するものがアフタスタック方式である。
更に、貫通ビアをウエハの表面側から形成するものを「表面ビア（Ｆｒｏｎｔ Ｖｉａ）型」と呼び、貫通ビアをウエハの裏面側から形成するものを「裏面ビア（Ｂａｃｋ Ｖｉａ型」と呼ぶ。
また、ウエハを薄膜化する前に貫通ビアを形成するものを、ウエハを薄膜化した後に貫通ビアを形成するものと特に区別するときは、「貫通ビア先行」または「貫通ビア先行型」という。以下の実施の形態で、主に説明するものは、「貫通ビア先行表面ビア型」に属する。
更に、ビアファースト方式において、貫通ビアへの主な充填部材がポリシリコン等のものを「ビアファースト−ポリシリコン方式」と呼び、充填部材がコンタクトホールと同様のタングステン等であるものを「ビアファースト−コンタクト方式」と呼ぶ。
７．本願に於いて、「ＴＳＶ」、「貫通ビア」、「貫通ビア電極」等というときは、特に、両方を区別する必要があるときを除き、すでに貫通しているもの、および、貫通すべきものの両方を指すものとする。これは、工程の途中で名称が変わることとなると、不所望な混乱を招くからである。また、「ＴＳＶ」、「Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ」等といっても、基板は、シリコン系ウエハ等に限定されるものでないことはいうまでもない。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
１．本願の一実施の形態の半導体集積回路装置の製造方法（変形例を含む）のアウトライン（主にビアミドル方式）等の説明（主に図１から図３）
以下では、シリコン系ＣＭＩＳ型半導体集積回路（すなわち、ＭＯＳ型半導体集積回路）を例にとり、具体的に説明するが、バイポーラ型半導体集積回路やその他のデバイスでもよいことは言うまでもない。
このセクションでは、セクション２から６に対応して、主ビアミドル方式について説明するが、ビアラスト方式、ビアファースト方式にも適用できることは言うまでもない。
なお、貫通ビアの深さ（たとえば、５０マイクロメートル程度で、一般的な範囲としては１０から１００マイクロメートル程度）は、一般にウエル等の不純物ドープ領域の深さ（通常、サブミクロンオーダである）よりもはるかに深いので、本願の図面等に於いては、必要なとき以外は、原則として、不純物ドープ領域の表示を省略している。また、サイドウォール等のゲート周辺構造等も原則として図示していない。
図１は本願の一実施の形態の半導体集積回路装置の製造方法（変形例を含む）のアウトライン（主にビアミドル方式）等を説明するためのウエハ上の一部領域の上面図（貫通ビア電極の埋め込み＆平坦化完了時点）である。図２は図１のＸ−Ｘ’断面に対応するウエハの断面図である。図３は本願の一実施の形態の半導体集積回路装置の製造方法（変形例を含む）における貫通ビア形成プロセス要部のアウトラインを示すプロセスブロックフロー図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法（変形例を含む）のアウトライン（主にビアミドル方式）等を説明する。
前記一実施の形態の半導体集積回路装置の製造方法のウエハプロセス要部処理を完了した時点のウエハ１のチップ領域２の一部（貫通ビアのある領域とその周辺）の上面を図１に示す。図１の右側には、複数のほぼ円形の貫通ビア電極９の上端部が見える。一方、左側には、複数の第１層埋め込み配線８が見える。その他の部分は、たとえば酸化シリコン系絶縁膜等から構成された第１層配線層間絶縁膜１２である。
貫通ビア電極９（ただし、この時点では、まだ貫通ビアとしては完成していない）は、たとえば銅部材からなる貫通ビア主メタル電極９ａおよび、たとえば窒化チタンからなる貫通ビア内バリアメタル膜９ｂ等から構成されている。第１層埋め込み配線８は、同様に、たとえば銅部材からなる第１層銅配線膜８ａおよび、たとえば窒化チタンからなる第１層配線バリアメタル膜８ｂ等から構成されている。
図１のＸ−Ｘ’断面を図２に示す。図２に示すように、半導体ウエハ１（たとえば、厚さ７００マイクロメートル程度）の半導体基板部１ｓ（Ｐ型単結晶シリコン基板）の表面１ａ（デバイス面または第１の主面）側（すなわち、裏面１ｂの反対側）には、ＳＴＩ領域３等で相互に分離されたＮチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびＰチャネル型ＭＩＳＦＥ（Ｑｐ）が形成されている。Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびＰチャネル型ＭＩＳＦＥ（Ｑｐ）は、それぞれゲート絶縁膜４を介して設けられたゲート電極５（たとえばゲートポリシリコン膜）を有している。半導体基板部１ｓの表面１ａ側の半導体領域に設けられたPウエル領域WPの表面には、Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のＮ型ソースドレイン領域ＤＮが設けられている。一方。半導体基板部１ｓの表面１ａ側の半導体領域に設けられたNウエル領域WNの表面には、Ｐチャネル型ＭＩＳＦＥ（Ｑｐ）のＰ型ソースドレイン領域ＤＰが設けられている。
半導体基板部１ｓの表面１ａ上には、プリメタル絶縁膜６（たとえば、厚さ３００ｎｍ程度）が設けられており、たとえば、下層の主プリメタル絶縁膜６ａ、上層のキャップ層プリメタル絶縁６ｂ等から構成されている。主プリメタル絶縁膜６ａは、たとえば、下層の比較的薄い窒化シリコン系絶縁膜（たとえば、窒化シリコン膜）、上層の比較的厚い酸化シリコン系絶縁膜（たとえばオゾンＴＥＯＳ系酸化シリコン膜）等から構成されている。キャップ層プリメタル絶縁６ｂは、たとえば、酸化シリコン系絶縁膜（たとえばプラズマＴＥＯＳ系酸化シリコン膜）等から構成されている。
プリメタル絶縁膜６には、これを貫通して、ゲート電極５、Ｎ型ソースドレイン領域ＤＮ、Ｐ型ソースドレイン領域ＤＰ等に至る導電性プラグ７が埋め込まれている。導電性プラグ７は、主メタルプラグ７ａ（たとえばタングステンプラグ）、メタルプラグバリアメタル膜７ｂ（たとえば窒化チタン膜）等から構成されている。プリメタル絶縁膜６上には、第１層配線層間絶縁膜１２（たとえば、厚さ２００ｎｍ程度のオゾンＴＥＯＳ系酸化シリコン膜）が形成されており、この中には、導電性プラグ７等に接続された第１層埋め込み配線８が埋め込まれている。
また、先に図１で説明したように、この例では、プリメタル絶縁膜６の表面から、これを貫通して、半導体基板部１ｓの内部に至る複数の貫通ビア１６が形成されており、それらの中には、貫通ビア内ライナ絶縁膜１１を介して、貫通ビア電極９が埋め込まれている。なお、もちろん必須ではないが、この例では、貫通ビア内ライナ絶縁膜１１は、第１層配線層間絶縁膜１２と同層であり、これと同時に形成されている。貫通ビア１６は、たとえば内部の貫通ビア主メタル電極９ａ（例えば、銅を主要な成分とするメタル部材）、側面および底面の貫通ビア内バリアメタル膜９ｂ（たとえば、窒化チタン膜）等から構成されている。なお、一般に、複数の貫通ビア電極９の少なくとも一つは、ゲート電極−貫通ビア電極間配線１４を介して、ゲート電極５の少なくとも一つと電気的に接続されている。ゲート電極−貫通ビア電極間配線１４は、ゲート電極５、各層の配線等、又は、これらの組み合わせによって構成されている。
ここで、この例に於いては、この時点に於いて、貫通ビア１６のビア底部１６ｂには、貫通ビア内ライナ絶縁膜１１がないので、貫通ビア電極９と半導体基板部１ｓ（Ｐ型単結晶シリコン基板）は、実質的に電気的に接続されており（オーミック接合又はショットキ接合）、大きな電位差が生じないようになっている。これによって、たとえば製造工程中に於いて、貫通ビア１６が半導体基板部１ｓに接地されたような状態になっているので、貫通ビア１６の不所望なチャージアップ等により、ゲート破壊等が生じることを防止することができる。
次に、このような構造を実現するための製法の概要を図３（図２を参照）に示す。図３に示すように、製法の概要は以下のようになる。すなわち、
（１）ウエハ１の表面１ａ側から、半導体表面領域に、その内部に至る複数のホールを形成する。
（２）その後、前記複数のホールの内面に絶縁膜を形成する。
（３）前記（２）の後、前記複数のホールの底部を除く前記内面が、前記絶縁膜で被覆された状態で（すなわち、底部の少なくとも一部は被覆されていない）、前記複数のホール内を導電部材で埋め込むことにより、複数の貫通ビア電極を形成する。
このようにすることにより、貫通ビアへの導電部材の埋め込みの開始から、バックグラインディング（ウエハの薄膜化）によって、貫通ビアの底部が除去されるまでの間、全ての貫通ビア電極９と半導体基板部１ｓは、実質的に相互に電気的に接続された状態にある。
２．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明（主に図４から図１５）
ここに示すプロセスは、一例であり、各要素プロセスは種々変形できることは言うまでもない。また、各要素プロセスは、特に必須である旨、明記した場合、または、明らかに必須である場合以外は、必須のものではない。更に、このことは、セクション３に示す各要素プロセスについても同じである。なお、言うまでもないことであるが、セクション３から６に示す各付加的要素は、任意付加的なものであって、必須のものではない。
図４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（タングステンプラグ埋め込み完了時点）である。図５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア形成用レジスト膜パターニング工程）である。図６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア形成工程）である。図７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（第１層配線層間絶縁膜＆貫通ビア内ライナ絶縁膜形成工程）である。図８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア底絶縁膜除去用レジスト膜パターニング工程）である。図９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア底絶縁膜除去工程）である。図１０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア内バリアメタル膜成膜工程）である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア主メタル電極埋め込み＆平坦化工程）である。図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（第１層配線溝形成用レジスト膜パターニング工程）である。図１３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（第１層配線溝形成工程）である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（第１層配線バリアメタル膜成膜工程）である。図１５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明のための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア電極埋め込み＆平坦化工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア埋め込み完了までのプロセス（ビアミドル方式）に関する局所的説明を行う。
たとえば、通常のＣＭＩＳプロセスに従って、プリメタル工程が完了した時点のデバイス断面構造を図４に示す。なお、この図以降においては、図２等と異なり、煩雑さを回避するため、原則として、半導体基板内の不純物ドープ領域の表示を省略している。
次に、図５に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、貫通ビア形成用レジスト膜１５（例えば、厚さ５マイクロメートル程度）を形成し、これを、たとえば、通常のリソグラフィにより、パターニングする。
次に、図６に示すように、たとえば、パターニングされた貫通ビア形成用レジスト膜１５をマスクとして、異方性ドライエッチングを実行することにより、たとえば、ほぼ円形の平面形状を有する貫通ビア１６（たとえば、上端径は１０マイクロメートル程度、深さ５０マイクロメートル程度）を形成する。すなわち、半導体ウエハの半導体表面領域に、その内部に至る複数のホール（貫通ビア１６）を形成する。その後、不要になったレジスト膜を、たとえば、アッシング等により除去する。なお、貫通ビア１６の内側面１６ｉは、垂直でもよいが、若干、下に行くほど細くなるテーパを有しても良い。
次に、図７に示すように、たとえば、ウエハ１のデバイス面１ａ側のほぼ全面に（貫通ビア１６内面を含む）、たとえば、ＣＶＤにより、酸化シリコン系絶縁膜（例えば、厚さ２００ｎｍ程度のオゾンＴＥＯＳ膜）を形成することにより、貫通ビア内ライナ絶縁膜１１および第１層配線層間絶縁膜１２を形成する。
次に、図８に示すように、たとえば、ウエハ１のデバイス面１ａ側のほぼ全面に、貫通ビア底絶縁膜除去用レジスト膜１７（例えば、厚さ１マイクロメートル程度）を形成し、これを、たとえば、通常のリソグラフィにより、パターニングする。
次に、図９に示すように、たとえば、パターニングされた貫通ビア底絶縁膜除去用レジスト膜１７をマスクとして、異方性ドライエッチングを実行することにより、貫通ビア底部１６ｂの絶縁膜を除去する。その後、不要になったレジスト膜を、たとえば、アッシング等により除去する。
次に、図１０に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に（貫通ビア１６内面を含む）、たとえば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）またはスパッタリング成膜（たとえば、イオン化スパッタリングなど）により、貫通ビア内バリアメタル膜９ｂとして、窒化チタン膜（例えば、厚さ３０ｎｍ程度）を成膜する。以下のＭＯＣＶＤに於いても同様であるが、プリカーサ（Ｐｒｅｃｕｒｓｏｒ）としては、たとえば、ＴＤＭＡＴ（Ｔｅｔｒａｋｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｔｉｔａｎｉｕｍ），ＴＤＥＡＴ（Ｔｅｔｒａｋｉｓ（ｄｉｅｔｈｙｌａｍｉｎｏ）ｔｉｔａｎｉｕｍ）等を例示することができる。なお、以下でも同じであるが、スパッタリング成膜は、炭素の混入を排除できるメリットを有し、ＭＯＣＶＤは、深いホールでも、より均一に成膜できるメリットを有する。
次に、図１１に示すように、貫通ビア内バリアメタル膜９ｂ上であってウエハ１のデバイス面１ａ側のほぼ全面に（貫通ビア１６内面を含む）、たとえば、スパッタリング成膜（たとえば、イオン化スパッタリングなど）により、銅シード膜を成膜する。次に、たとえば、銅シード膜をシード層とする電気メッキにより、貫通ビア１６を埋め込むように、ウエハ１のデバイス面１ａ側のほぼ全面に（貫通ビア１６内面を含む）、銅膜（シード膜を含む）を成膜する。次に、メタルＣＭＰにより、貫通ビア１６外の銅膜および貫通ビア内バリアメタル膜９ｂを除去することにより、貫通ビア主メタル電極９ａ（銅膜）および貫通ビア内バリアメタル膜９ｂ等から構成された貫通ビア電極９を形成する。すなわち、複数のホールの内面に絶縁膜を形成し、その絶縁膜が、当該ホールの底部以外の内面を被覆した状態で、当該ホール内を導電性部材で埋め込むことにより、複数の貫通ビア電極を形成する。なお、この複数の貫通ビア電極の少なくとも一つは、いずれかの工程に於いて、ゲート電極に電気的に接続される。
次に、図１２に示すように、たとえば、ウエハ１のデバイス面１ａ側のほぼ全面に、第１層配線溝形成用レジスト膜１８（例えば、厚さ１マイクロメートル程度）を形成し、これを、たとえば、通常のリソグラフィにより、パターニングする。
次に、図１３に示すように、たとえば、パターニングされた第１層配線溝形成用レジスト膜１８をマスクとして異方性ドライエッチングを実行することにより、第１層配線溝４７を形成する。その後、不要になったレジスト膜を、たとえば、アッシング等により除去する。
次に、図１４に示すように、たとえば、ウエハ１のデバイス面１ａ側のほぼ全面（第１層配線溝４７の内面を含む）に、例えば、スパッタリング成膜により、第１層配線バリアメタル膜８ｂとして、窒化チタン膜（例えば、厚さ１０ｎｍ程度）を成膜する。
次に、図１５に示すように、たとえば、ウエハ１のデバイス面１ａ側のほぼ全面（第１層配線溝４７の内面を含む）に、例えば、スパッタリング成膜により、銅シード膜を成膜し、続いて、たとえば、電気メッキ（Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）により、第１層配線溝４７を埋め込むように成膜する。次に、たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、ウエハ１のデバイス面１ａ側を平坦化することにより、第１層配線溝４７外の第１層配線バリアメタル膜８ｂ、銅シード膜を含む銅膜を除去する。これにより、第１層銅配線膜８ａ、第１層配線バリアメタル膜８ｂ等から構成された第１層埋め込み配線８が完成したことになる。
次のセクションでは、このセクションで説明したプロセスおよび、その後のプロセスをよりグローバルな観点から説明する。
以上では、主に第１層配線工程中に於いて、第１配線の埋め込みと異なるタイミングで、貫通ビア電極の埋め込みを行うプロセス（別タイミング方式）を具体的に説明したが、図１２から図１５の第１配線の埋め込みと同時に貫通ビア電極の埋め込みを実行するプロセス（同時方式）でも良いことは言うまでもない。別タイミング方式は、プロセスがより容易であるメリットを有し、同時方式は、プロセスステップを単純化できるメリットがある。
３．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明（主に図１６から図２７）
ここでは、半導体基板の接合方式および積層形式として、Ｂ２Ｆ（Ｂａｃｋ−ｔｏ−Ｆａｃｅ）接合によるＤ２Ｄ（Ｄｉｅ−ｔｏ−Ｄｉｅ）方式を例に取り具体的に説明するが、Ｆ２Ｆ（Ｆａｃｅ−ｔｏ−Ｆａｃｅ）方式でも良いことは言うまでもない。また、積層形式としては、Ｗ２Ｗ（Ｗａｆｅｒ−ｔｏ−ｗａｆｅｒ）方式でも、Ｄ２Ｗ（Ｄｉｅ−ｔｏ−Ｗａｆｅｒ）方式でも良いことは言うまでもない。なお、このＷ２Ｗ方式には、良品確認チップ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）をウエハ又はウエハ状基板上に再配列した再配列ウエハ（Ｒｅｃｏｎｆｉｇｕｒｅｄ Ｗａｆｅｒ）等も含まれる。また、Ｗ２Ｗ方式およびＤ２Ｗ方式にも、同様にＢ２Ｆ接合およびＦ２Ｆ接合の両方が適用できる。
また、以下では、基板間の接合については、一例として、半田接合を例にとり具体的に説明したが、錫銅金属間化合物等による接合、銅、銀、金等その他の金属を用いた接合でも良いことは言うまでもない。
図１６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（ＦＥＯＬ工程完了時点すなわち図４に対応）である。図１７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（第１層埋め込み配線工程）である。図１８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（パッド上ウエハプローブテスト工程）である。図１９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（バンプ上ウエハプローブテスト工程）である。図２０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（ウエハエッジトリミング工程）である。図２１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（ガラスサポート板貼り付け工程）である。図２２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（バックグラインディング工程）である。図２３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（バックエッチ工程）である。図２４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（裏面絶縁膜＆裏面パッド形成工程）である。図２５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（ダイシングテープへのマウント＆ガラスサポート板取り外し工程）である。図２６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（ダイシング＆他のチップ上へのダイボンド工程）である。図２７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明のためのウエハ全体の模式断面図（配線基板上へのダイボンド工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＦＥＯＬ工程完了以降のプロセスに関する大域的説明を行う。
図４をより大域的な観点から図示したものが、図１６である。以下、図２７（図２８も同様）までに於いては、煩雑さを避けるために、原則として、半導体基板内の構造、すなわち、貫通ビアおよび貫通ビア電極に直接関係のある構造を除き、図示を省略する（たとえば、不純物ドープ領域、ＳＴＩ領域等）。
次に、図１７に示すように、セクション２で説明したように、貫通ビア電極９を形成する。次に、たとえば、導電性プラグ７上の第１層埋め込み配線８と同時に、必要に応じて、貫通ビア電極９上の第１層埋め込み配線８を形成する。
次に、図１８に示すように、第１層配線層間絶縁膜１２上に、必要に応じて、主に酸化シリコン系絶縁膜（たとえば、Ｌｏｗ−ｋ多孔質ＳｉＯＣ系酸化シリコン膜）で構成された中間層＆上層層間絶縁膜２１に埋め込まれた多層の中間層埋め込み配線１９（たとえば、デュアルダマシン法による銅系埋め込み配線）を形成する。次に、中間層埋め込み配線１９上に、更に、たとえば中間層＆上層層間絶縁膜２１に埋め込まれたパッド層等を除く最上層配線２２（最上層埋め込み配線、たとえばデュアルダマシン法による銅系埋め込み配線）を形成する。ここで、第１層配線層間絶縁膜１２と中間層＆上層層間絶縁膜２１等から、配線層間絶縁膜２０が構成されている。次に、最上層配線２２上の配線層間絶縁膜２０に、たとえば、上層のタングステンプラグ２３を埋め込む。次に、配線層間絶縁膜２０上に、電極パッド２４ｐ（たとえばアルミニウム系パッド）を形成し、その上のパッド開口以外の部分をファイナルパッシベーション膜２５で被覆する。ファイナルパッシベーション膜２５としては、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜およびこれらの複合膜（これらを総称して、無機系ファイナルパッシベーション膜）を好適なものとして例示することができる。更に、無機系ファイナルパッシベーション膜上に、有機系ファイナルパッシベーション膜（例えば、ポリイミド系樹脂膜）を形成しても良い。次に、たとえば、電極パッド２４ｐにプローブ針５１をコンタクトさせることにより、ウエハプローブ検査を実行する。なお、この検査は、いうまでもないことであるが、必須ではない。
次に、図１９に示すように、電極パッド２４ｐ上に、たとえば、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）層を介して、例えば、電気メッキ等により、銅バンプ電極等のメタルバンプ電極２６を形成する。次に、銅バンプ電極２６上に、たとえば、電気メッキ等により、半田バリアメタル膜２７（たとえば、ニッケル膜）を成膜する。次に、半田バリアメタル膜２７上に、たとえば、電気メッキ等により、たとえば鉛フリー半田等の半田層２８（たとえば、錫−銀系半田）を成膜する。次に、たとえば、半田層２８にプローブ針５１をコンタクトさせることにより、ウエハプローブ検査を実行する。なお、この検査は、いうまでもないことであるが、必須ではない。
次に、図２０に示すように、必要に応じて、ウエハ１のデバイス面１ａ側に対して、エッジトリミングを実行する。
次に、図２１に示すように、ウエハ１のデバイス面１ａ側に、接着剤層２９を介して、サポート基板３１（たとえばガラスサポートウエハ）を貼り付ける。
次に、図２２に示すように、サポート基板３１を貼り付けた状態で、ウエハ１の裏面１ｂ（第２の主面）に対して、バックグラインディング処理等の薄膜化処理を施すことによって、貫通ビア電極９の下端部、より正確には、貫通ビア主メタル電極９ａの下端部を露出させる。ここでの薄膜化は、目標とする最終のウエハの厚さに近い値とする。従って研摩量は、もとのウエハの厚さ（たとえば、７００マイクロメートル程度）から目標とするウエハの厚さ（たとえば、５０マイクロメートル程度）を差し引いたものとなる。
次に、図２３に示すように、ウエハ１の裏面１ｂ側に対して、たとえば、ドライエッチング（ガス系としては、たとえば、ハロゲン系ガス）によって、シリコン基板を若干エッチングして、貫通ビア電極９等をウエハ１の裏面１ｂから若干突出させる。これは、いわゆるバックエッチングである。
次に、図２４に示すように、ウエハ１の裏面１ｂ側のほぼ全面に、たとえば、裏面絶縁膜３２として、ポリイミド等の樹脂膜を塗布し、ＣＭＰまたはエッチバックにより、平坦化して、再び、貫通ビア電極９の下端部を露出させる。次に、ウエハ１の裏面１ｂ側のほぼ全面に、たとえば、スパッタリング成膜により、ウエハ１側から順に、たとえば、チタン膜、銅膜、ニッケル膜等を成膜する。次に、この積層膜を、例えば、ウエットエッチング等により、パターニングすることにより、裏面パッド３３を形成する。次に、たとえば、サポート基板３１を通して、紫外線等を照射することによって、接着剤層２９の粘着量を弱める等の手法により、サポート基板３１および接着剤層２９をウエハ１の表面１ａ（デバイス面）から除去する。
次に、図２５に示すように、ウエハ１（１ｘ）の裏面１ｂを、たとえば、ダイシングフレームに貼り付けられたダイシングテープ３４に貼り付ける。この状態で、たとえば、ダイシングにより、ウエハ１（１ｘ）を個々のチップ領域に分割する。
次に、図２６に示すように、分割されたチップ２（２ｘ）の裏面１ｂの裏面パッド３３と、たとえば、同様の方法で形成された他のチップ２（２ｙ）のデバイス面１ａ上のバンプ電極３０とを、例えば、半田接合により接合させる。これによって、複数の貫通ビア電極が、他の半導体基板に設けられたバンプ電極と接続されたことになる。
次に、図２７に示すように、たとえば、チップ２（２ｘ）のデバイス面１ａ上のバンプ電極３０と、多層配線基板３５の上面の上部ランド３６とを、例えば、半田接合により、接合させる（すなわち、フリップチップボンディングである）。次に、多層配線基板３５の下面の下部ランド３７に、たとえば、リフロー等により、外部半田バンプ電極３８（半田ボール）を取り付けることにより（すなわち、ボールマウントである）、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が、一応完成したことになる。
４．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハプローブ検査に関する補足的説明（主に図２８）
このセクションでは、セクション３で説明した製造の各時点でのウエハプローブ検査に於いて、起こる可能性のある問題点を解決するために有用な付加的な技術である。従って、この方法はもちろん必須ではない。
図２８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハプローブ検査に関する補足的説明のためのウエハ内等のチップ領域内模式回路図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハプローブ検査に関する補足的説明を行う。
すなわち、これまでに説明した実施の形態（例えば、図１８又は図１９）では、基本的にほとんど全ての貫通ビア電極９が、ウエハ１の基板領域１ｓと、実質的に導通している。そのため、複数の貫通ビア電極９の中に、ウエハプローブ検査に使用する電極（電極パッド２４ｐまたはバンプ電極３０）に電気的に接続されているものがある場合であって、その電極がデータ入力電極である場合には、テストが実行できない場合がある。
そこで、そのような場合の不都合を回避する方法の一例を説明する。図２８に示すように、このチップ２のＬＳＩ内部回路ＩＣに、たとえば、出力用電極パッド２４ｐｇ、データ入力用電極パッド２４ｐｉ等が電気的に接続されており、このデータ入力用電極パッド２４ｐｉが、たとえば、入出力回路ＩＦ等を通して、貫通ビア電極９ｘ、９ｙの一つに接続されているとする。ここでは、貫通ビア電極９ｘに接続されている場合を考えると、このままでは、データ入力用電極パッド２４ｐｉにデータを入力しても、半導体基板部１ｓが、例えば、接地電位にあるとすると、この影響で、テストが正常に実行できない場合がある。
これを回避するために、この例では、たとえばＬＳＩ内部回路ＩＣと入出力回路ＩＦの間に、スイッチ又はスイッチ回路ＳＷを挿入して、スイッチ制御用電極パッド２４ｐｓからの信号で、スイッチをオフできるようにしている（通常はオン状態である）。これによって、正常なプローブ検査が可能となる。
５．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＶＣ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒａｓｔ）検査に関する補足的説明（主に図２９および図３０）
このセクションでは、たとえば、セクション２の図１１の工程（貫通ビアの埋め込み完了時点）等で実施する電子線等を用いた貫通ビア電極の導通テストについて説明する。
図２９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＰＶＣ（Ｐｏｓｉｔｉｖｅ Ｖｏｌｔａｇｅ Ｃｏｎｔｒａｓｔ）検査に関する補足的説明のための貫通ビア周辺部のウエハ模式断面図である。図３０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＮＶＣ（Ｎｅｇａｔｉｖｅ Ｖｏｌｔａｇｅ Ｃｏｎｔｒａｓｔ）検査に関する補足的説明のための貫通ビア周辺部のウエハ模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＶＣ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒａｓｔ）検査に関する補足的説明を行う。
（１）ＰＶＣテストの説明（主に図２９）
ボルテージコントラストテストには、大きく分けて２種類あり、一方が、ウエハ１の表面１ａ側を正に帯電させるＰＶＣ（Ｐｏｓｉｔｉｖｅ Ｖｏｌｔａｇｅ Ｃｏｎｔｒａｓｔ）テストであり、他方がウエハ１の表面１ａ側を負に帯電させるＮＶＣ（Ｎｅｇａｔｉｖｅ Ｖｏｌｔａｇｅ Ｃｏｎｔｒａｓｔ）テストである。まず、ＰＶＣテストについて説明する。
ＰＶＣテストにおいては、図２９に示すように、正常な貫通ビア電極９ｎは、半導体基板部１ｓからの電子供給があるので、帯電が進まず、明るく見える。一方、非導通貫通ビア電極９ｄの方は、半導体基板部１ｓからの電子供給がないので帯電が進み、暗く見える。
このように、製造工程中に於いて、全ての貫通ビア電極の底部が半導体基板部１ｓと実質的に電気的に接続された構造となっていることにより、貫通ビア電極の埋め込み完了後、極めて早い時期に、異常な貫通ビア電極と正常な貫通ビア電極を容易に見分けることができる。このことは、以下のＮＶＣテストについても全く同じである。
（２）ＮＶＣテストの説明（主に図３０）
ＮＶＣテストにおいては、図３０に示すように、正常な貫通ビア電極９ｎは、半導体基板部１ｓからの電子供給があるので、帯電が進まず、暗く見える。一方、非導通貫通ビア電極９ｄの方は、半導体基板部１ｓからの電子供給がないので帯電が進み、明るく見える。
（３）これらのテストの好適なタイミングについて：
これらのテストの好適なタイミングとしては、たとえば、セクション２の図１１の工程（貫通ビアの埋め込み完了時点、以下同じ）、図３８、図４２、図５１等を例示することができる。このように、電子ビームをウエハのデバイス面に照射することによって、多数（複数の）貫通ビア電極の導通状態をその完成直後に（後の工程まで待つことなく）比較的簡単に検査することができる。
６．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア底のコンタクト抵抗の改善に関する補足的説明（主に図３１から図３３）
このセクションでは、これまでに説明した貫通ビア電極９と半導体基板部１ｓ間の電気的接続状態を更に向上させる付加的な手法について説明する。なお、以下の（１）から（３）の手法は、任意に組み合わせて適用することができる。
図３１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア底のコンタクト抵抗の改善に関する補足的説明のための図９に対応する図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア底高濃度領域導入工程）である。図３２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア底のコンタクト抵抗の改善に関する補足的説明のための図９に対応する図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア底シリサイド層導入工程）である。図３３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア底のコンタクト抵抗の改善に関する補足的説明のための図１５に対応する図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア電極埋め込み＆平坦化工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるビア底のコンタクト抵抗の改善に関する補足的説明を行う。
（１）貫通ビア底への高濃度領域の導入の説明（主に図３１）
図３１に示すように、たとえば、図９の貫通ビア底部１６ｂの絶縁膜除去完了段階において、ウエハ１のデバイス面１ａから、たとえば、イオン注入により、半導体基板部１ｓ（たとえば、Ｐ型シリコン基板）に、これよりも高濃度のＰ型不純物（たとえば、ボロン）を導入する。注入条件としては、たとえば、打ち込み角：ほぼ垂直、ドーズ量：例えば１ｘ１０１５/ｃｍ２程度、打ち込みエネルギ：例えば５０ＫｅＶ程度を公的なものとして例示することができる。このように、貫通ビア底部１６ｂの半導体基板部１ｓに高濃度領域３９を設けることにより、貫通ビア電極９と半導体基板部１ｓの間のコンタクトをオーミックコンタクトとすることができる。
なお、イオン注入は、レジスト膜等のパターンを用いてもよいし、レジスト膜等を用いずに自己整合的に行っても良い。この場合は、プロセスが簡単になる。一方、レジスト膜を用いた場合は、プロセス自由度が向上する。
また、イオン注入を例えば図８のように、貫通ビアの底部に絶縁膜がある状態で実施しても良い。ただし、この場合は、打ち込みエネルギを若干高めにする必要がある。この場合も、プロセスが簡単になるメリットがある。
更に、図９の状態で犠牲酸化膜等を貫通ビアの底部に形成した状態で、イオン注入を実施しても良い。この場合は、コンタミネーションの導入を排除できるメリットがある。
なお、半導体基板部１ｓが、Ｎ型の場合は、導入する不純物は、Ｎ型となり、たとえば、リン、砒素等となる。
以上説明したように、このようなプロセスによれば、少なくとも、貫通ビアの埋め込みが完了した時点（例えば、図１１）においては、複数の貫通ビア電極の各々の下端近傍の半導体基板部には、基板部と同一導電型でより高濃度の高濃度領域が形成されているので、貫通ビア電極と半導体基板部のコンタクトは、良好な状態にある。
（２）貫通ビア底へのメタルシリサイド膜の導入の説明（主に図３２）
図３１の工程の後、図３２に示すように、高濃度領域３９の表面に、メタルシリサイド膜４６（材料としては、たとえばニッケル系シリサイド、タングステンシリサイド、コバルトシリサイド、チタンシリサイド、白金系シリサイド等）を形成すると、よりコンタクト抵抗を下げることができる。すなわち、このようにすることにより、複数の貫通ビア電極の各々と、その近傍の半導体領域との間には、メタルシリサイド層が形成されていることになり、相互のコンタクトを良好にするメリットがある。
（３）貫通ビア内面のバリアメタル膜の詳細構造の変形例の説明（主に図３３）
図３３に示すように、たとえば、図９の貫通ビア底部１６ｂの絶縁膜除去完了後であって、図１０の貫通ビア内バリアメタル膜９ｂすなわち、窒化チタン膜の成膜の前において、たとえば、スパッタリング成膜等により、ウエハ１のデバイス面１ａ側のほぼ全面に、比較的薄いチタン膜９ｃ（例えば、厚さ１０ｎｍ程度）を成膜する。すなわち、バリアメタル構造を、外側のチタン膜と内側の窒化チタン膜とすることにより、チタン膜の良好な酸化膜等への密着性および、シリコンに対する還元作用等に起因して、良好なコンタクト特性を確保することができる。
７．本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアラスト方式）の説明（主に図３４から図３９）
このセクションでは、セクション２等で説明したプロセスに対する貫通ビア形成のタイミングに関する変形例として、ビアラスト方式の例を説明する。貫通ビア形成のタイミングが、プリメタル領域完成時点から最上層埋め込み配線２２の完成時点に移るのみであるので、プロセスの流れは、貫通ビア部分の除き、図４から図２７と基本的に同じである。従って、以下では原則として、貫通ビア形成のタイミングの移動に伴って異なってくる部分のみを説明する。
また、ここでは、埋め込み配線工程がほぼ終了した後に貫通ビアの形成を始めるビアラスト方式を説明するが、図面の簡素化のため、デュアルダマシン（Ｄｕａｌ ｄａｍａｓｃｅｎｅ）構造である第２層埋め込み配線およびそれより上の埋め込み配線の構造も、シングルダマシン（Ｓｉｎｇｌｅ ｄａｍａｓｃｅｎｅ）構造である第１層埋め込み配線と同様に、単純な構造で示した。
図３４は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアラスト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（最上層埋め込み配線工程完了時点）である。図３５は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアラスト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア形成用レジスト膜パターニング工程）である。図３６は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアラスト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア形成工程）である。図３７は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアラスト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア内ライナ絶縁膜＆貫通ビア内バリアメタル膜成膜工程）である。図３８は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアラスト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア電極埋め込み＆平坦化工程）である。図３９は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアラスト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（ファイナルパッシベーション工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアラスト方式）を説明する。
図３４に示すように、図４から図１８と同様に、下層中層埋め込み配線４２の形成に続き、パッド層等を除く最上層配線２２（最上層埋め込み配線）の埋め込みを完了する。
次に、図３５に示すように、図５と同様に、ウエハ１のデバイス面１ａ（表面）側のほぼ全面に、貫通ビア形成用レジスト膜１５を形成し、たとえば、通常のリソグラフィにより、これをパターニングする。
次に、図３６に示すように、図６と同様に、パターニングされた貫通ビア形成用レジスト膜１５をマスクとして、たとえば、異方性ドライエッチング（ガス系は、たとえば、絶縁膜部分は、フルオロカーボン系など、基板部は、ハロゲン系など）により、配線層間絶縁膜２０およびプリメタル絶縁膜６を貫通し、半導体基板部１ｓの内部に至る貫通ビア１６（たとえば、上端径は２０マイクロメートル程度、深さ６０マイクロメートル程度）を形成する。その後、不要になったレジスト膜を、たとえば、アッシング等により除去する。
次に、図３７に示すように、図７と同様に、ウエハ１のデバイス面１ａ（表面）側のほぼ全面に、たとえば、ＣＶＤにより、酸化シリコン系絶縁膜（例えば、厚さ２００ｎｍ程度のオゾンＴＥＯＳ膜）を形成することにより、貫通ビア内ライナ絶縁膜１１を形成する。次に、図８および図９と同様に、貫通ビア内ライナ絶縁膜１１（ホール）の底部１６ｂの貫通ビア内ライナ絶縁膜１１を、異方性ドライエッチングを実行することにより除去する。次に、図１０と同様に、ウエハ１のデバイス面１ａ側のほぼ全面に（貫通ビア１６内面を含む）、たとえば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）またはスパッタリング成膜（たとえば、イオン化スパッタリングなど）により、貫通ビア内バリアメタル膜９ｂとして、窒化チタン膜（例えば、厚さ３０ｎｍ程度）を成膜する。
次に、図３８に示すように、図１１と同様に、貫通ビア内バリアメタル膜９ｂ上であってウエハ１のデバイス面１ａ側のほぼ全面に（貫通ビア１６内面を含む）、たとえば、スパッタリング成膜（たとえば、イオン化スパッタリングなど）により、銅シード膜を成膜する。次に、たとえば、銅シード膜をシード層とする電気メッキにより、貫通ビア１６を埋め込むように、ウエハ１のデバイス面１ａ側のほぼ全面に（貫通ビア１６内面を含む）、銅膜（シード膜を含む）を成膜する。次に、メタルＣＭＰにより、貫通ビア１６外の銅膜および貫通ビア内バリアメタル膜９ｂを除去することにより、貫通ビア主メタル電極９ａ（銅膜）および貫通ビア内バリアメタル膜９ｂ等から構成された貫通ビア電極９を形成する。
次に、図３９に示すように、図１８と同様に、最上層配線２２にパッド下層間絶縁膜２０ｐを形成し、そこに、上層のタングステンプラグ２３を埋め込む。次に、図１８と同様に、パッド下層間絶縁膜２０ｐ上に、電極パッド２４ｐ（たとえばアルミニウム系パッド）を形成し、その上のパッド開口以外の部分をファイナルパッシベーション膜２５で被覆する。これにより、複数の貫通ビア電極の少なくとも一つが、パッド層に属する配線によって、パッドに電気的に接続されたことになる。
この後の工程は、図１８から図２７に説明したところと同じであるので、ここでは繰り返し説明しない。
以上、このセクションで説明した例は、前記のように、たとえば、パッド層を除く最上層配線形成工程中に、貫通ビア電極の形成を実行するものである。そのため、微細加工の伴う中層以下の配線工程とは別個に実行できるメリットがある。すなわち、比較的ラフな精度の加工装置等で実行できるメリットを有する。
８．本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）の説明（主に図４０から図４６）
このセクションでは、セクション２等で説明したプロセスに対する貫通ビア形成のタイミングに関する変形例として、ビアファースト−ポリシリコン方式の例を説明する。貫通ビア形成のタイミングが、プリメタル領域完成時点からＳＴＩ領域および一部不純物ドープ領域（例えば、図２のＮウエル領域ＷＮ、Ｐウエル領域ＷＰ等）の完成時点に移るのみであるので、プロセスの流れは、貫通ビア部分の除き、図４から図２７と基本的に同じである。従って、以下では原則として、貫通ビア形成のタイミングの移動に伴って異なってくる部分のみを説明する。
図４０は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア形成工程）である。図４１は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア内ライナ絶縁膜成膜＆エッチング工程）である図４２は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア電極埋め込み＆平坦化工程）である。図４３は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（ゲート絶縁膜形成工程）である。図４４は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（ゲート絶縁膜エッチング工程）である。図４５は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（ゲート電極膜成膜工程）である。図４６は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（ゲート電極膜加工工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−ポリシリコン方式）を説明する。
図４０に示すように、たとえば、ＳＴＩ領域３等が完成した段階で、図５と同様に、ウエハ１のデバイス面１ａ側のほぼ全面に、貫通ビア形成用レジスト膜１５（例えば、厚さ５マイクロメートル程度）を形成し、これを、たとえば、通常のリソグラフィにより、パターニングする。次に、図６と同様に、たとえば、パターニングされた貫通ビア形成用レジスト膜１５をマスクとして、異方性ドライエッチングを実行することにより、たとえば、ほぼ円形の平面形状を有する貫通ビア１６（たとえば、上端径は３マイクロメートル程度、深さ２０マイクロメートル程度）を形成する。その後、不要になったレジスト膜を、たとえば、アッシング等により除去する。なお、貫通ビア１６の内側面１６ｉは、垂直でもよいが、若干、下に行くほど細くなるテーパを有しても良い。
次に、図４１に示すように、図７と同様に、たとえば、ウエハ１のデバイス面１ａ側のほぼ全面に（貫通ビア１６内面を含む）、たとえば、ＣＶＤにより、酸化シリコン系絶縁膜（例えば、厚さ２００ｎｍ程度のオゾンＴＥＯＳ膜）を形成することにより、貫通ビア内ライナ絶縁膜１１を形成する。次に、図８と同様に、たとえば、ウエハ１のデバイス面１ａ側のほぼ全面に、貫通ビア底絶縁膜除去用レジスト膜１７（例えば、厚さ１マイクロメートル程度）を形成し、これを、たとえば、通常のリソグラフィにより、パターニングする。次に、図９と同様に、たとえば、パターニングされた貫通ビア底絶縁膜除去用レジスト膜１７をマスクとして、異方性ドライエッチングを実行することにより、貫通ビア底部１６ｂの絶縁膜を除去する。その後、不要になったレジスト膜を、たとえば、アッシング等により除去する。
次に、図４２に示すように、たとえば、ウエハ１のデバイス面１ａを熱酸化することにより、薄い酸化シリコン膜（犠牲膜）を形成し、その上の全面に、貫通ビア１６内を埋め込むように、たとえば、ＣＶＤにより、例えば、ボロンドープしたポリシリコン膜を成膜する。次に、たとえば、ドライエッチバックにより、貫通ビア１６外のポリシリコン膜を除去するとともに、たとえばウエットエッチングにより、犠牲膜を除去する。これによって、貫通ビア１６内に、ポリシリコン貫通ビア電極９ｐが埋め込まれたことになる。
次に、図４３に示すように、ウエハ１のデバイス面１ａのほぼ全面に、ゲート絶縁膜４を形成する。
次に、図４４に示すように、たとえば、ウエハ１のデバイス面１ａ側のほぼ全面に、ゲート絶縁膜エッチング用レジスト膜４３を形成し、例えば、通常のリソグラフィにより、それをパターニングする。次に、パターニングされたゲート絶縁膜エッチング用レジスト膜４３をマスクとして、ゲート絶縁膜４をエッチングすることにより、ポリシリコン貫通ビア電極９ｐ上に、開口を形成する。その後、不要になったレジスト膜を、たとえば、アッシング等により除去する。
次に、図４５に示すように、ウエハ１のデバイス面１ａのほぼ全面に、ゲート電極となるべき導電膜５（たとえば、ポリシリコン膜等）を、たとえば、ＣＶＤにより、成膜する。
次に、図４６に示すように、ウエハ１のデバイス面１ａのほぼ全面に、ゲート電極加工用レジスト膜４４を形成し、例えば、通常のリソグラフィにより、それをパターニングする。次に、パターニングされたゲート電極加工用レジスト膜４４をマスクとして、たとえば、異方性ドライエッチングにより、ゲート電極５等をパターニングする。その後、不要になったレジスト膜を、たとえば、アッシング等により除去する。
その後、ソースドレインの導入、サイドウォール形成、プリメタル絶縁膜６の成膜、導電性プラグ７の埋め込み等を経て図４又は図１６と同等の状態となる。
以上、このセクションで説明した例は、たとえば、貫通ビア電極の埋め込みをゲート電極形成工程中に実施するものであり、ゲート電極膜の形成と異なるタイミングで実行されるものである（別タイミング方式）が、ゲート電極膜の形成と同時に実行（同時方式）しても良い。別タイミング方式は、プロセスがより容易であるメリットを有し、同時方式は、プロセスステップを単純化できるメリットがある。
９．本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）の説明（主に図４７から図５４）
このセクションでは、セクション２等で説明したプロセスに対する貫通ビア形成のタイミングに関する変形例として、ビアファースト−コンタクト方式の例を説明する。貫通ビア形成開始のタイミングが、プリメタル領域完成時点からゲート電極の完成時点（例えば、ゲート電極のパターニング、ソースドレインの導入、サイドウォール形成等の後であって、プリメタル絶縁膜６の成膜前）に移るのみであるので、プロセスの流れは、貫通ビア部分の除き、図４から図２７と基本的に同じである。従って、以下では原則として、貫通ビア形成のタイミングの移動に伴って異なってくる部分のみを説明する。
図４７は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア形成工程）である。図４８は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア内ライナ絶縁膜形成工程）である。図４９は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア底絶縁膜除去工程）である。図５０は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア内バリアメタル膜成膜工程）である。図５１は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（貫通ビア電極埋め込み＆平坦化工程）である。図５２は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（コンタクトホール形成工程）である。図５３は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（メタルプラグバリアメタル膜成膜工程）である。図５４は本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明するための図２のＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域Ｒ１に関するウエハの模式断面図（導電性プラグ埋め込み＆平坦化工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における貫通ビア形成プロセスに関する変形例（ビアファースト−コンタクト方式）を説明する。
たとえば、ゲート電極の完成の後、図４７に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、貫通ビア形成用レジスト膜１５（例えば、厚さ５マイクロメートル程度）を形成し、これを、たとえば、通常のリソグラフィにより、パターニングする。次に、たとえば、パターニングされた貫通ビア形成用レジスト膜１５をマスクとして、異方性ドライエッチングを実行することにより、たとえば、ほぼ円形の平面形状を有する貫通ビア１６（たとえば、上端径は３マイクロメートル程度、深さ２０マイクロメートル程度）を形成する。その後、不要になったレジスト膜を、たとえば、アッシング等により除去する。なお、貫通ビア１６の内側面１６ｉは、垂直でもよいが、若干、下に行くほど細くなるテーパを有しても良い。
次に、図４８に示すように、たとえば、ウエハ１のデバイス面１ａ側のほぼ全面に（貫通ビア１６内面を含む）、たとえば、ＣＶＤにより、酸化シリコン系絶縁膜（例えば、厚さ２００ｎｍ程度のオゾンＴＥＯＳ膜）を形成することにより、貫通ビア内ライナ絶縁膜１１および主プリメタル絶縁膜６ａを形成する。次に、たとえば、ウエハ１のデバイス面１ａ側のほぼ全面に（貫通ビア１６内面を含む）、たとえば、ＣＶＤにより、キャップ層プリメタル絶縁膜６ｂとして、酸化シリコン系絶縁膜（例えば、厚さ１００ｎｍ程度のプラズマＴＥＯＳ膜）を形成する。
次に、図４９に示すように、たとえば、貫通ビア底絶縁膜除去用レジスト膜１７をマスクとして、貫通ビア１６内のキャップ層プリメタル絶縁膜６ｂおよび貫通ビア底部１６ｂの貫通ビア内ライナ絶縁膜１１を除去する。その後、不要になったレジスト膜を、たとえば、アッシング等により除去する。
次に、図５０に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に（貫通ビア１６内面を含む）、たとえば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）またはスパッタリング成膜（たとえば、イオン化スパッタリングなど）により、貫通ビア内バリアメタル膜９ｂとして、窒化チタン膜（例えば、厚さ３０ｎｍ程度）を成膜する。
次に、図５１に示すように、窒化チタン膜９ｂ上であって、ウエハ１のデバイス面１ａ側のほぼ全面に（貫通ビア１６内面を含む）、たとえば、ＣＶＤ（ガス系は、たとえば、核付けは、Ｂ２Ｈ６/ＷＦ６、ブランケットはＨ２/ＷＦ６）により、貫通ビア１６内を埋め込むように、タングステン膜を形成する。次に、メタルＣＭＰにより、貫通ビア１６外のタングステン膜および窒化チタン膜９ｂを除去する。
次に、図５２に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、コンタクトホール形成用レジスト膜４５を形成し、これをたとえば、通常のリソグラフィにより、パターニングする。このパターニングされたコンタクトホール形成用レジスト膜４５をマスクとして、例えば、異方性ドライエッチング（ガス系は、例えば、フルオロカーボン系）により、コンタクトホール４０を形成する。その後、不要になったレジスト膜を、たとえば、アッシング等により除去する。
次に、図５３に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に（コンタクトホール４０内面を含む）、たとえば、ＭＯＣＶＤまたはスパッタリング成膜（たとえば、イオン化スパッタリングなど）により、メタルプラグバリアメタル膜７ｂとして、窒化チタン膜を成膜する。
次に、図５４に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に（コンタクトホール４０内面を含む）、たとえば、ＣＶＤ（ガス系は、たとえば、核付けは、Ｂ２Ｈ６/ＷＦ６、ブランケットはＨ２/ＷＦ６）により、コンタクトホール４０を埋め込むように、タングステン膜７ａを堆積する。次に、たとえば、メタルＣＭＰにより、コンタクトホール４０外のタングステン膜７ａおよびメタルプラグバリアメタル膜７ｂを除去する。これにより、貫通ビア電極９がすでに完成していることを除き、図４と等価な状態になる。
従って、これ以降の工程は、基本的に図５から図２７と同じであるので、ここでは繰り返さない。
以上、このセクションで説明した例は、たとえば、貫通ビア電極の埋め込みをコンタクト形成工程中に実施するものであり、コンタクトプラグの形成と異なるタイミングで実行されるものである（別タイミング方式）が、コンタクトプラグの形成と同時に実行（同時方式）しても良い。別タイミング方式は、プロセスがより容易であるメリットを有し、同時方式は、プロセスステップを単純化できるメリットがある。
１０．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察
（１）ＴＳＶの問題点および、各実施例の特徴：
ＴＳＶすなわち、シリコン基板等の半導体基板に明けられた貫通孔に形成された貫通ビア電極は、たとえば、本願で主に説明した貫通ビア先行表面ビア型プロセスでは、ウエハの薄膜化の前には、一般に、下端が閉じられているため、貫通ビア電極の導通テストが困難である。また、ウエハの半導体基板部と各貫通ビア電極が一般に絶縁されている場合が多いため、貫通ビア電極の埋め込み後のプロセスにより、不所望なチャージアップが発生した場合は、ゲート破壊等の不良が発生する恐れがある。
前記各実施の形態（変形例を含む）においては、半導体基板等へのホール形成とその内面へのライナ絶縁膜の形成という微細可能に適したプロセスの組み合わせを基礎として、これに下端部が電気的に開放された貫通ビア電極構造を組み合わせることによって、微細加工に適した貫通ビア電極プロセスとしている。
すなわち、
（２）貫通ビア電極形成のタイミングに関する考察等：
セクション１から６で主に説明したようなビアミドル方式は、下層配線（たとえば、第１層埋め込み配線）の微細加工が適用でき、かつ、銅等を貫通ビア電極の主要材料とすることができ、低抵抗の貫通ビア電極とすることができるメリットがある。
一方、セクション７で主に説明したようなビアミドル方式は、ビアミドル方式やビアファースト方式のような微細加工は、適用できないが、ウエハ工程がほぼ完了してから、低抵抗の銅等を貫通ビア電極の主要材料とすることができるというメリットがある。
セクション８で主に説明したようなビアファースト−ポリシリコン方式は、ソースドレイン工程等の導入前に、貫通ビア電極が形成されるので、サーマルバジェットの面から有利であり、ポリシリコンは、プロセス的には、非常に安定した材料であり、汚染等の心配がない。一方、ボロン等（他にリン等）を添加しても、タングステン等と比較しても格段に高抵抗となる。なお、ビアファースト−ポリシリコン方式は、ビアファースト方式に属するので、ＦＥＯＬ工程の微細加工が適用できるメリットがある。
セクション９で主に説明したようなビアファースト−コンタクト方式は、比較的低抵抗のタングステン等の材料を貫通ビア電極の主要材料とすることができるので、比較的低抵抗が実現できる。また、ビアファースト−コンタクト方式は、ビアファースト方式に属するので、ＦＥＯＬ工程の微細加工が適用できるメリットがある。
１１．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、主にゲートファースト方式を例にとり具体的に説明したが、本願発明はそれに限定されるものではなく、ＦＵＳＩプロセス、Ｈｉｇｈ−ｋファースト＆ゲートラスト方式、Ｈｉｇｈ−ｋ＆ゲートラスト方式、Ｐ側ゲートラストハイブリッド方式等にも適用できることは言うまでもない。
また、前記実施の形態では、主に銅系埋め込み配線（銀系埋め込み配線等も含む）を主要な配線系とする構造に関して具体的に説明したが、本発明は埋め込み配線を主要な配線系とする構造に限定されるものではなく、アルミニウム系非埋め込み配線を主要な配線系とする構造にも適用できることは言うまでもない。
更に、前記実施の形態では、主にパッド層が、アルミニウム系非埋め込み配線（当該層がパッドのみのものを含む）で構成されているものを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、パッド層が銅系埋め込み配線（銀系埋め込み配線等も含み、当該層がパッドのみのものを含む）で構成されているものにも適用できることは言うまでもない。
１（１ｘ、１ｙ） 半導体ウエハ
１ａ ウエハまたはチップの表面（デバイス面または第１の主面）
１ｂ ウエハまたはチップの裏面（第２の主面）
１ｓ 半導体基板部（Ｐ型単結晶シリコン基板）
２，２ｘ、２ｙ 半導体チップまたはチップ領域
３ ＳＴＩ領域
４ ゲート絶縁膜
５ ゲート電極（ゲートポリシリコン膜）
６ プリメタル絶縁膜
６ａ 主プリメタル絶縁膜
６ｂ キャップ層プリメタル絶縁膜
７ 導電性プラグ
７ａ 主メタルプラグ
７ｂ メタルプラグバリアメタル膜
８ 第１層埋め込み配線
８ａ 第１層銅配線膜
８ｂ 第１層配線バリアメタル膜
９，９ｘ、９ｙ 貫通ビア電極
９ａ 貫通ビア主メタル電極
９ｂ 貫通ビア内バリアメタル膜
９ｃ 貫通ビア内チタン膜
９ｄ 非導通貫通ビア電極
９ｎ 正常な貫通ビア電極
９ｐ ポリシリコン貫通ビア電極
１０ 多層埋め込み配線
１１ 貫通ビア内ライナ絶縁膜
１２ 第１層配線層間絶縁膜
１４ ゲート電極−貫通ビア電極間配線
１５ 貫通ビア形成用レジスト膜
１６ 貫通ビア
１６ｂ 貫通ビア底部
１６ｉ 貫通ビア内面
１７ 貫通ビア底絶縁膜除去用レジスト膜
１８ 第１層配線溝形成用レジスト膜
１９ 中間層埋め込み配線
２０ 配線層間絶縁膜
２０ｐ パッド下層間絶縁膜
２１ 中間層＆上層層間絶縁膜
２２ パッド層等を除く最上層配線（最上層埋め込み配線）
２２ａ 最上層埋め込み配線主メタル膜
２２ｂ 最上層埋め込み配線バリアメタル膜
２３ 上層のタングステンプラグ
２４ｐ 電極パッド（アルミニウム系パッド）
２４ｐｇ 出力用電極パッド
２４ｐｉ データ入力用電極パッド
２４ｐｓ スイッチ制御用電極パッド
２４ｗ パッド層配線
２５ ファイナルパッシベーション膜
２６ 銅バンプ電極（メタルバンプ電極）
２７ 半田バリアメタル膜
２８ 半田層
２９ 接着剤層
３０ バンプ電極
３１ サポート基板（ガラスサポートウエハ）
３２ 裏面絶縁膜
３３ 裏面パッド
３４ ダイシングテープ
３５ 多層配線基板
３６ 上部ランド
３７ 下部ランド
３８ 外部半田バンプ電極（半田ボール）
３９ 高濃度領域
４０ コンタクトホール
４１ 非導通部
４２ 下層中層埋め込み配線
４３ ゲート絶縁膜エッチング用レジスト膜
４４ ゲート電極加工用レジスト膜
４５ コンタクトホール形成用レジスト膜
４６ メタルシリサイド膜
４７ 第１層配線溝
５１ プローブ針
１０１ ビア形成工程
１０２ 絶縁膜成膜工程
１０３ ビア電極形成工程
ＤＮ Ｎ型ソースドレイン領域
ＤＰ Ｐ型ソースドレイン領域
ＩＣ ＬＳＩ内部回路
ＩＦ 入出力回路
Ｑｎ Ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ Ｐチャネル型ＭＩＳＦＥＴ
Ｒ１ ＭＩＳＦＥＴおよび貫通ビア周辺部切り出し領域
ＳＷ スイッチ又はスイッチ回路
ＷＮ Ｎウエル領域
ＷＰ Ｐウエル領域

Claims (19)

  1. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）デバイス主面および裏面を有する半導体ウエハを準備する工程；
    （ｂ）前記半導体ウエハの前記デバイス主面から、前記半導体ウエハの半導体表面領域に、その内部に至る複数のホールを形成する工程；
    （ｃ）前記複数のホールの内面に絶縁膜を成膜する工程；
    （ｄ）前記工程（ｃ）の後、前記複数のホールの底部を除く前記内面が前記絶縁膜で被覆された状態で、前記複数のホール内を導電性部材で埋め込むことにより、複数の貫通ビア電極を形成する工程。
  2. 請求項１の半導体集積回路装置の製造方法において、更に以下の工程を有する：
    （ｅ）ウエハ工程中において、前記複数の貫通ビア電極の少なくとも一つをゲート電極に電気的に接続する工程。
  3. 請求項２の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極はビアミドル方式によって形成される。
  4. 請求項３の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の埋め込みは、第１層配線形成工程中に於いて、第１層配線の埋め込みと異なるタイミングで実行される。
  5. 請求項３の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の埋め込みは第１層配線の埋め込みと同時に実行される。
  6. 請求項２の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極はビアラスト方式によって形成される。
  7. 請求項６の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の形成は、パッド層を除く最上層配線形成工程中に実行される。
  8. 請求項７の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の少なくとも一つを、前記パッド層に属する配線によって、パッドに電気的に接続する。
  9. 請求項２の半導体集積回路装置の製造方法において、更に以下の工程を有する：
    （ｆ）前記工程（ｄ）の後であってウエハ工程中に、電子ビームを前記ウエハの前記デバイス主面に照射することによって、前記複数の貫通ビア電極の導通状態をテストする工程。
  10. 請求項２の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極はビアファースト方式によって形成される。
  11. 請求項１０の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の埋め込みは、ゲート電極形成工程中に於いて、ゲート電極膜の形成と異なるタイミングで実行される。
  12. 請求項１０の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の埋め込みはゲート電極膜の形成と同時に実行される。
  13. 請求項１０の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の埋め込みは、コンタクト形成工程中に於いて、コンタクトプラグの形成と異なるタイミングで実行される。
  14. 請求項１０の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の埋め込みはコンタクトプラグの形成と同時に実行される。
  15. 請求項２の半導体集積回路装置の製造方法において、少なくとも、前記工程（ｄ）の後には、前記複数の貫通ビア電極の各々の下端近傍の半導体領域には、当該部分の周辺の半導体領域と同一導電型を有し、不純物濃度が高い高濃度領域が形成されている。
  16. 請求項２の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極のバリアメタル構造は、主に外層のチタン膜および内層の窒化チタン膜から構成されている。
  17. 請求項２の半導体集積回路装置の製造方法において、前記複数の貫通ビア電極の各々の下端と、その近傍の半導体領域との間には、メタルシリサイド層が形成されている。
  18. 請求項２の半導体集積回路装置の製造方法において、更に以下の工程を有する：
    （ｇ）前記工程（ｄ）の後、前記半導体ウエハの前記裏面側から、前記半導体ウエハに対して、薄膜化処理を実施することにより、前記複数の貫通ビア電極を前記半導体ウエハの前記裏面側に於いて露出させる工程。
  19. 請求項１８の半導体集積回路装置の製造方法において、更に以下の工程を有する：
    （ｈ）前記工程（ｇ）の後、前記複数の貫通ビア電極を他の半導体基板に設けられたバンプ電極と接続する工程。
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