JP2010027973A - ビア不良検出構造及びビア不良検出方法 - Google Patents
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Abstract
【課題】多層配線の形成後に、熱履歴に起因するビア不良を検出するビア不良検出構造を提供する。
【解決手段】 ビア不良検出構造は、半導体基板上の第1配線、前記第1配線の上方に位置する第2配線、及び前記第1配線と第2配線を電気的に接続する第1ビアを含むビアチェーン(15)と、前記ビアチェーンの一端側に接続される検査領域(C)と、前記ビアチェーンを、前記半導体基板と電気的に接続するコンタクト領域(B)と、を含み、前記検査領域は、前記ビアチェーンの一端側から引き出され、前記第1配線よりも大きなサイズの引き出し配線(22C、23C、24C)が前記ビアチェーンの第2配線よりも上層まで積層された多層引き出し配線と、前記多層引き出し配線を各層間で接続する引き出し配線ビア(32、33)とを含む。
【選択図】 図3
【解決手段】 ビア不良検出構造は、半導体基板上の第1配線、前記第1配線の上方に位置する第2配線、及び前記第1配線と第2配線を電気的に接続する第1ビアを含むビアチェーン(15)と、前記ビアチェーンの一端側に接続される検査領域(C)と、前記ビアチェーンを、前記半導体基板と電気的に接続するコンタクト領域(B)と、を含み、前記検査領域は、前記ビアチェーンの一端側から引き出され、前記第1配線よりも大きなサイズの引き出し配線(22C、23C、24C)が前記ビアチェーンの第2配線よりも上層まで積層された多層引き出し配線と、前記多層引き出し配線を各層間で接続する引き出し配線ビア(32、33)とを含む。
【選択図】 図3
Description
本発明は、半導体装置に用いられる多層配線において、上層配線と下層配線を接続する接続ビアの不良を検出するためのビア不良検出構造と、ビア不良検出方法に関する。
情報化社会の急速な発展により、半導体装置の高機能化、高速化への要望が高まっている。それにともなって、大規模な高集積デバイスを実現するために、配線の多層化と微細化が進んでいる。一般に、多層配線構造では、上下の配線層を、接続ビアによって電気接続しているが、配線の微細化につれて、ビア径も小さくなり、上下配線の電気接続をとることができないビアオープン不良(又は高抵抗ビア)が発生するようになってきている。ビアのオープン不良を検出するために、ビアチェーン構造を用いたビアチェックが行われている。
図1は、従来のビアチェック用のビアチェーン構造を示す概略図である。図1(A)に示すように、ビアチェーン構造100は、絶縁膜111に形成された下層の第1配線121と、層間絶縁膜112に形成された上層の第2配線122を、第1ビア131を用いてチェーン状に順次接続したものである。ビアチェーン構造100は、下層配線121の端部で、コンタクト130を介して、シリコン基板101と電気的に接続されている。
チェーン構造100の始端と終端の間の電気的な導通を測定した結果、電気抵抗が所定のレベルを越える場合は、ビアオープン不良と判断される。ビアオープン不良と判断された場合、どの箇所でビア不良が生じているかを特定する必要がある。
従来の方法では、ビアチェーン構造100の表面(第2配線122)上に電子ビームを照射し、2次電子を検出して得られる電位コントラスト像を観察することで、ビアオープン不良の箇所を検出していた。たとえば、図1(B)に示すように、A−A’線に沿った配線列の少なくとも一部分がダークコントラストとして検出された場合、この列が、ビア不良を含むチェーンであると判断される。この例では、A’側が接地電位に接続されているとして、右から2番目の第2配線122Fから左がダークコントラストとなっている。
図1(A)において、サークルで囲まれた第1ビア131a、すなわち、ダークコントラストの始点となる配線122Fと、これに隣接する導通配線122Rとの境界に位置する第1ビア131aが、ビア不良となっている。このため、配線122Fを接地電位とすることができず、弱いコントラストしか得られない。
なお、第1ビア131aに不良が生じていなくても、配線122Fと122Rの境界に位置するもうひとつの第1ビア133bが不良となっている場合も、配線122Fを接地電位とすることができないので、図1(B)に示すコントラスト像となる。逆に言うと、図1(B)のようなコントラスト像が得られた場合、ダークコントラストの始点となる配線122Fと、これに隣接する導通配線122Rとの境界に位置する第1ビア131a、131bの少なくとも一方で、ビア不良が生じていると判断できる。
しかし、上述した従来方法では、2層配線プロセス完了時点までに発生する不良モードしか検出できない。つまり、2層を越える多層配線プロセスの熱履歴で生じる不良モード(たとえばCu配線中のボイド成長等)については、検出することができない。
多層配線層のビアチェック構造として、電子ビームの照射により得られる最上層の配線パターンの電位コントラスト像の特徴に応じて、ビア不良が発生している層と位置を特定する方法が提案されている(たとえば、特許文献1参照)。この方法では、2層目までの配線層を下層ビアチェーンとし、2層目の各配線から上層に向けて、ツリー状に分岐させた上層配線(第3層以降)を配置する。上層に向かって各配線をツリー状に分岐させていくので、上の配線の長さは、下の配線の長さのほぼ1/2となる。この配線ツリー構造を用いると、ビア不良が生じた配線層に応じて、異なるパターンの電位コントラスト像が得られるので、ビア不良が生じている層と箇所を特定することができる。
特開2005−108913号公報
しかし、上述した提案方法では、分岐の都度、配線長を1/2、1/4と小さくしていくので、多層化される層の数に限界がある。
そこで、本発明は、3層以上の多層配線構造において、熱履歴で発生したビア不良の検出を容易に行うことのできるビア不良検出構造と、ビア不良検出方法を提供することを課題とする。
第1の側面では、ビア不良検出構造は、
半導体基板上の第1配線、前記第1配線の上方に位置する第2配線、及び前記第1配線と第2配線を電気的に接続する第1ビアを含むビアチェーンと、
前記ビアチェーンの一端側に接続される検査領域と、
前記ビアチェーンを、前記半導体基板と電気的に接続するコンタクト領域と
を含み、前記検査領域は、
前記ビアチェーンの一端側から引き出され、前記第1配線よりも大きなサイズの引き出し配線が前記ビアチェーンの第2配線よりも上層まで積層された多層引き出し配線と、
前記多層引き出し配線を各層間で接続する引き出し配線ビアと
を含む。
半導体基板上の第1配線、前記第1配線の上方に位置する第2配線、及び前記第1配線と第2配線を電気的に接続する第1ビアを含むビアチェーンと、
前記ビアチェーンの一端側に接続される検査領域と、
前記ビアチェーンを、前記半導体基板と電気的に接続するコンタクト領域と
を含み、前記検査領域は、
前記ビアチェーンの一端側から引き出され、前記第1配線よりも大きなサイズの引き出し配線が前記ビアチェーンの第2配線よりも上層まで積層された多層引き出し配線と、
前記多層引き出し配線を各層間で接続する引き出し配線ビアと
を含む。
上記のビア不良検出構造により、多層配線を形成した後に、熱履歴に起因してビア不良が発現した場合でも、ビア不良の発生箇所を検出することができる。
以下、図面を参照して、本発明の良好な実施形態を説明する。図2及び図3は、第1実施形態のビア不良検出構造を示す図である。図2は、ビア不良検出構造の概略平面図、図3は、図2のA−A’線に沿った概略断面図である。
第1実施形態のビア不良検出構造20は、ビアチェーン15と、ビアチェーン15の一端側に接続される検査領域Cと、ビアチェーン15の他端側に接続されるコンタクト領域Bを含む。図3(A)及び図3(B)に示すように、ビアチェーン15は、下層の第1配線21、上層の第2配線22、及び第1配線と第2配線との間を電気的に接続する第1ビア31を含む。第2配線22は、第1配線のスペースに対応する位置に配置され、第1ビア31を介して、第1配線21とチェーン状に接続されている。
検査領域Cは、ビアチェーン15の一端から引き出される引き出し配線22Cを含む。この引き出し配線22Cは、ビアチェーン15を構成する第1配線21及び第2配線22よりも、大きなサイズに設定されている。引き出し配線22Cは、第2配線22と同じ配線層に位置するので、便宜上、第2引き出し配線22Cと称する。
引き出し配線22Cの上方に、複数の第2ビア32を介して、第2引き出し配線22Cと同じ大きさの第3引き出し配線23C、第4引き出し配線24Cが、多層に配置されている。この層構成を、多層引き出し配線と称する。多層引き出し配線において、第2引き出し配線22Cと、第3引き出し配線23Cは、層間絶縁膜12に形成された複数の第2ビア32によって、電気的に接続される。第2ビア32は、その少なくとも一部に、径の大きなワイドビア32Wを含む。同様に、第3引き出し配線23Cと第4引き出し配線24Cを電気的に接続するために、層間絶縁膜13に複数の第3ビア33が設けられ、その少なくとも一部に、径の大きなワイドビア33Wを含む。
検査領域Cの上下の引き出し配線間に複数のビアを設けることによって、第2引き出し配線22Cと第3引き出し配線23Cの間、及び第3引き出し配線23Cと第4引き出し配線24Cの間の電気接続を、確実にすることができる。各配線間のビアの少なくとも一部の径を大きくするのも、検査領域Cでの上下の引き出し配線間の電気接続を確実にするためである。
ビアチェーン15を挟んで、検査領域Cと反対側に位置するコンタクト領域Bでは、第1配線21の端部が、絶縁膜10に形成されたコンタクト30を介して、シリコン基板1と電気接続されている。シリコン基板1の表面には、一連のフロントエンドプロセスを経て、トランジスタ等のデバイス5が形成されている。
ビアチェーン15の第1配線21は、例えば、配線幅0.1μm、長さ0.4μmの大きさであり、Y方向(図2参照)に、0.3μm間隔(中心間距離)で、複数列にわたって配置されている。X方向には、各列において、配線が0.5μmピッチで配列されている。ビアチェーン15の第2配線22は、第1配線21を覆う第1層間絶縁膜11に形成され、第1配線21と同じ大きさである。検査領域Cの第2引き出し配線22Cは、ビアチェーン15の第2配線22よりも大きく、例えば、配線幅が0.3μm、長さが1μmである。第3引き出し配線23C及び第4引き出し配線24Cは、第2引き出し配線22Cとほぼ同じサイズである。
次に、図4を参照して、ビア不良検出構造20を用いてビア不良を検出する方法を説明する。シリコン基板1の最表面、すなわち、検査領域Cの第4引き出し配線24Cに対して、電子ビームを照射する。電子ビームの照射により、第4引き出し配線24Cの表面から、二次電子が発生する。この二次電子を検出器で検出して、検出した信号の強弱を表示部に表示することにより、電位コントラスト像が得られる。
電位コントラスト像は、最上層の第4引き出し配線24Cとシリコン基板1との間で導通がとれていれば、強いコントラストを得ることができる。したがって、すべてのビアに異常がない場合には、第4引き出し配線24Cのパターンは、すべて明るく見える(ブライトコントラスト)。一方、一部のビアにオープン不良がある場合には、そのオープン不良ビアが含まれるビア列に接続されている第4引き出し配線が、弱いコントラストになる。図4の例では、紙面の下から2列目のビア列に不良ビア31fが存在する。したがって、このビア列に接続されている下から2番目の第4引き出し配線24Cが、暗いコントラストとなる。
検査領域Cの多層引き出し配線22C、23C、24Cは、シリコン基板1上の実際のデバイス領域の対応する配線層での配線パターンと同時に形成される。したがって、第4引き出し配線24Cが形成される時点では、ビアチェーン15は、多層配線プロセスの熱履歴を経ている。ビアチェーン15の形成時(この例では、第2配線層の形成時)には、SEM検査等によって検出されなかったビア不良が、熱履歴を経ることによって、ビアオープン不良となって発現する場合があるが、第1実施形態のビア検出構造20を用いることにより、熱履歴で発現するビアオープン不良を、多層配線の形成後に、正確に検出することができる。
図5及び図6は、本発明の第2実施形態のビア不良検出構造50を示す概略図である。第1実施形態では、多層配線プロセスにおける熱履歴を経た後で、ビアチェーンのどの列にビア不良が生じているかを特定することができるが、そのビア列の、どの箇所でビア不良が生じているかを、特定することはできない。
そこで、第2実施形態では、多層配線プロセスの熱履歴を経た後でも、ビアチェーンのどの配線列の、どの箇所にビア不良が発生しているかを特定できるビア不良検出構造を提供する。
図5は、ビア不良検出構造50の平面図、図6(A)は、図5のA−A’線に沿った配線列の平面図、図6(B)は図5のA−A’に沿った配線列の概略断面図である。第2実施形態では、検査領域Cだけではなく、ビアチェーン上にも、多層にダミー配線列を積み重ねた多層ビアチェーン45を用いる。
多層ビアチェーン45の一端側は、検査領域Cに接続され、もう一方の端部は、シリコン基板1との電気接続をとるコンタクト領域Bに接続されている。コンタクト領域Bにおいて、ビアチェーン45の最下層を構成する第1配線51の端部が、絶縁膜10に形成されるコンタクト30を介して、シリコン基板1と電気接続されている。シリコン基板1の表面には、一連のフロントエンドプロセスを経て、トランジスタ等のデバイスが形成されているが、図示を省略する。
ビアチェーン45の第1配線51は、例えば、配線幅0.1μm、長さ0.4μmの大きさであり、Y方向(図5参照)に、0.3μm間隔(中心間距離)で、複数列にわたって配置されている。X方向には、各列において、0.5μmピッチで配線が配列されている。
ビアチェーン45の第2配線52は、第1配線51を覆う第1層間絶縁膜11に形成されている。第2実施形態では、第2配線52は、第1配線51よりも幅広に形成され、たとえば、配線幅0.3μm、長さは0.4μmである。第2配線52は、第1配線51のスペース領域に対応する位置に配置され、第1ビア31を介して、チェーン状に第1配線51と電気接続されている。
ビアチェーン45の端部の第1配線51から、検査領域Cへと、第2引き出し配線52Cが引き出されている。第2引き出し配線52Cは、ビアチェーン45の第2配線52よりも大きなサイズに設定されている。この例では、第2配線52Cのサイズは、配線幅が0.3μm、長さが1μmである。
ビアチェーン45の第3配線53と第4配線54は、第2配線52と同じサイズである。ビアチェーン45の第2配線52と第3配線53は、第2ビア62で電気接続され、第3配線53と第4配線54は、第3ビア63で電気接続されている。
同様に、検査領域Cにおける第3引き出し配線53Cと第4引き出し配線24Cは、第2引き出し配線22Cと同じサイズである。第2引き出し配線52Cと第3引き出し配線53Cは、第2ビア62で電気接続され、第3引き出し配線53Cと第4引き出し配線54Cは、第3ビア63で電気接続されている。検査領域Cにおける第2ビア62と第3ビア63は、その少なくとも一部に、第1ビア31よりも直径の大きなワイドビア62W、63Wをそれぞれ含む。
図7〜図9は、図5及び図6に示すビア不良検出構造50の作製工程を示す図である。図7において、シリコン基板1上の絶縁膜10に、ビアチェーン45の第1配線51を形成する。このとき、第1配線51の端部が、シリコン基板1と電気接続をとるためにコンタクト30に連結されるように、配線溝を形成して、Cu等の導体膜で全体を埋め込み、その後、CMP等により、表面を平坦化して、第1配線51を形成する。
第1配線51上に、層間絶縁膜11を形成し、第1配線51に到達する第1ビア31と、第2配線52を形成して、ビアチェーンを形成する。第2配線の形成時に、検査領域Cの第2引き出し配線52Cも、同時に形成する。上述のように、第2配線52、52Cの線幅は、第1配線51の線幅よりも広く設定されている。第1ビア31と、第2配線52,52Cは、別工程で形成してもよいし、デュアルダマシンプロセスで形成してもよい。第2配線52は、その両端で、第1ビア31に1つずつ接続するように形成されている。
図8において、平坦化された第2配線52、52C上に、層間絶縁膜12を形成する。層間絶縁膜12に、第2配線52及び第2引き出し52Cに到達する第2ビア62と、第3配線53及び第3引き出し配線53Cを形成する。第2ビア62と、第3配線53及び第3引き出し配線53Cは、別々の工程で形成してもよいし、デュアルダマシンプロセスで形成してもよい。ビアチェーンの第3配線53と、検査領域Cの第3引き出し配線53Cの線幅は、それぞれ第2配線52、第2引き出し配線52Cと同じである。
図8の例では、第3配線53は、その両端で、第2ビア62と配線幅方向に2つずつで接続するように形成されている。多層ビアチェーンを構成する第3配線53の少なくとも一方の端部を、2以上のビア62で下層の第2配線52に接続することによって、電気接続を確実にすることができる。
図9において、平坦化された第3配線53、第3引き出し配線53C上に、層間絶縁膜13を形成する。層間絶縁膜13に、第3配線53及び第3引き出し配線53Cに到達する第3ビア63と、第4配線54及び第4引き出し配線54Cを形成する。ビアチェーンの第4配線54と、検査領域Cの第4引き出し配線54Cの線幅は、それぞれ第3配線53及び第3引き出し配線53Cと同じである。第4配線54は、その両端で、第3ビア63と線幅方向に2つずつで接続するように形成されている。
図10は、第3配線53及び第3引き出し配線53C、さらに、第4配線54及び第4引き出し配線54Cを形成する際の熱履歴によって、ビア不良が発生したときの、電位コントラストの概略図である。図9を参照して説明した例では、破線のサークルで示すように、熱履歴により、ビアチェーンの第1ビア31の一部に、ビア不良箇所が発生している。この場合、第4配線層を形成後に、電子ビームを照射してビアチェックを行うと、図10に示すように、紙面の下から2番目のチェーンの一部がダークコントラストとなり、このチェーンにビア不良が生じていることがわかる。また、ビア不良のあるチェーンにおいて、ダークコントラストが始まる右から2番目の配線71Dと、これに隣接するブライトコントラストの配線71Bとの境界側で、これらの配線を下層の配線に接続するビアの、少なくとも一方の側にビア不良が生じていることがわかる。
以上述べたように、実施形態のビア不良検出構造によれば、多層配線の熱履歴を経た後に発現するビア不良を、検出することができる。なお、実施形態では、4層構造の場合を例にとって説明したが、これに限定されず、5層以上の場合にも本発明の構成を適用することができる。また、実施形態では、第1配線と第2配線の間のビア不良に特化して説明したが、これに限定されるものではない。
最後に、以上の記載に対して、以下の付記を提示する。
(付記1)
半導体基板上の第1配線、前記第1配線の上方に位置する第2配線、及び前記第1配線と第2配線を電気的に接続する第1ビアを含むビアチェーンと、
前記ビアチェーンの一端側に接続される検査領域と、
前記ビアチェーンを、前記半導体基板と電気的に接続するコンタクト領域と
を含み、前記検査領域は、
前記ビアチェーンの一端側から引き出され、前記第1配線よりも大きなサイズの引き出し配線が前記ビアチェーンの第2配線よりも上層まで積層された多層引き出し配線と、
前記多層引き出し配線を各層間で接続する引き出し配線ビアと
を含むビア不良検出構造。
(付記2)
前記多層引き出し配線の各層間は、2以上の前記引き出し配線ビアによって接続されることを特徴とする付記1に記載のビア不良検出構造。
(付記3)
前記多層引き出し配線の各層間を接続する引き出し配線ビアの少なくとも一部は、前記第1ビアのビア径よりも大きなビア径を有することを特徴とする付記1に記載のビア不良検出構造。
(付記4)
前記ビアチェーン上に、前記検査領域の多層引き出し配線に対応するダミー多層配線が積層されていることを特徴とする付記1に記載のビア不良検出構造。
(付記5)
前記ビアチェーンのダミー多層配線の配線間は、配線幅方向に2以上の接続ビアで接続されていることを特徴とする付記4に記載のビア不良検出構造。
(付記6)
前記ビアチェーンの第2配線は、前記第1配線の線幅よりも太いことを特徴とする付記4に記載のビア不良検出構造。
(付記7)
前記検出領域の多層引き出し配線の配線幅は、前記ビアチェーンの第1配線の配線幅よりも大きいことを特徴とする付記1に記載のビア不良検出構造。
(付記8)
前記検出領域の多層引き出し配線の長さは、前記ビアチェーンの第1配線及び第2配線の長さよりも長いことを特徴とする付記1に記載のビア不良検出構造。
(付記9)
半導体基板上に、前記半導体基板と接続される第1配線、前記第1配線の上方に位置する第2配線、及び前記第1配線と第2配線を電気的に接続する第1ビアを含むビアチェーンを形成する工程と、
前記半導体基板上に、前記ビアチェーンの一端側から引き出され、前記第1配線よりも大きなサイズの引き出し配線を、前記第2配線よりも上層まで積層して、多層引き出し配線を形成する工程と、
前記多層引き出し配線の表面に電子ビームを照射して前記多層引き出し配線の電位コントラスト像を取得する工程と、
前記電位コントラスト像に基づいて、前記ビアチェーンにおけるビア不良を検出する工程と
を含むビア不良検出方法。
(付記10)
前記検査領域の多層引き出し配線の形成と同時に、前記ビアチェーン上にダミーの多層配線を形成する工程
をさらに含むことを特徴とする付記9に記載のビア不良検出方法。
(付記1)
半導体基板上の第1配線、前記第1配線の上方に位置する第2配線、及び前記第1配線と第2配線を電気的に接続する第1ビアを含むビアチェーンと、
前記ビアチェーンの一端側に接続される検査領域と、
前記ビアチェーンを、前記半導体基板と電気的に接続するコンタクト領域と
を含み、前記検査領域は、
前記ビアチェーンの一端側から引き出され、前記第1配線よりも大きなサイズの引き出し配線が前記ビアチェーンの第2配線よりも上層まで積層された多層引き出し配線と、
前記多層引き出し配線を各層間で接続する引き出し配線ビアと
を含むビア不良検出構造。
(付記2)
前記多層引き出し配線の各層間は、2以上の前記引き出し配線ビアによって接続されることを特徴とする付記1に記載のビア不良検出構造。
(付記3)
前記多層引き出し配線の各層間を接続する引き出し配線ビアの少なくとも一部は、前記第1ビアのビア径よりも大きなビア径を有することを特徴とする付記1に記載のビア不良検出構造。
(付記4)
前記ビアチェーン上に、前記検査領域の多層引き出し配線に対応するダミー多層配線が積層されていることを特徴とする付記1に記載のビア不良検出構造。
(付記5)
前記ビアチェーンのダミー多層配線の配線間は、配線幅方向に2以上の接続ビアで接続されていることを特徴とする付記4に記載のビア不良検出構造。
(付記6)
前記ビアチェーンの第2配線は、前記第1配線の線幅よりも太いことを特徴とする付記4に記載のビア不良検出構造。
(付記7)
前記検出領域の多層引き出し配線の配線幅は、前記ビアチェーンの第1配線の配線幅よりも大きいことを特徴とする付記1に記載のビア不良検出構造。
(付記8)
前記検出領域の多層引き出し配線の長さは、前記ビアチェーンの第1配線及び第2配線の長さよりも長いことを特徴とする付記1に記載のビア不良検出構造。
(付記9)
半導体基板上に、前記半導体基板と接続される第1配線、前記第1配線の上方に位置する第2配線、及び前記第1配線と第2配線を電気的に接続する第1ビアを含むビアチェーンを形成する工程と、
前記半導体基板上に、前記ビアチェーンの一端側から引き出され、前記第1配線よりも大きなサイズの引き出し配線を、前記第2配線よりも上層まで積層して、多層引き出し配線を形成する工程と、
前記多層引き出し配線の表面に電子ビームを照射して前記多層引き出し配線の電位コントラスト像を取得する工程と、
前記電位コントラスト像に基づいて、前記ビアチェーンにおけるビア不良を検出する工程と
を含むビア不良検出方法。
(付記10)
前記検査領域の多層引き出し配線の形成と同時に、前記ビアチェーン上にダミーの多層配線を形成する工程
をさらに含むことを特徴とする付記9に記載のビア不良検出方法。
15、45 ビアチェーン
20、50 ビア不良検出構造
21、51 ビアチェーンの第1配線
22、52 ビアチェーンの第2配線
22C、52C 検査領域の第2引き出し配線
23C、53C 検査領域の第3引き出し配線
24C、54C 検査領域の第4引き出し配線
30 コンタクト
31 第1ビア
32、62 第2ビア(引き出し配線ビア)
32W、33W、62W、63W ワイドビア
33、63 第3ビア(引き出し配線ビア)
A コンタクト領域
C 検査領域
20、50 ビア不良検出構造
21、51 ビアチェーンの第1配線
22、52 ビアチェーンの第2配線
22C、52C 検査領域の第2引き出し配線
23C、53C 検査領域の第3引き出し配線
24C、54C 検査領域の第4引き出し配線
30 コンタクト
31 第1ビア
32、62 第2ビア(引き出し配線ビア)
32W、33W、62W、63W ワイドビア
33、63 第3ビア(引き出し配線ビア)
A コンタクト領域
C 検査領域
Claims (5)
- 半導体基板上の第1配線、前記第1配線の上方に位置する第2配線、及び前記第1配線と第2配線を電気的に接続する第1ビアを含むビアチェーンと、
前記ビアチェーンの一端側に接続される検査領域と、
前記ビアチェーンを、前記半導体基板と電気的に接続するコンタクト領域と
を含み、前記検査領域は、
前記ビアチェーンの一端側から引き出され、前記第1配線よりも大きなサイズの引き出し配線が前記ビアチェーンの第2配線よりも上層まで積層された多層引き出し配線と、
前記多層引き出し配線を各層間で接続する引き出し配線ビアと
を含むビア不良検出構造。 - 前記多層引き出し配線の各層間は、2以上の前記引き出し配線ビアによって接続されることを特徴とする請求項1に記載のビア不良検出構造。
- 前記多層引き出し配線の各層間を接続する引き出し配線ビアの少なくとも一部は、前記第1ビアのビア径よりも大きなビア径を有することを特徴とする請求項1に記載のビア不良検出構造。
- 前記ビアチェーン上に、前記検査領域の多層引き出し配線に対応するダミー多層配線が積層されていることを特徴とする請求項1に記載のビア不良検出構造。
- 半導体基板上に、前記半導体基板と接続される第1配線、前記第1配線の上方に位置する第2配線、及び前記第1配線と第2配線を電気的に接続する第1ビアを含むビアチェーンを形成する工程と、
前記半導体基板上に、前記ビアチェーンの一端側から引き出され、前記第1配線よりも大きなサイズの引き出し配線を、前記第2配線よりも上層まで積層して、多層引き出し配線を形成する工程と、
前記多層引き出し配線の表面に電子ビームを照射して前記多層引き出し配線の電位コントラスト像を取得する工程と、
前記電位コントラスト像に基づいて、前記ビアチェーンにおけるビア不良を検出する工程と
を含むビア不良検出方法。
Priority Applications (1)
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---|---|---|---|
JP2008189911A JP2010027973A (ja) | 2008-07-23 | 2008-07-23 | ビア不良検出構造及びビア不良検出方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP2013201353A (ja) * | 2012-03-26 | 2013-10-03 | Renesas Electronics Corp | 半導体集積回路装置の製造方法 |
-
2008
- 2008-07-23 JP JP2008189911A patent/JP2010027973A/ja active Pending
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JP2013201353A (ja) * | 2012-03-26 | 2013-10-03 | Renesas Electronics Corp | 半導体集積回路装置の製造方法 |
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