JP5018549B2 - 電子デバイス及びその解析方法 - Google Patents

Description

本件は、電子デバイス及びその解析方法に関し、特に、半導体装置等の電子デバイスにおける不良箇所の特定を行う解析検査に適用して好適である。

半導体装置等の電子デバイスにおいて、不良箇所の特定を行うには、不良調査で得られた論理情報に基づいて、物理観察(故障箇所観察)を行うことを要する。
近年では、デバイス構成の微細化及び高集積化の要請に応えるべく、多層配線構造の電子デバイスが開発されている。このような多層配線構造の電子デバイスにおいて、不良箇所の特定を行うには、配線等の解析対象物が存する層まで研磨する表面出し作業と、解析対象物における論理情報及び物理配置情報の対応作業との２段階の作業を経た後に、故障箇所の観察に着手するのが通例である。

特開平６−４５３２４号公報 特開平６−１６３６９５号公報 特開平８−３３９９４５号公報 特開平１１−１３５７４２号公報

しかしながら、上記の２段階作業のうち、前者の表面出し作業では、解析対象物である配線等の存する層へ到達したことを確認するには、品種毎のレイアウトデータとの目視照合が必要である。更にそのうえ、研磨処理面が平坦に処理されているが否かの確認作業等、多くの時間と労力を必要とする。

また、後者の論理情報及び物理配置情報の対応作業では、観察者は、故障箇所観察に際して、メモリセルアレイ等のカラム領域、ロウ領域、冗長領域における物理アドレス配置等の論理情報と物理配置情報との対応を、予め論理情報提供者と情報交換したうえで、不良調査を実施した論理情報提供者から提示された不良情報を扱うことを要する。そのため、観察者は論理情報提供者と常に連携している必要があり、作業効率を悪化させる主要因の一つとなっている。

上記した２段階作業に伴う諸問題に対処する方策として、例えば、特許文献１では配線の幾何学的パターン及び絶縁膜の段差を利用する方法が、特許文献２では配線パターンの形状変化を利用する方法が、特許文献３では配線材料を利用した指標となる識別パターンを用いる方法が、特許文献４では上層配線のビアホールを利用した識別パターンを用いる方法が、それぞれ開示されている。
しかしながらこれらの方法では、識別パターンの配置位置の制限や面積の増加等のデメリットを伴うものであり、解析対象物の表面出し作業に際しては、平坦性を確認できるものでもない。

また、メモリセルアレイ等における故障解析手段として、いわゆるＦＢＭ(Fail Bit Map)の手法も既知である。しかしながらこの場合、全ての製品で常にＦＢＭを実行する環境が準備できるとは限らず、寧ろ、解析対象物自体から物理配置情報を得る方が効率は良い。

本件は、上記の課題に鑑みてなされたものであり、観察者が論理情報提供者と常に連携することなく優れた作業効率をもって電子デバイスにおける不良箇所を特定するに際して、解析対象物に関する各種情報を認識したり解析対象物上の平坦性を確認したりするための指標体を設けてもその配置位置の制限が緩和され、しかも面積を増加させることなく、更には解析対象物の表面出し作業に際して平坦性を容易且つ確実に確認することができる電子デバイス及びその解析方法を提供することを目的とする。

本件の電子デバイスは、基板と、前記基板の上方に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜内に形成された第１の導電体パターンと、前記第１の導電体パターン下の前記第１の絶縁膜内に形成された第１の導電部とを含み構成される。ここで、前記第１の導電部は、前記第１の絶縁膜の表層で当該第１の絶縁膜に非貫通で形成された窪み内に設けられている。

本件の電子デバイスの解析方法は、基板と、前記基板の上方に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜内に形成された第１の導電体パターンと、前記第１の導電体パターン下の前記第１の絶縁膜内に形成された第１の導電部とを含み、前記第１の導電部が、当該第１の絶縁膜を非貫通に形成された窪み内に設けられている電子デバイスを対象とする。この解析方法では、前記第２の絶縁膜及び前記第１の導電体パターンを除去し、前記第１の絶縁膜の表面から前記第１の導電部を露出させる。

本件によれば、観察者が論理情報提供者と常に連携することなく優れた作業効率をもって電子デバイスにおける不良箇所を特定するに際して、解析対象物に関する各種情報を認識したり解析対象物上の平坦性を確認したりするための第１の導電部（指標体）を設けてもその配置位置の制限が緩和され、しかも面積を増加させることなく、更には解析対象物の表面出し作業に際して平坦性を容易且つ確実に確認することができる。

―本件の基本骨子―
本件の発明者は、観察者が論理情報提供者と常に連携することなく電子デバイスにおける不良箇所を特定するに際して、解析対象物に関する各種情報の認識や解析対象物上の平坦性確認のための指標体を、その配置位置を可及的に制限することなく、しかも面積を増加させることなく設けることを考慮し、本件に想到した。

本件では、指標体を、当該指標体が設けられる絶縁膜に当該絶縁膜を非貫通の状態で、解析対象物である導電体パターンの上方に存する導電体パターンの下部に位置整合した部位に形成する。指標体を、当該絶縁膜を非貫通の状態で形成することにより、下部の配線等の導電体パターンと導通する不都合を生ぜしめることがない。ここで、一部のビア部を指標体として利用する場合とは異なり、指標体を解析対象物に関する各種情報の認識や解析対象物上の平坦性確認のため等のみに用いることができ、指標体の配置位置の制限が可及的に緩和される。
解析対象物である導電体パターン（第３の導電体パターン）上には、配線に代表される導電体パターン（第１の導電体パターン）が存在する。この第１の導電体パターンを利用して、その下部に位置整合した部位に指標体を設けることにより、指標体の占有部位は平面視では第１の導電体パターンの占有部位と重なるため、面積を増加させる懸念はない。

本件の電子デバイス、ここでは半導体装置の具体例を図１に示す。
図１では、不図示の半導体基板上に所期の半導体素子が形成された半導体装置において、その上方における配線構造を有する領域１１と、指標体を有する領域１２とを示す。

領域１１では、層間絶縁膜２１内にビア部２３が、その上の層間絶縁膜２２内に配線部２４がそれぞれ設けられている。ビア部２３は、層間絶縁膜２１を貫通するように形成されたビア孔２５内に導電材料が充填されて形成されている。ビア部２３は上下の配線部２４と接続されており、ビア部２３と配線部２４とから配線構造が構成される。図示の例では、３層の配線構造が設けられた様子を示す。

領域１２では、層間絶縁膜２１内に指標体１０が、その上の層間絶縁膜２２内に配線部２４がそれぞれ設けられている。ここで、層間絶縁膜２１，２２は、領域１１の層間絶縁膜２１，２２と同一層である。また、配線部２４は、領域１１の配線部２４と同一材料で同一層に同一工程で並設形成された導電体パターンであり、領域１１の配線部２４が第２の導電体パターンとなる。

指標体１０は、その直上に存する配線部２４下に位置整合するように（平坦視では配線部２４に内包されるように）、層間絶縁膜２１内で当該層間絶縁膜２１に非貫通で形成された窪み２６内に導電材料が充填されて形成されている。指標体１０は、その上部の配線部２４とは接続されているが、下部の配線部２４とは非接続とされている。ここで、各指標体１０の直上に存する配線部２４（当該指標体１０と接続されている。）が第１の導電体パターンとなり、各指標体１０の直下の層間絶縁膜２２に設けられた配線部２４が解析対象物である第３の導電体パターンとなる。なお、指標体１０の配置位置は、解析対象物である第３の導電体パターンの必ずしも直上である必要はない。予め決められた規定に基づき、例えば、第３の導電体パターンから所期の層数（例えば３層等）だけ上方の層に指標体１０を配置しても良い。

指標体１０は、領域１１のビア部２３と同一層に設けられている。ビア部２３と指標体１０とは、同一工程で形成しても、別工程で形成しても良い。工程数の削減のために両者を同一工程で形成する場合には、例えば、指標体１０の径の設計寸法をビア部２３のそれよりも小さく設定し、ビア孔２５及び窪み２６を形成するためのレジストマスクにおいて、ビア孔２５に対応するパターンはレジストを貫通する孔状に形成し、窪み２６に対応するパターンは露光量不足によりレジストを非貫通の窪み状に形成する。このレジストマスクを用いて、ビア孔２５を層間絶縁膜２１が丁度貫通するエッチング条件で、当該層間絶縁膜２１をドライエッチングする。このとき層間絶縁膜２１には、当該層間絶縁膜２１を貫通するビア孔２５と、当該層間絶縁膜２１を非貫通の窪み２６とが同時形成されることになる。

領域１１のビア部２３及び配線部２４（両者で配線構造が構成される。）と、領域１２の指標体１０及び配線部２４とは、例えば、銅又は銅を含有する配線材料（以下、単に配線材料と言う）を用いて、いわゆるダマシン法により形成される。この場合、層間絶縁膜２１にビア部２３及び指標体１０を、リソグラフィー及びドライエッチング（ビア孔２５及び窪み２６の形成）、メッキ法（配線材料の堆積）、化学機械研磨（ＣＭＰ）法（堆積した配線材料の表面平坦化）等により形成した後、層間絶縁膜２１における領域１１，１２にそれぞれ配線部２４を上記の各手法と同様に形成する、いわゆるシングルダマシン法を実行しても良い。また、層間絶縁膜２２に配線部２４を、層間絶縁膜２１にビア部２３及び指標体１０を、上記の各手法と同様に連続工程で形成する、いわゆるデュアルダマシン法を実行しても好適である。

指標体１０は、以下の各実施形態で詳述するように、解析対象物（第３の導電体パターン）に関する各種情報の認識や解析対象物上の平坦性確認のため等に用いられる。

―本件を適用した具体的な諸実施形態―
以下、本件を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の各実施形態では、電子デバイスとして半導体装置を例示するが、半導体装置以外にも、例えば半導体実装基板等の積層構造を有するデバイス等に適用することもできる。
各実施形態の半導体装置では、半導体基板の上方にＭＯＳトランジスタ等のトランジスタ、メモリキャパシタ、フラッシュメモリ等の半導体メモリ等の所定の半導体素子（半導体基板と共に不図示）が形成されている。

（第１の実施形態）
図２は、第１の実施形態による半導体装置及びその解析方法を説明するための概略断面図であり、図３は同様の概略平面図である。図２及び図３では、図１の構成部材と同様のものには図１と同符号を付す。
この半導体装置では、図２（ａ）に示すように、上記した半導体素子の上方に、配線構造を有する領域（不図示）と、指標体を有する領域（当該領域のみ図示する。）とが形成されている。

配線構造の領域では、図１の領域１１と同様に、層間絶縁膜（層間絶縁膜２１と同一の膜）内にビア部が、その上の層間絶縁膜（層間絶縁膜２２と同一の膜）内に配線部が設けられている。ビア部は上下の配線部と接続されており、ビア部と配線部とから配線構造が構成される。

指標体を有する領域では、層間絶縁膜２１，２２が交互に積層された様子を例示しており、最下の層間絶縁膜２１から順次、via a層、metal a層、via b層、metal b層、via c層、metal c層とし、最上に層間絶縁膜２１が形成されている。これらの層構成は配線構造の領域でも同様である。配線構造の領域では、各via層にビア部が、各metal層に配線部がそれぞれ形成されている。

指標体を有する領域では、via a層及びvia b層を構成する層間絶縁膜２１に、配線構造の領域と同様のビア部（不図示）が適宜形成されている。また、metal a層、metal b層及びmetal c層に、配線部２４が適宜形成されている。
そして、via c層には、図２（ａ）及び図３（ａ）に示すように、その上部のmetal c層に設けられた配線部２４下に位置整合するように（平面視で内包されるように）、複数の指標体１０ａが羅列形成されている（これら複数の指標体１０ａをまとめて指標体群１０Ａと言う。）。各指標体１０ａは、層間絶縁膜２１内で当該層間絶縁膜２１に非貫通で形成された窪み内に導電材料が充填されて形成される。各指標体１０ａは、metal c層の配線部２４とは接続されているが、metal b層の配線部２４とは非接続とされている。ここで、metal c層の配線部２４が上記した第１の導電体パターンに対応し、各指標体１０ａの直下の層間絶縁膜２２に設けられた配線部２４が解析対象物である上記した第３の導電体パターンに対応する。指標体群１０Ａは、metal c層の配線部２４下に平面視で内包される部位に配されるため、その配置位置の制限が緩和され、しかも面積を増加させることはない。

配線構造を有する領域及び指標体を有する領域を形成するには、図１の領域１１，１２の場合と同様に、ダマシン法、例えばデュアルダマシン法が用いられる。
metal a層及びvia a層、metal b層及びvia b層については、層間絶縁膜２２，２１にリソグラフィー及びドライエッチング（ビア孔の形成）、メッキ法（配線材料の堆積）、ＣＭＰ法（堆積した配線材料の表面平坦化）等が施され、配線部及びビア部が連続的に形成される。

metal c層及びvia c層については、配線構造を有する領域と指標体を有する領域とにデュアルダマシン法が同工程として適用される。
配線構造を有する領域では、層間絶縁膜２２，２１に上記の各手法と同様にして配線部及びビア部が連続的に形成される。
指標体を有する領域では、層間絶縁膜２２，２１に上記の各手法と同様にして配線部２４及び複数の指標体１０ａ（指標体群１０Ａ）が連続的に形成される。ここで、リソグラフィー及びドライエッチングでビア孔及び窪みを形成するに際して、各指標体１０ａの径の設計寸法を配線構造の領域のビア部のそれよりも小さく設定し、ビア孔及び窪みを形成するためのレジストマスクにおいて、ビア孔に対応するパターンはレジストを貫通する孔状に形成し、窪みに対応するパターンは露光量不足によりレジストを非貫通の窪み状に形成する。このレジストマスクを用いて、ビア孔を層間絶縁膜２１が丁度貫通するエッチング条件で、当該層間絶縁膜２１をドライエッチングする。このとき層間絶縁膜２１には、配線構造を有する領域では当該層間絶縁膜２１を貫通するビア孔が、指標体を有する領域では当該層間絶縁膜２１を非貫通の窪みが同時形成されることになる。
勿論、ビア孔と窪みとを別工程として分けて順次形成するようにしても良い。

上記のように構成された半導体装置において、その故障解析を解析対象物の表面出し作業により行う場合に、解析対象物の上部の平坦性を確認する方法を、図２（ｂ）及び図３（ｂ），（ｃ）を用いて説明する。
ここでは、指標体群１０Ａの直下に存するmetal b層の配線部２４を解析対象物とする。故障解析を行うには、半導体装置の表面を例えばＣＭＰ法により研磨してゆき、解析対象物であるmetal b層の配線部２４を露出させることになる。

例えば従来の半導体装置のように、解析対象物である配線部２４の上部に指標体群１０Ａを有しない場合では、例えばＣＭＰ法による研磨に誤差が生じて平坦性が悪い（例えば、研磨面が解析対象物である配線部２４の水平面から傾斜した状態で研磨が進行している。）と、解析対象物である配線部２４を露出させる際にもその表面が傾斜した露出面となり、配線部２４が研磨される。この場合、配線部２４の一部、甚だしくはその大部分が研磨によって消失し、配線部２４の適正な故障解析が不能となる。このような事態を回避するためには、平坦性を逐一確認する作業を要し、多くの時間と労力を必要とする。

これに対して本実施形態の半導体装置では、解析対象物である配線部２４の上層に複数の指標体１０ａが羅列してなる指標体群１０Ａが設けられているため、例えば図２（ｂ）のようにＣＭＰ法による研磨に誤差が生じて平坦性が悪い場合でも、解析対象物である配線部２４に研磨が到達する前に、平坦性に問題ある旨を指標体群１０Ａにおける各指標体１０ａの研磨状態により容易且つ確実に確認できる。この状況認識により、当該研磨状態に基づいてＣＭＰ研磨を適宜補正し、十分な平坦性を高精度に保った状態で解析対象物である配線部２４の表面を露出させ、適正な故障解析に供することができる。

具体的には、ＣＭＰ法による研磨が正確に進行して平坦性に問題がない場合には、図３（ｂ）に示すように、指標体群１０Ａに研磨が到達した際に、平面視において指標体群１０Ａの各指標体１０ａが全て均等に露出することになる。
一方、ＣＭＰ法による研磨に誤差が生じて、例えば平面視において上下方向、左右方向に研磨面が傾斜している場合には、図３（ｃ）に示すように、指標体群１０Ａに研磨が到達した際に、平面視において指標体群１０Ａの各指標体１０ａが不均等に研磨されて露出することになる。
このように、研磨で露出した指標体群１０Ａを適宜視認することにより、即座に平坦性を確認することができる。

本実施形態による半導体装置において、指標体群１０Ａの適切な配置部位について説明する。
指標体群１０Ａは、不良解析時のサンプル加工時に認識しやすい部位に設けることが好ましい。
具体的には、図４に示すように、メモリセルアレイ２及びロジック回路３が適宜配設された半導体チップ１において、各メモリセルアレイ２及び各ロジック回路３の例えば四隅に、それぞれ指標体群１０Ａを配置するのが好適である。この場合、当該四隅には配線等の導電体パターン（第１の導電体パターン）の少なくとも一部が位置しており、この第１の導電体パターン下に位置整合するように指標体群１０Ａを配置することになる。

他の具体例としては、図５に示すように、チップ単位で半導体チップ２０ａの所期部位（図５（ａ））や、更には半導体チップ２０ａの領域Ｒ１における回路群単位で半導体回路群２０ｂの所期部位（図５（ｂ））、更には半導体回路群２０ｂの領域Ｒ２における回路単位で半導体回路２０ｃの所期部位（図５（ｃ））に、それぞれ指標体群１０Ａを配置しても好適である。
勿論、指標体群１０Ａの好ましい配置部位は、図４の四隅や図５の各単位における所期部位に限定されるものではなく、半導体装置の構成等に応じて適宜定めれば良い。

以上説明したように、本実施形態によれば、観察者が論理情報提供者と常に連携することなく優れた作業効率をもって半導体装置における不良箇所を特定するに際して、解析対象物である配線部２４上の平坦性を確認するための指標体群１０Ａを設けてもその配置位置の制限が緩和され、しかも面積を増加させることなく、解析対象物の表面出し作業に際して平坦性を容易且つ確実に確認することができる。

（第２の実施形態）
図６は、第２の実施形態による半導体装置における主要部及び半導体装置の解析方法を説明するための概略断面図である。図６では、図１の構成部材と同様のものには図１と同符号を付す。

本実施形態の半導体装置は、第１の実施形態の同様の半導体装置であって、指標体群１０Ａの代わりに、或いは指標体群１０Ａと共に、所定部位に指標体１０ｄが適宜配置されている。
ここでは、指標体１０ｄが配置された層、或いは解析対象物である配線部２４（第３の導電体パターン）が設けられた層等の層番号としての情報を、指標体１０ｄに担持させる。

具体的には、例えば半導体基板上の所定層位置を基準として、「１層目（Ｍ１）」である旨の情報を指標体１０ｄに担持させる場合には、該当する層間絶縁膜に指標体１０ｄを例えば２つ羅列形成する（図６（ａ））。このようにして順次、「２層目（Ｍ２）」である旨の情報を担持させる場合には、該当する層間絶縁膜に指標体１０ｄを例えば３つ羅列形成し（図６（ｂ））、「３層目（Ｍ３）」である旨の情報を担持させる場合には、該当する層間絶縁膜に指標体１０ｄを例えば４つ羅列形成し（図６（ｃ））、「４層目（Ｍ４）」である旨の情報を担持させる場合には、該当する層間絶縁膜に指標体１０ｄを例えば５つ羅列形成し（図６（ｄ））、「５層目（Ｍ５）」である旨の情報を担持させる場合には、該当する層間絶縁膜に指標体１０ｄを例えば６つ羅列形成する（図６（ｅ））。
勿論、図６の場合は飽くまで一例であり、指標体１０ｄに担持させる層数を表す指標体１０ｄの数の規定は、半導体装置の種類や回路構成の種類等に応じて任意に行うことができる。

上記のように構成された半導体装置において、その故障解析を解析対象物の表面出し作業により行う場合に、現在研磨されている層を容易に確認することができる。
即ち、例えばＣＭＰ法により最上層から順次研磨する際に、予め決められた所期の規定に従って、表面に露出した指標体１０ｄの数から、現在、当該研磨の対象となっている層が特定される。例えば、当該層間絶縁膜から露出した指標体１０ｄの数が４つであれば、上記の規定により「３層目（Ｍ３）」である旨が特定される。
このように指標体１０ｄを配置することにより、到達層の情報（何層目であるか）を容易且つ的確に認識し、解析対象物の故障解析に適宜に供することができる。

以上説明したように、本実施形態によれば、観察者が論理情報提供者と常に連携することなく優れた作業効率をもって半導体装置における不良箇所を特定するに際して、指標体１０ｄを設けてもその配置位置の制限が緩和され、しかも面積を増加させることなく、指標体１０ｄにより解析対象物の表面出し作業に際して現在の研磨到達層の情報を的確に把握することができる。

（第３の実施形態）
図７は、第３の実施形態による半導体装置における主要部及び半導体装置の解析方法を説明するための概略断面図である。図７では、図１の構成部材と同様のものには図１と同符号を付す。

本実施形態では、半導体装置として、そのメモリセルアレイ２に、第１の実施形態の指標体群１０Ａと共に、諸々の論理情報を担持した指標体１０ｂ，１０ｃが設けられている。
メモリセルアレイ２では、ビット線３２とワード線３３とが絶縁膜を介して所定距離離間して交差しており、当該各交差部位にそれぞれ所定のメモリセル（不図示）が設けられている。ここで、ビット線３２は、各ワード線３３に対して複数本、図示の例では４本ずつ平行に各ビット線群として配置されている。そして、ビット線３２及びワード線３３を囲むように、所期のメモリセルを選択するためのアドレスデコーダ３１が設けられている。

このメモリセルアレイには、例えばその四隅、即ちアドレスデコーダ３１上の４箇所（図示の例では１箇所のみ示す。）に、平坦性確認のための指標体群１０Ａが配置されている。
更に、ビット線３２上の所定部位に、論理情報を担持した指標体１０ｂ，１０ｃが配置されている。

指標体１０ｂは、解析対象物であるビット線３２（第３の導電体パターン）における論理アドレスの進行順序や、解析対象物であるビット線３２に関する配置情報(回転、反転配置情報)を担持している。図７（ａ）では、ビット線群（図示の例ではビットｘ）において、０のビット線３２上の図中上方に１つの指標体１０ｃが、３のビット線３２上の図中下方に１つの指標体１０ｃがそれぞれ設けられており、回転配置情報が一意に規定されている。
これに対して図７（ｂ）では、指標体１０ｂの配置位置が図７（ａ）とは逆とされており、回転配置情報が図７（ａ）とは反転した状態で一意に規定されている。

指標体１０ｃは、ビット線群を構成する解析対象物である各ビット線３２における論理アドレスの進行方向の情報を担持している。図７（ａ）では、ビット線群（図示の例ではビット０）において、０のビット線３２上に１つの指標体１０ｃが、１のビット線３２上に２つの指標体１０ｃが、２のビット線３２上に３つの指標体１０ｃが、３のビット線３２上に４つの指標体１０ｃがそれぞれ設けられている。更に、他のビット線群（図示の例ではビット１）において、０〜３の各ビット線３２上にこの順序で図中上方から下方へ向かうように指標体１０ｃがそれぞれ設けられている。これらの指標体１０ｃにより、論理アドレスの進行方向が一意に規定されている。
これに対して図７（ｂ）では、ビット０のビット線群について、図７（ａ）とは指標体１０ｃの配置状態が異なり、論理アドレスの進行方向が図７（ａ）とは逆方向に一意に規定されている。

上記のように構成された半導体装置において、その故障解析を解析対象物の表面出し作業により行う場合には、例えばＣＭＰ法により解析対象物である導電体パターン、ここではビット線３２の表面を露出させる。この表面出し作業においては、第１の実施形態で説明したように、指標体群１０Ａの各指標体１０ａにより、平坦性の確認及びその補正を迅速且つ的確に行うことができる。そして、指標体１０ｂ，１０ｃにより、解析対象物であるビット線３２の論理情報を容易に特定し、解析対象物の故障解析に適宜に供することができる。

以上説明したように、本実施形態によれば、観察者が論理情報提供者と常に連携することなく優れた作業効率をもって半導体装置における不良箇所を特定するに際して、指標体１０ｂ，１０ｃを設けてもその配置位置の制限が緩和され、しかも面積を増加させることなく、指標体１０ｂ，１０ｃにより解析対象物の表面出し作業に際して当該解析対象物の諸々の論理情報を的確に把握することができる。

上記した第１〜第３の実施形態において、指標体１０（１０ａ，１０ｂ，１０ｃ，１０ｄ）は様々に部位適宜に配置することができる。例えば図８に示すように、複数の半導体チップ２０ａの設けられた半導体ウェーハ２０において、指標体１０（１０ａ，１０ｂ，１０ｃ，１０ｄ）は、半導体チップ２０ａ上でも、或いは隣接する半導体チップ２０ａ間のスクライブ領域３４上でも、状況に応じて適宜に配置することが可能である。

以下、本件の諸態様について、付記としてまとめて記載する。

（付記１）基板と、
前記基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜内に形成された第１の導電体パターンと、
前記第１の導電体パターン下の前記第１の絶縁膜内に形成された第１の導電部と
を含み、
前記第１の導電部は、前記第１の絶縁膜の表層で当該第１の絶縁膜に非貫通で形成された窪み内に設けられていることを特徴とする電子デバイス。

（付記２）前記第２の絶縁膜内に形成された第２の導電体パターンと、
前記第１の絶縁膜内に前記第２の導電体パターンと接続するように形成された第２の導電部と
を更に含み、
前記第２の導電部は、前記第１の絶縁膜を貫通する開孔内に設けられていることを特徴とする付記１に記載の電子デバイス。

（付記３）前記基板の上方で、表面に前記第１の絶縁膜が積層された第３の絶縁膜と、
前記第３の絶縁膜内に形成された第３の導電体パターンと
を更に含み、
前記第１の導電部は、前記第３の導電体パターンに関する情報を担持していることを特徴とする付記１又は２に記載の電子デバイス。

（付記４）前記第１の導電部は、前記第１の導電体パターン下に複数個設けられていることを特徴とする付記１〜３のいずれか１項に記載の電子デバイス。

（付記５）前記第１の導電部は、前記第１の導電体パターン下に１つ又は複数個設けられており、その数から、当該第１の導電部の設けられた前記第１の絶縁膜の層順序が認識できるように形成されていることを特徴とする付記１〜３のいずれか１項に記載の電子デバイス。

（付記６）基板と、
前記基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜内に形成された第１の導電体パターンと、
前記第１の導電体パターン下の前記第１の絶縁膜内に形成された第１の導電部と
を含み、
前記第１の導電部が、当該第１の絶縁膜を非貫通に形成された窪み内に設けられている電子デバイスについて、
前記第２の絶縁膜及び前記第１の導電体パターンを除去し、前記第１の絶縁膜の表面から前記第１の導電部を露出させることを特徴とする電子デバイスの解析方法。
（付記７）前記電子デバイスでは、前記第１の導電部が前記第１の導電体パターン下に複数個設けられており、
前記第２の絶縁膜及び前記第１の導電体パターンを研磨して除去し、前記第１の絶縁膜の表面から前記第１の導電部を露出させ、
前記第１の絶縁膜の表面から露出した前記第１の導電部の残存状況から、前記第１の絶縁膜の研磨の均一性を判断することを特徴とする付記６に記載の電子デバイスの解析方法。

本件の半導体装置の基本骨子を説明するための概略断面図である。 第１の実施形態による半導体装置及びその解析方法を説明するための概略断面図である。 第１の実施形態による半導体装置及びその解析方法を説明するための概略平面図である。 第１の実施形態による半導体装置において、指標体の適切な配置部位について説明する概略平面図である。 第１の実施形態による半導体装置において、指標体の他の適切な配置部位について説明する概略平面図である。 第２の実施形態による半導体装置における主要部及び半導体装置の解析方法を説明するための概略断面図である。 第３の実施形態による半導体装置における主要部及び半導体装置の解析方法を説明するための概略断面図である。 第１〜第３の実施形態による半導体装置において、指標体の配置可能な部位について説明する概略平面図である。

符号の説明

１，２０ａ 半導体チップ
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ 指標体
１０Ａ 指標体群
１１ 配線構造を有する領域
１２ 指標体を有する領域
２０ 半導体ウェーハ
２０ｂ 半導体回路群
２０ｃ 半導体回路
２１，２２ 層間絶縁膜
２３ ビア部
２４ 配線部
２５ ビア孔
２６ 窪み
３１ アドレスデコーダ
３２ ビット線
３３ ワード線
３４ スクライブ領域

Claims (5)

1. 基板と、
   前記基板の上方に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成された第２の絶縁膜と、
   前記第２の絶縁膜内に形成された第１の導電体パターンと、
   前記第１の導電体パターン下の前記第１の絶縁膜内に形成された第１の導電部と
   を含み、
   前記第１の導電部は、前記第１の絶縁膜の表層で当該第１の絶縁膜に非貫通で形成された窪み内に設けられていることを特徴とする電子デバイス。
2. 前記第２の絶縁膜内に形成された第２の導電体パターンと、
   前記第１の絶縁膜内に前記第２の導電体パターンと接続するように形成された第２の導電部と
   を更に含み、
   前記第２の導電部は、前記第１の絶縁膜を貫通する開孔内に設けられていることを特徴とする請求項１に記載の電子デバイス。
3. 前記第１の導電部は、前記第１の導電体パターン下に複数個設けられていることを特徴とする請求項１又は２に記載の電子デバイス。
4. 基板と、
   前記基板の上方に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成された第２の絶縁膜と、
   前記第２の絶縁膜内に形成された第１の導電体パターンと、
   前記第１の導電体パターン下の前記第１の絶縁膜内に形成された第１の導電部と
   を含み、
   前記第１の導電部が、当該第１の絶縁膜を非貫通に形成された窪み内に設けられている電子デバイスについて、
   前記第２の絶縁膜及び前記第１の導電体パターンを除去し、前記第１の絶縁膜の表面から前記第１の導電部を露出させることを特徴とする電子デバイスの解析方法。
5. 前記電子デバイスでは、前記第１の導電部が前記第１の導電体パターン下に複数個設けられており、
   前記第２の絶縁膜及び前記第１の導電体パターンを研磨して除去し、前記第１の絶縁膜の表面から前記第１の導電部を露出させ、
   前記第１の絶縁膜の表面から露出した前記第１の導電部の残存状況から、前記第１の絶縁膜の研磨の均一性を判断することを特徴とする請求項４に記載の電子デバイスの解析方法。

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