JP2005251832A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2005251832A JP2005251832A JP2004057211A JP2004057211A JP2005251832A JP 2005251832 A JP2005251832 A JP 2005251832A JP 2004057211 A JP2004057211 A JP 2004057211A JP 2004057211 A JP2004057211 A JP 2004057211A JP 2005251832 A JP2005251832 A JP 2005251832A
- Authority
- JP
- Japan
- Prior art keywords
- bonding
- electrode pad
- pad
- semiconductor device
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05558—Shape in side view conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
【課題】半導体組立プロセスのワイヤボンド工程において、接合性の低下を引き起こすことなく、電極パッドに対しボンディングする位置を安易に且つ数値的に管理しながら電極パッドの中央からずらすことができるパッドを有する半導体装置を提供することを目的とする。
【解決手段】従来平面であった電極パッド表面に、パッド表面層の下層にある層間絶縁膜を選択的に残し、その上に電極となるアルミを蒸着する際に選択に残した部位が盛り上がったり凹んだりして、電極パッド表面上に認識出来るパターンを擬似的に作り、電極パッド上にボンディング位置を意図的に中央からずらす際に作業者の感覚に頼っていた座標入力が認識できるパターンにより容易に且つ数値的に確認しながら座標位置を装置に入力することが出来る。
【選択図】図2
【解決手段】従来平面であった電極パッド表面に、パッド表面層の下層にある層間絶縁膜を選択的に残し、その上に電極となるアルミを蒸着する際に選択に残した部位が盛り上がったり凹んだりして、電極パッド表面上に認識出来るパターンを擬似的に作り、電極パッド上にボンディング位置を意図的に中央からずらす際に作業者の感覚に頼っていた座標入力が認識できるパターンにより容易に且つ数値的に確認しながら座標位置を装置に入力することが出来る。
【選択図】図2
Description
本発明は半導体組立工程であるLSI等の半導体装置のボンディングパッド構造に関し、特に最上層の電極となるボンディングパッド表面層に認識パターンを授けることにより、故意に接続ワイヤの位置をずらす際の位置を数値上で明確に判断が出来ることを特徴とする半導体装置の製造方法に関するものである。
従来、ボンディングパッド部を有する半導体装置としては、電極パッドの状態は平坦な構造を有していることが知られている。図3に示されるボンディングパッド部を有する半導体装置において、配線層の最上層部を示したものである。配線間絶縁膜1上に層間絶縁膜2が形成される。層間絶縁膜2の上に配線間絶縁膜1aを形成しホトリソグラフィ及びドライエッチング処理により任意の場所に配線のパターニングを行う。パターニングされた配線間絶縁膜1aの上を覆うように配線層となる配線メタル3をめっき処理し、この配線メタル3は、CMP(化学・機械研磨)処理により上面が平坦化される。配線メタル3の配線層は基板内部に形成された集積回路内の内部配線を外部へ出力するための電極である。配線メタル3の上には前記配線メタルを覆うように層間絶縁膜2aを形成する。この層間絶縁膜2aに対し、ホトリソグラフィ及びドライエッチング処理により配線メタル3の場所に大サイズの接続孔のためのパターニングを行う。この接続孔の開いた層間絶縁膜2a表面を覆うようにパッド層となるAL合金の層4を形成し前述した配線メタル3とを接続させることができる。このAL合金の層4をホトリソグラフィ及びドライエッチング処理によりパターニングを行い、パッド部を形成する。最後に保護膜となる絶縁層5を形成し、ホトリソグラフィ及びドライエッチング処理によりパターニングを行い、パッド部を露出させる。
ワイヤーボンド等を介して外部へ接続するための半導体素子の各電極は微細化技術の進展に伴い、ワイヤーボンド等の接合技術も狭ピッチ化が必須となり、限られたボンディングパッド内でチップを検査した針跡による傷とその上へのボンディング接合を強度的に保つことが厳しくなってきた。今までは電極パッドの面積が広くかつボンディングのボールも大きく形成することが出来たため、検査による針跡の面積が接合に貢献出来なくても充分な強度を保つことが可能な接合面積を有していた。しかしその一方、拡散プロセスの微細化技術により、チップ面積の縮小が顕著になってきており、それに伴い電極パッド部の配列によりチップサイズを律則することがないようパッドサイズ及びパッドピッチの縮小が必然的に求められる。これは半導体の回路形成を担う拡散工程が完了した後の半導体素子のパッケージングを担う組立工程、特にワイヤーボンド工程で問題となる。具体的には次のようなことである。
検査後の針跡は同じ面積であるにも関わらずそのパッド部位へ小ボール化したワイヤーボンドを行っても接合面積が足らず、機械的強度不足や金ボール不着など信頼性の面で問題となってしまう。
そこで、従来は電極パッド部を長方形に形成し、作業者が検査の針跡部を避けるように画面上で任意に金ボールとパッド部を接合させる位置を移動し安定した接合が出来るような半導体装置を形成している(例えば特許文献1)。
この発明の目的は、電極パッドに金ボールをボンディングさせる位置座標を装置へ入力する際、作業者が針跡を避けてボンディング位置をずらすことを感覚で実施していた作業を電極パッドの表面にポイントとなる認識パターンを作成しておき、容易にかつ数値としてずらし量を管理することが出来る半導体装置のボンディングパッド構造を提供することにある。
特公2002−3019822号公報
しかしながら、更なる拡散プロセスの微細化に伴い、狭パッド技術が進み、小さい面積にボンディングすることが可能となってきた。それによりLSIに収められる多機能化による検査回数の増大がパッド内針跡回数及び面積増となり、ボンディング接合に与える影響が顕著になり問題となりつつある。その為この針跡が存在する同一場所へのワイヤーボンディング接合が引っ張り強度に耐えうる合金面積率の確保に際し困難となってきた。実際に上記、複数回検査を施した針跡上にワイヤーボンディングを行い、光学顕微鏡や強度試験機で観察したところ、ボンディング不着や強度不足が認められた。この問題点を解決するため、電極パッドへの針跡の位置、ワイヤーボンディングの位置を故意にずらすために長方形の電極パッドを考案して適用したが、ずらす位置は作業者の目で判断しているのが現状であり、総合的なボンディング精度を加味し、ずらす位置を特定することが適切である。
本発明は上記従来の課題を解決するもので、接合性・剥離強度の低下を防止し、且つボンディングの際の位置ずらし量を容易にかつ数値的に可能とする半導体装置を提供することを目的とする。
この課題を解決するための半導体装置のボンディングパッド構造を有する本発明は配線間に挟まれている絶縁膜で、電極パッドの表面上に認識可能なパターンを形成するため、ボンディングが行われるパッド開口部の下部にある絶縁膜を選択的に除去して凸部又は凹部を構成し、その部分に従来から使用されているメタル層を蒸着することにより、凸部又は凹部の部分のメタルが盛り上がったり凹んだりすることを利用し表面上で認識できるパターンを形成することを特徴とするものである。
従来、最上層メタルのパッド下にあった絶縁膜がホトリソグラフィ及びドライエッチによって選択的に除去され、電極パッド部にも絶縁膜が残されその上に積層されるアルミ膜が蒸着されることにより、従来平面であった電極パッド部に認識できるパターンが形成されるパッド表面を持った半導体装置のボンディングパッド構造ができ、該当するボンディングの際の位置ずらし量を容易にかつ数値的に可能とすることできる。
以上のような本実施形態をとることにより、ワイヤーボンド時の座標入力を従来の中央から意識的にずらす際、作業者が感覚で実施していたボンディングの位置ずらしを、接合性が低下することなく、電極パッド上に認識パターンを授けることで容易に且つ数値的に管理可能な座標位置を設定することが可能となる。
以下、本発明の半導体装置のボンディングパッド構造について実施形態の図面に基づき詳細に説明する。
図2において1は配線間絶縁膜、2は層間絶縁膜、3は配線メタル、4は最上層メタル、5は保護膜を示す。
図2に示すとおり本発明における実施形態の半導体装置のボンディングパッド構造は、パッド下の構造が配線間絶縁膜1、1aの間に層間絶縁膜2が埋め込まれ、その上に配線メタル3と最上層メタル4が形成された構造である。
図2に示すように層間絶縁膜2aは最上層アルミの開口部中心線上の下層にも選択的に残されている。その結果最上層メタル4は盛り上がることになり、図1のように表面上からでもそのパターンを認識することが可能となる。通常図1の電極パッド表面は電気的な特性検査をする際に鋭利な針により接触させて検査するため、この電極パッド表面上のアルミは表面上を鋭利な針が滑って出来た、楕円状の針跡傷が付いている。この針跡の上にボンディングを行うと、接合に必要な合金を形成するだけの面積が足りず強度不足やボンディングの不着になることがある。特にパッドサイズの縮小による接合部分の縮小化がこの不良を引き起こす要因となる。この針跡の上にボンディングを行うことで接合不良を回避するために、電極パッド上でボンディング位置を任意にずらすことが有効である。そのずらすポイントを電極パッド表面上に授けた認識パターンにより容易に且つ数値として管理できる。
次に電極パッド上に形成するパターンについて説明する、前途記述した層間絶縁膜2aを最上層アルミの開口部中心線上の下層にも選択的に残し最上層メタルを蒸着する際にパターン化するわけであるが、このパターン形状については特にこだわらない。また並びについては、電極パッド中心線上の任意にずらす位置へ一つ授ける場合、ずらし量を数値として認識出来る様に電極パッド中心線上に等間隔で並べる場合、前記電極パッド中心線上に等間隔で並べた認識パターンの電極パッド中心の形状を他と異なる形状とし、電極パッドの中央位置を把握しやすくする。以上、最上層メタル4に認識出来るパターンが存在することにより、ワイヤーボンドの位置を容易にかつ数値的に位置をずらすことが出来る形状を持った電極パッドの半導体装置の製造方法を提供するものである。
以上のように、本発明にかかる半導体装置の製造方法は画像によって認識出来るパターンを用いることにより、容易に電極パッドへの接合位置をずらすことができ、特に機械的に位置をずらすことが出来ず操作する作業者による座標位置入力の際に、目視による作業に対し有用である。
1、1a 配線間絶縁膜
2、2a 層間絶縁膜
3 配線メタル
4 最上層メタル
5 保護膜
2、2a 層間絶縁膜
3 配線メタル
4 最上層メタル
5 保護膜
Claims (3)
- ボンディングパッドの中心線上に認識パターンを備えたことを特徴とする半導体装置。
- 前記ボンディングパッドの中心線上に認識パターンを等間隔の列で並べたことを特徴とする請求項1記載の半導体装置。
- 前記ボンディングパッドの中心線上に認識パターンを等間隔の列で並べたことを特徴としボンディングパッド中心の認識パターンの形状を変えることを特徴とする請求項2記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004057211A JP2005251832A (ja) | 2004-03-02 | 2004-03-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004057211A JP2005251832A (ja) | 2004-03-02 | 2004-03-02 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005251832A true JP2005251832A (ja) | 2005-09-15 |
Family
ID=35032056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004057211A Pending JP2005251832A (ja) | 2004-03-02 | 2004-03-02 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005251832A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008098225A (ja) * | 2006-10-06 | 2008-04-24 | Nec Electronics Corp | 半導体装置 |
US8330190B2 (en) | 2009-03-06 | 2012-12-11 | Fujitsu Semiconductor Limited | Semiconductor device |
-
2004
- 2004-03-02 JP JP2004057211A patent/JP2005251832A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008098225A (ja) * | 2006-10-06 | 2008-04-24 | Nec Electronics Corp | 半導体装置 |
US8330190B2 (en) | 2009-03-06 | 2012-12-11 | Fujitsu Semiconductor Limited | Semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10930625B2 (en) | Semiconductor package and method of fabricating the same | |
US8072076B2 (en) | Bond pad structures and integrated circuit chip having the same | |
US7979813B2 (en) | Chip-scale package conversion technique for dies | |
CN104766850B (zh) | 用于迹线上接合工艺的凸块焊盘 | |
JP2006210438A (ja) | 半導体装置およびその製造方法 | |
JP7299952B2 (ja) | 半導体ユニットのテスト方法 | |
JP2005322921A (ja) | バンプテストのためのフリップチップ半導体パッケージ及びその製造方法 | |
JP2009164607A (ja) | ボンディングパッド構造物及びその製造方法、並びにボンディングパッド構造物を有する半導体パッケージ | |
US7614147B2 (en) | Method of creating contour structures to highlight inspection region | |
KR101349373B1 (ko) | 반도체 소자 및 그 제조 방법 | |
JP4061506B2 (ja) | 半導体装置の製造方法 | |
TWI316741B (en) | Method for forming an integrated cricuit, method for forming a bonding pad in an integrated circuit and an integrated circuit structure | |
US20070290204A1 (en) | Semiconductor structure and method for manufacturing thereof | |
JP2007115957A (ja) | 半導体装置及びその製造方法 | |
JP4213672B2 (ja) | 半導体装置及びその製造方法 | |
JP2005251832A (ja) | 半導体装置の製造方法 | |
JP2007036252A (ja) | 改善されたパッド構造を有する半導体装置及び半導体装置のパッド形成方法 | |
US20080083923A1 (en) | Semiconductor device | |
US7056817B2 (en) | Forming a cap above a metal layer | |
JP2010062170A (ja) | 半導体装置およびその製造方法 | |
JP5027605B2 (ja) | 半導体装置 | |
JP5906812B2 (ja) | 配線構造、半導体装置及び配線構造の製造方法 | |
JP2011103334A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP4877465B2 (ja) | 半導体装置、半導体装置の検査方法、半導体ウェハ | |
JP2004297099A (ja) | 半導体装置の製造方法 |