JP2008098225A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2008098225A
JP2008098225A JP2006274897A JP2006274897A JP2008098225A JP 2008098225 A JP2008098225 A JP 2008098225A JP 2006274897 A JP2006274897 A JP 2006274897A JP 2006274897 A JP2006274897 A JP 2006274897A JP 2008098225 A JP2008098225 A JP 2008098225A
Authority
JP
Japan
Prior art keywords
bonding pad
region
slit
slit via
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006274897A
Other languages
English (en)
Other versions
JP2008098225A5 (ja
Inventor
Osamu Nakauchi
修 中内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2006274897A priority Critical patent/JP2008098225A/ja
Priority to US11/869,025 priority patent/US20080083923A1/en
Publication of JP2008098225A publication Critical patent/JP2008098225A/ja
Publication of JP2008098225A5 publication Critical patent/JP2008098225A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05085Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089Disposition of the additional element
    • H01L2224/05093Disposition of the additional element of a plurality of vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • H01L2224/05558Shape in side view conformal layer on a patterned surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

【課題】ボンディングパッドを備えた半導体装置において、プローブ接触領域とボンディング領域を明瞭に区別して管理することができるボンディングパッドを有した半導体装置を提供する。
【解決手段】半導体装置は、ボンディングパッドと、ボンディングパッドの下層に設けられるスリットビア領域とを備えている。スリットビア領域は、複数本の幅広のスリットビアが平行に配置されている第一領域と、複数本の幅狭のスリットビアビアが平行に配置されている第二領域とを備える。
【選択図】図3

Description

本発明は、ボンディングパッドを備えた半導体装置に関する。
半導体装置の製造工程において、ボンディングパッドを備えた半導体装置の特性試験を実施した後に、半導体装置のボンディングパッドとインナーリードや半導体装置を実装する絶縁基板上の配線端子とを金などの微細な金属ワイヤで配線する、いわゆるボンディングが行われる。特性試験の際、一方の面に多数のプローブを備えたプローブカードが用いられる。プローブが、半導体装置のボンディングパッドに接触し、特性試験が行われるが、その際にボンディングパッドが傷つけられ、ボンディングパッドの表面が荒れ、ボンディングパッドを構成するアルミニウム金属が剥離してしまうことがある。
そのような損傷を受けたボンディングパッドの表面に対して、ボンディングを試みても金属ワイヤとボンディングパッドとの合金層が形成されず、ボンディングの接合強度が十分に得られない。したがって、検査工程においてプローブがボンディングパッドに当たるプローブ接触領域とボンディングが行われるボンディング領域とにボンディングパッドを区別し、検査工程においてプローブをボンディングパッドに当てる位置を位置決め管理する必要がある。その位置決めは、画像処理技術等を用い、ある程度は自動で行うことができるが、確認や微調整は、作業者がボンディングパッドを顕微鏡で目視したり、ボンディングパッドをCCDカメラ等で撮影した画像を目視して行われる。
図1に、従来技術によるボンディングパッド2の上面図を示す。ボンディングパッドの下層には、複数本のスリットビア4が設けられている。このスリットビア4の幅は、0.3μmであり、ボンディングパッド2の上面を顕微鏡等で見ると、平坦なボンディングパッド2が見えるだけである。
ボンディングパッド2の長手方向を2分するように、プローブ接触領域6とボンディング領域8を定めて管理しなければならない。
図2に、従来技術によるボンディングパッド10であって領域管理用の切り欠き12を有したボンディングパッド10の上面図を示す。作業者は、顕微鏡等で、ボンディングパッド10の切り欠き12を視認することができるため、プローブ接触領域14とボンディング領域16の境界を明瞭に区別することができる。
特許文献1に、接続領域としての第1の領域と試験用プローブを接触させるための第2の領域とを含む複数のボンディングパッドが略直線状に配置され、上記ボンディングパッドにおける上記第1及び第2の領域が上記直線と交差する向きに並んで配置された半導体チップと、複数の外部接続端子にそれぞれ電気的に接続される接続領域としての第3の領域を含む複数の導体部と上記半導体チップを固定する固定部とを備える部材と、上記複数のボンディングパッドの上記第1の領域と上記複数の導体部の上記第3の領域とをそれぞれ電気的に接続する複数の導体ワイヤと、上記半導体チップと上記複数の導体ワイヤとを封止する封止部材とを有する半導体装置が開示されている(特許文献1参照)。
特開2001−338955号公報
図1に示した従来技術によるボンディングパッド2の場合、ボンディングパッド2を上面から顕微鏡等で目視しても、平坦なボンディングパッド2が見えるだけであるので、プローブ接触領域6とボンディング領域8の境界は明瞭でない。したがって、作業者は、プローブをボンディングパッド2に当てる位置を位置決め管理することが難しい。
他方、図2に示した従来技術によるボンディングパッド10の場合、ボンディングパッド10を顕微鏡等で目視すると、プローブ接触領域14とボンディング領域16の境界に設けた切り欠き12を目視することが可能である。したがって、作業者は、プローブをボンディングパッド10に当てる位置を位置決め管理することが容易である。しかし、切り欠き12の面積の分だけ除かれた小さなボンディングパッド10が提供されることになるので、プローブを当てることができる面積が狭くなるとともに、ボンディングの金属ワイヤを接合することができる面積も狭くなることになる。つまり、各々の位置決めマージンが少なくなってしまう。
以下に、(発明を実施するための最良の形態)で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、(特許請求の範囲)の記載と(発明を実施するための最良の形態)との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、(特許請求の範囲)に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による半導体装置は、ボンディングパッド(18)と、ボンディングパッド(18)の下層に設けられるスリットビア領域とを具備し、スリットビア領域は、複数本の幅広のスリットビア(20)が平行に配置されている第一領域と、複数本の幅狭のスリットビア(22)が平行に配置されている第二領域とを備える。
本発明による半導体装置は、ボンディングパッド(54)と、ボンディングパッド(54)の下層に設けられるスリットビア領域とを具備し、スリットビア領域は、複数本のスリットビア(56)が平行に並んでいる領域と、断面が四角形である少なくとも一個のスリットビア(58)とを備え、断面が四角形である少なくとも一個のスリットビア(58)は、複数本のスリットビア(56)が平行に並んでいる領域の長手方向を二分割する位置に配置される。
本発明によれば、ボンディングパッドを備えた半導体装置において、プローブ接触領域とボンディング領域を明瞭に区別して管理することができるボンディングパッドを有した半導体装置が提供される。
添付図面を参照して、本発明による半導体装置を実施するための最良の形態を以下に説明する。
(第1の実施形態)
図3に、第1の実施形態に係るボンディングパッド18の上面図を示す。ボンディングパッド18の下層には、複数本の幅広スリットビア20が並列に並び、複数本の幅狭スリットビア22が並列に並んで配置されている。ボンディングパッド18の上面を顕微鏡等で見ると、幅広スリットビア20がある部分は、ボンディングパッド18の表面が凹んでいる。一方、幅狭スリットビア22がある部分は、ボンディングパッド18の表面は平坦である。このようにボンディングパッド18の表面の平坦度は、下層のスリットビアの幅に影響を受けるが、詳細については、後述する。なお、幅広スリットビア20の幅寸法L1は1μmであり、幅狭スリットビア22の幅寸法L2は0.3μmである。また、図3においては、幅広スリットビア20があるほうをプローブ接触領域24とし、幅狭スリットビア22があるほうをボンディング領域26としているが、それら2つの領域が入れ替わっていてもよい。とにかく、プローブ接触領域24とボンディング領域26の区分ができればよい。
図4Aに、本発明の第1の実施形態に係る半導体装置の構造を説明する図3のA−A’断面図を示す。また、図4Bに、本発明の第1の実施形態に係る半導体装置の構造を説明する図3のB−B’断面図を示す。
半導体装置は、アルミニウム等の材質で形成された下層配線28の上にシリコン酸化膜等で形成された絶縁膜30が形成されている。そして、フォトリソグラフィー技術やエッチング技術を用いて、スリットビアが設けられる。この際、図4Aに示す半導体装置は、スリットビアの幅を広く設定した幅広スリットビア32を有している。幅広スリットビア32には、タングステン(W)や銅(Cu)が埋め込まれる。
一方、図4Bに示す半導体装置は、スリットビアの幅を狭く設定した幅狭スリットビア38を有している。やはり、幅狭スリットビア38には、タングステン(W)や銅(Cu)が埋め込まれる。その後、絶縁膜30及び幅広スリットビア32あるいは幅狭スリットビア38が形成された半導体装置の上面をCMP(chemical mechanical polishing)法にて研磨処理する。その際、絶縁膜30とスリットビアを形成しているタングステン(W)や銅(Cu)の硬さの違いから、幅広スリットビア32のスリットビア上面32aが窪んで、絶縁膜30とに段差を生じてしまう。幅狭スリットビア38は、スリットビア上面38aに顕著なくぼみが生じず、絶縁膜30とに段差は生じない。
その後、スパッタリング等の方法で、スリットビアの上層にボンディングパッド34あるいはボンディングパッド40が形成される。ボンディングパッド34とボンディングパッド40は、一体ではあるが、ボンディングパッド表面34aあるいはボンディングパッド表面40aは、下層のスリットビア上面32aとスリットビア上面38aの平坦度の影響を受ける。幅広スリットビア32を下層に有するボンディングパッド34のボンディングパッド表面34aは、スリットビア上面32aの段差を反映して、段差を有する。一方、幅狭スリットビア38を下層に有するボンディングパッド40のボンディングパッド表面40aは、スリットビア上面38aの平坦度を反映して、平坦である。
したがって、図3に示したように、作業者が、検査工程において、ボンディングパッド18の上面を顕微鏡等で見た場合、幅広スリットビア20があるほうの領域のボンディングパッド18の表面に段差(凹部)を目視することができ、そちらの領域をプローブ接触領域24と認識して、プローブをボンディングパッド18に当てる位置の位置決め管理をすることができる。
なお、ボンディングパッド18の表面に段差が出るようにするためには、幅広スリットビア20の幅L1は、0.8μm以上が好ましい。また、ボンディングパッド18の表面に段差が出ないようにするために、幅狭スリットビア22の幅L2は、0.5μm以下が好ましい。
(第2の実施形態)
図5に、第2の実施形態に係るボンディングパッドの上面図を示す。ボンディングパッド42の外形は、第1の実施形態と換わることなく、四角形である。ボンディングパッド42の下層に、複数本のプローブ接触領域側スリットビア44の群と複数本のボンディング領域側スリットビア46の群が配置され、さらに、ボンディングパッド42の長手方向の中心付近に位置する場所で、プローブ接触領域側スリットビア44の群とボンディング領域側スリットビア46の群の間の位置に、単一の領域分けスリットビア48を配置する。領域分けスリットビア48は、幅L3が1μmであり、第1の実施形態で説明したように、CMP法により、領域分けスリットビア48の上面を研磨するので、領域分けスリットビア48の上面が凹んで段差が生じており、その段差を反映して、ボンディングパッド42の表面は、段差を有する。なお、プローブ接触領域側スリットビア44とボンディング領域側スリットビア46の幅は、1μmでも0.3μmでもよい。つまり、プローブ接触領域50及びボンディング領域52に段差が生じても生じなくてもよい。仮に、プローブ接触領域側スリットビア44及びボンディング領域側スリットビア46の幅が広くて、ボンディングパッド42の表面に段差が生じても、プローブ接触領域側スリットビア44及びボンディング領域側スリットビア46の長手方向と領域分けスリットビア48の長手方向は直交する関係にあるので、領域分けスリットビア48によって生じたボンディングパッド42の表面の段差は分かりやすい。したがって、作業者は、検査工程において、ボンディングパッド42を顕微鏡等で見た場合、プローブ接触領域50とボンディング領域52の境界(領域分けスリットビア48によるボンディングパッド42の表面の段差)を明瞭に目視できる。作業者は、プローブをボンディングパッド42に当てる位置の位置決め管理をすることができる。なお、プローブ接触領域側スリットビア44の幅と、ボンディング領域側スリットビア46の幅は、同じであっても、いずれかのほうが広くても良い。
(第3の実施形態)
図6に、第3の実施形態に係るボンディングパッド54の上面図を示す。ボンディングパッド54の外形は、第1の実施形態あるいは第2の実施形態と換わることなく、四角形である。ボンディングパッド54の下層に、複数本のスリットビア56が配置され、さらに、ボンディングパッド54の長手方向の中心付近に位置する場所で、プローブ接触領域60とボンディング領域62を分ける位置の両側に領域分けスリットビア58を2箇所配置する。領域分けスリットビア58は、上面からみると一辺が1μmの正方形である。なお、領域分けスリットビア58は、上面から見ると、径が1μmの円形であってもよい。また、領域分けスリットビア58は、1箇所であってもよい。
第1の実施形態で説明したように、CMP法により、領域分けスリットビア58の上面を研磨するので、領域分けスリットビア58の上面が凹んで段差が生じており、その段差を反映して、ボンディングパッド54の表面は、段差を有する。したがって、作業者は、検査工程において、ボンディングパッド54の上面を顕微鏡等で見た場合、プローブ接触領域60とボンディング領域62の境界(領域分けスリットビア58によるボンディングパッド54の表面の段差)を明瞭に目視できる。作業者は、プローブをボンディングパッド54に当てる位置の位置決め管理をすることができる。
図1は、従来技術によるボンディングパッドの上面図を示す。 図2は、従来技術によるボンディングパッドであって領域管理用切り欠きを有したボンディングパッドの上面図を示す。 図3は、本発明の第1の実施形態に係るボンディングパッドの上面図を示す。 図4Aは、本発明の第1の実施形態に係る半導体装置の構造を説明する図3のA−A’断面図である。 図4Bは、本発明の第1の実施形態に係る半導体装置の構造を説明する図3のB−B’断面図である。 図5は、本発明の第2の実施形態に係るボンディングパッドの上面図を示す。 図6は、本発明の第3の実施形態に係るボンディングパッドの上面図を示す。
符号の説明
2 :ボンディングパッド
4 :スリットビア
6 :プローブ接触領域
8 :ボンディング領域
10 :ボンディングパッド
12 :切り欠き
14 :プローブ接触領域
16 :ボンディング領域
18 :ボンディングパッド
20 :幅広スリットビア
22 :幅狭スリットビア
24 :プローブ接触領域
26 :ボンディング領域
28 :下層配線
30 :絶縁膜
32 :幅広スリットビア
32a:スリットビア上面
34 :ボンディングパッド
34a:ボンディングパッド表面
36 :パッシベーション膜
38 :幅狭スリットビア
38a:スリットビア上面
40 :ボンディングパッド
40a:ボンディングパッド表面
42 :ボンディングパッド
44 :プローブ接触領域側スリットビア
46 :ボンディング領域側スリットビア
48 :領域分けスリットビア
50 :プローブ接触領域
52 :ボンディング領域
54 :ボンディングパッド
56 :スリットビア
58 :領域分けスリットビア
60 :プローブ接触領域
62 :ボンディング領域

Claims (7)

  1. ボンディングパッドと、
    前記ボンディングパッドの下層に設けられるスリットビア領域と
    を具備し、
    前記スリットビア領域は、
    複数本の幅広のスリットビアが平行に配置されている第一領域と、
    複数本の幅狭のスリットビアが平行に配置されている第二領域と
    を備える
    半導体装置。
  2. 前記ボンディングパッドは、前記第一領域の上層で、前記複数本の幅広のスリットビアの上面の形状に応じた凹部を具備する
    請求項1に記載の半導体装置。
  3. 前記スリットビア領域は、
    更に、単一のスリットビアと
    を備え、
    前記第一領域と前記第二領域は、平行に配置され、
    前記単一のスリットビアの長手方向が、前記第一領域の前記複数本の幅広のスリットビア及び前記第二領域の前記複数本の幅狭のスリットビアの長手方向と垂直となるように、前記単一のスリットビアが、前記第一領域と前記第二領域との間の位置に配置される
    請求項1又は2に記載の半導体装置。
  4. 前記複数本の幅広のスリットビアの幅と前記複数本の幅狭のスリットビアの幅が同一である
    請求項3に記載の半導体装置。
  5. 前記複数本の幅広のスリットビアの幅及び前記複数本の幅狭のスリットビアの幅が、前記単一のスリットビアの幅よりも狭い
    請求項3又は4に記載の半導体装置。
  6. 前記ボンディングパッドは、前記単一のスリットビアの上層で、前記単一のスリットビアの上面の形状に応じた凹部を具備する
    請求項3乃至5のいずれか一項に記載の半導体装置。
  7. ボンディングパッドと、
    前記ボンディングパッドの下層に設けられるスリットビア領域と
    を具備し、
    前記スリットビア領域は、
    複数本のスリットビアが平行に並んでいる領域と、
    断面が四角形である少なくとも一個のスリットビアと
    を備え、
    前記断面が四角形である少なくとも一個のスリットビアは、前記複数本のスリットビアが平行に並んでいる領域の長手方向を二分割する位置に配置される
    半導体装置。
JP2006274897A 2006-10-06 2006-10-06 半導体装置 Pending JP2008098225A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006274897A JP2008098225A (ja) 2006-10-06 2006-10-06 半導体装置
US11/869,025 US20080083923A1 (en) 2006-10-06 2007-10-09 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006274897A JP2008098225A (ja) 2006-10-06 2006-10-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2008098225A true JP2008098225A (ja) 2008-04-24
JP2008098225A5 JP2008098225A5 (ja) 2008-07-03

Family

ID=39274351

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006274897A Pending JP2008098225A (ja) 2006-10-06 2006-10-06 半導体装置

Country Status (2)

Country Link
US (1) US20080083923A1 (ja)
JP (1) JP2008098225A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206141A (ja) * 2009-03-06 2010-09-16 Fujitsu Semiconductor Ltd 半導体装置
JP2017005100A (ja) * 2015-06-10 2017-01-05 三菱電機株式会社 半導体チップ、半導体装置およびそれらの製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009259967A (ja) * 2008-04-15 2009-11-05 Nec Corp 配線構造、半導体装置及び半導体装置の製造方法
IT1400096B1 (it) 2010-05-12 2013-05-17 St Microelectronics Srl Processo di fabbricazione di circuiti elettronici integrati e circuiti cosi' ottenuti

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005251831A (ja) * 2004-03-02 2005-09-15 Matsushita Electric Ind Co Ltd 半導体素子電極パッド構造
JP2005251832A (ja) * 2004-03-02 2005-09-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2005252230A (ja) * 2004-02-05 2005-09-15 Matsushita Electric Ind Co Ltd 半導体装置
JP2005286266A (ja) * 2004-03-31 2005-10-13 Nec Electronics Corp 半導体装置およびその検査方法と製造方法
JP2006165515A (ja) * 2004-11-11 2006-06-22 Denso Corp 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10000759C1 (de) * 2000-01-11 2001-05-23 Infineon Technologies Ag Verfahren zur Erzeugung von Justiermarken
JP2001338955A (ja) * 2000-05-29 2001-12-07 Texas Instr Japan Ltd 半導体装置及びその製造方法
US6784556B2 (en) * 2002-04-19 2004-08-31 Kulicke & Soffa Investments, Inc. Design of interconnection pads with separated probing and wire bonding regions

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005252230A (ja) * 2004-02-05 2005-09-15 Matsushita Electric Ind Co Ltd 半導体装置
JP2005251831A (ja) * 2004-03-02 2005-09-15 Matsushita Electric Ind Co Ltd 半導体素子電極パッド構造
JP2005251832A (ja) * 2004-03-02 2005-09-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2005286266A (ja) * 2004-03-31 2005-10-13 Nec Electronics Corp 半導体装置およびその検査方法と製造方法
JP2006165515A (ja) * 2004-11-11 2006-06-22 Denso Corp 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206141A (ja) * 2009-03-06 2010-09-16 Fujitsu Semiconductor Ltd 半導体装置
US8330190B2 (en) 2009-03-06 2012-12-11 Fujitsu Semiconductor Limited Semiconductor device
JP2017005100A (ja) * 2015-06-10 2017-01-05 三菱電機株式会社 半導体チップ、半導体装置およびそれらの製造方法

Also Published As

Publication number Publication date
US20080083923A1 (en) 2008-04-10

Similar Documents

Publication Publication Date Title
US7898095B2 (en) Fiducial scheme adapted for stacked integrated circuits
US8072076B2 (en) Bond pad structures and integrated circuit chip having the same
JPH09219451A (ja) 半導体装置及びその製造方法
JP2003045876A (ja) 半導体装置
JP2007036060A (ja) 半導体装置及びその製造方法
JP2007165884A (ja) 熱的および機械的特性が改善されたボンド・パッドを有する集積回路
CN100517687C (zh) 半导体器件及其制造方法
JP2009164607A (ja) ボンディングパッド構造物及びその製造方法、並びにボンディングパッド構造物を有する半導体パッケージ
JP2008098225A (ja) 半導体装置
JP3685722B2 (ja) 半導体装置及びその製造方法
JP2008294127A (ja) 半導体装置、半導体装置の製造方法
JP4248355B2 (ja) 半導体装置および半導体装置の製造方法
JP4300795B2 (ja) 半導体装置及びその検査方法
JP5379527B2 (ja) 半導体装置
JP2007173419A (ja) 半導体装置
US7316971B2 (en) Wire bond pads
JP2005311117A (ja) 半導体装置及びその製造方法
US6495928B1 (en) Transfer mark structure for multi-layer interconnecting and method for the manufacture thereof
US20080006941A1 (en) Semiconductor package and method of manufacturing the same
TW201133735A (en) Connection pad structure for an electronic component
US8234595B2 (en) Method of designing a mask layout
JP2005064218A (ja) 半導体装置
JP2006108571A (ja) 半導体装置
US20230187289A1 (en) Semiconductor device and method of forming the same
JP3779288B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080513

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090716

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110620

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111017