JP2023140005A - 半導体装置およびその製造方法 - Google Patents

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伸也 荒井
Shinya Arai
圭祐 中塚
Keisuke Nakatsuka
浩明 蘆立
Hiroaki Ashidate
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Abstract

【課題】基板同士を好適に貼り合わせることが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置の製造方法は、第１基板に反りが生じるように、前記第１基板上の複数の第１領域の各々に第１金属パッドを形成することを含む。前記方法はさらに、第２基板上の複数の第２領域の各々に、所定のパターンを介して第２金属パッドを形成することを含む。前記方法はさらに、前記第１金属パッドおよび前記第２金属パッドが形成された後に、前記第１基板と前記第２基板とを貼り合わせることを含む。加えて、前記方法は、前記第２基板上の前記複数の第２領域の各々に前記所定のパターンを形成する際に、前記複数の第２領域の各々における前記所定のパターンの位置を、第１方向については前記第２基板の中心に近づく方向に変更し、第２方向については前記第２基板の中心から離れる方向に変更する補正を行うことをさらに含む。【選択図】図１０

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
基板同士を貼り合わせて半導体装置を製造する場合、少なくともいずれかの基板の反りが原因で、基板同士を好適に貼り合わせることができない可能性がある。
米国特許出願公開ＵＳ２０１７／００６９５０３号公報
基板同士を好適に貼り合わせることが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置の製造方法は、第１基板に反りが生じるように、前記第１基板上の複数の第１領域の各々に第１金属パッドを形成することを含む。前記方法はさらに、第２基板上の複数の第２領域の各々に、所定のパターンを形成し、前記所定のパターンが形成された前記第２基板上の前記複数の第２領域の各々に、第２金属パッドを形成することを含む。前記方法はさらに、前記第１金属パッドおよび前記第２金属パッドが形成された後に、前記第１金属パッドが形成された第１面と前記第２金属パッドが形成された第２面とが対向するように、前記第１基板と前記第２基板とを貼り合わせることを含む。加えて、前記方法は、前記第２基板上の前記複数の第２領域の各々に前記所定のパターンを形成する際に、前記複数の第２領域の各々における前記所定のパターンの位置を、第１方向については前記第２基板の中心に近づく方向に変更し、第２方向については前記第２基板の中心から離れる方向に変更する補正を行うことをさらに含む。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の柱状部の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第１実施形態の貼合方法の第１の例を示す平面図および斜視図である。 第１実施形態の貼合方法の第２の例を示す平面図および斜視図である。 第１実施形態の貼合方法の第３の例を示す平面図および斜視図である。 第１実施形態の貼合方法の第３の例の変形例を示す平面図である。 第１実施形態のアレイウェハに生じた反りを模式的に示す斜視図である。 第１実施形態の貼合方法の詳細を示す平面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。
以下、本発明の実施形態を、図面を参照して説明する。図１～図１２において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、例えば３次元メモリである。図１の半導体装置は、後述するように、アレイ領域１を含むアレイウェハと、回路領域２を含む回路ウェハとを貼り合わせることで製造される。
アレイ領域１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、メモリセルアレイ１１下の層間絶縁膜１３とを備えている。絶縁膜１２は例えば、シリコン酸化膜（ＳｉＯ２膜）またはシリコン窒化膜（ＳｉＮ膜）である。層間絶縁膜１３は例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。メモリセルアレイ１１、絶縁膜１２、層間絶縁膜１３や、層間絶縁膜１３内の構造物などは、第１膜の例である。
回路領域２は、アレイ領域１下に設けられている。符号Ｓは、アレイ領域１と回路領域２との境界面（貼合面）を示す。回路領域２は、層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備えている。層間絶縁膜１４は例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン（Ｓｉ）基板などの半導体基板である。層間絶縁膜１４や、層間絶縁膜１４内の構造物などは、第２膜の例である。基板１５は、第２基板の例である。
図１は、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示している。これらＸ方向、Ｙ方向、およびＺ方向は、互いに交差している。本明細書においては、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。Ｘ方向は第１方向の例であり、Ｙ方向は第２方向の例である。
アレイ領域１は、メモリセルアレイ１１内の複数の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。上記複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である下部層ＳＬ１と、金属層である上部層ＳＬ２とを含んでいる。
回路領域２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１５上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１５内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路領域２は、これらのトランジスタ３１のゲート電極３２、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３と、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。
回路領域２はさらに、配線層３５上に設けられ、複数の配線を含む配線層３６と、配線層３６上に設けられた複数のビアプラグ３７と、これらのビアプラグ３７上に設けられた複数の金属パッド３８とを備えている。金属パッド３８は例えば、Ｃｕ（銅）層を含む金属層である。回路領域２は、アレイ領域１の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３８に電気的に接続されている。金属パッド３８は、第２金属パッドの例である。
アレイ領域１は、金属パッド３８上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２とを備えている。また、アレイ領域１は、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３と、配線層４３上に設けられ、複数の配線を含む配線層４４とを備えている。金属パッド４１は例えば、Ｃｕ層を含む金属層である。上記のビット線ＢＬは、配線層４４に含まれている。また、上記の制御回路は、金属パッド４１、３８などを介してメモリセルアレイ１１に電気的に接続されており、金属パッド４１、３８などを介してメモリセルアレイ１１の動作を制御する。金属パッド４１は、第１金属パッドの例である。
アレイ領域１はさらに、配線層４４上に設けられた複数のビアプラグ４５と、これらのビアプラグ４５上や絶縁膜１２上に設けられた金属パッド４６と、金属パッド４６上や絶縁膜１２上に設けられたパッシベーション膜４７とを備えている。金属パッド４６は例えば、Ｃｕ層を含む金属層であり、図１の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション膜４７は例えば、シリコン酸化膜およびシリコン窒化膜を含む積層絶縁膜であり、金属パッド４６の上面を露出させる開口部Ｐを有している。金属パッド４６は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
図２は、第１実施形態の柱状部ＣＬの構造を示す断面図である。図２は、図１に示す複数の柱状部ＣＬのうちの１つを示している。
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１３（図１参照）上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。ワード線ＷＬは、例えばＷ（タングステン）層を含む金属層である。絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は例えば、シリコン窒化膜などの絶縁膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。
図３および図４は、第１実施形態の半導体装置の製造方法を示す断面図である。
図３は、複数のアレイ領域１を含むアレイウェハＷ１と、複数の回路領域２を含む回路ウェハＷ２とを示している。図３のアレイウェハＷ１の向きは、図１のアレイ領域１の向きとは逆になっている。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のアレイウェハＷ１を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイ領域１を示している。
図３において、符号Ｓ１はアレイウェハＷ１の上面を示し、符号Ｓ２は回路ウェハＷ２の上面を示している。アレイウェハＷ１は、絶縁膜１２下に設けられた基板１６を備えている。基板１６は例えば、シリコン基板などの半導体基板である。基板１６は、第１基板の例である。
本実施形態ではまず、図３に示すように、アレイウェハＷ１の基板１６上にメモリセルアレイ１１、絶縁膜１２、層間絶縁膜１３、階段構造部２１、金属パッド４１などを形成し、回路ウェハＷ２の基板１５上に層間絶縁膜１４、トランジスタ３１、金属パッド３８などを形成する。例えば、基板１６上にビアプラグ４５、配線層４４、配線層４３、ビアプラグ４２、および金属パッド４１が順に形成される。また、基板１５上にコンタクトプラグ３３、配線層３４、配線層３５、配線層３６、ビアプラグ３７、および金属パッド３８が順に形成される。次に、図４に示すように、Ｓ１とＳ２とが対向するように、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜１４とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２をアニールする。これにより、金属パッド４１と金属パッド３８とが接合される。このようにして、基板１６と基板１５とが、層間絶縁膜１３、１４を介して貼り合わされる。
その後、基板１５をＣＭＰ（Chemical Mechanical Polishing）により薄膜化し、基板１６をＣＭＰにより除去した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、図１の半導体装置が製造される。なお、金属パッド４６とパッシベーション膜４７は例えば、基板１５の薄膜化および基板１６の除去の後に、絶縁膜１２上に形成される。
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図１～図４を参照して前述した内容や、図５～図１２を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。
また、図１は、層間絶縁膜１３と層間絶縁膜１４との境界面や、金属パッド４１と金属パッド３８との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３８の側面の傾きや、金属パッド４１の側面と金属パッド３８との位置ずれを検出することで推定することができる。
また、本実施形態の半導体装置は、複数のチップに切断された後の図１の状態で取引の対象となってもよいし、複数のチップに切断される前の図４の状態で取引の対象となってもよい。図１は、チップの状態の半導体装置を示しており、図４は、ウェハの状態の半導体装置を示している。本実施形態では、１つのウェハ状の半導体装置（図４）から、複数のチップ状の半導体装置（図１）が製造される。
次に、図５～図８を参照し、本実施形態のアレイウェハＷ１と回路ウェハＷ２とを貼り合わせる方法（貼合方法）の３つの例を説明する。
図５は、第１実施形態の貼合方法の第１の例を示す平面図および斜視図である。
図５(ａ)は、貼り合わせ直前のアレイウェハＷ１を示している。アレイウェハＷ１は、複数のチップ領域Ａ１と、これらのチップ領域Ａ１の間に設けられたスクライブ領域Ｂ１とを含んでいる。各チップ領域Ａ１は、１つのアレイ領域１に対応している。スクライブ領域Ｂ１は、Ｘ方向に延びる複数の直線と、Ｙ方向に延びる複数の直線とを組み合わせた形状を有している。図５(ａ)はさらに、アレイウェハＷ１の中心Ｃ１と、アレイウェハＷ１のノッチＤ１とを示している。図５(ａ)では、ノッチＤ１が中心Ｃ１の－Ｙ方向に位置している。
図５(ｂ)は、貼り合わせ直前の回路ウェハＷ２を示している。回路ウェハＷ２も、複数のチップ領域Ａ２と、これらのチップ領域Ａ２の間に設けられたスクライブ領域Ｂ２とを含んでいる。各チップ領域Ａ２は、１つの回路領域２に対応している。スクライブ領域Ｂ２は、Ｘ方向に延びる複数の直線と、Ｙ方向に延びる複数の直線とを組み合わせた形状を有している。図５(ｂ)はさらに、回路ウェハＷ２の中心Ｃ２と、回路ウェハＷ２のノッチＤ２とを示している。図５(ｂ)では、ノッチＤ２が中心Ｃ２の－Ｙ方向に位置している。
図５(ａ)に示す矢印Ｐａは、アレイウェハＷ１内の種々の構造物の設計上の位置と現実の位置とのずれを示している。図５(ａ)は、これらの構造物の現実の位置が、これらの構造物の設計上の位置に対し、右上にシフトしていることを示している。これらの構造物の例は、メモリセルアレイ１１内のメモリセルや、金属パッド４１や、ビアプラグ４５などである（図３などを参照）。このような位置ずれは例えば、半導体製造装置に何らかの問題がある場合に生じる可能性がある。
図５(ｃ)は、図４と同様に、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせる様子を示している。直線Ｘ１、Ｙ１、Ｚ１は、アレイウェハＷ１の中心Ｃ１を通過しており、それぞれＸ方向、Ｙ方向、およびＺ方向に延びている。直線Ｘ２、Ｙ２、Ｚ２は、回路ウェハＷ２の中心Ｃ２を通過しており、それぞれＸ方向、Ｙ方向、およびＺ方向に延びている。アレイウェハＷ１のノッチＤ１（不図示）は、中心Ｃ１の－Ｙ方向に位置しており、回路ウェハＷ２のノッチＤ２（不図示）は、中心Ｃ２の－Ｙ方向に位置している。
図５(ｃ)はさらに、アレイウェハＷ１の表面（下面）の領域１００～１０４と、回路ウェハＷ２の表面（上面）の領域２００～２０４とを示している。領域１００は、中心Ｃ１に位置し、領域１０１、１０２、１０３、１０４はそれぞれ、領域１００の＋Ｘ方向、－Ｘ方向、＋Ｙ方向、および－Ｙ方向に位置している。同様に、領域２００は、中心Ｃ２に位置し、領域２０１、２０２、２０３、２０４はそれぞれ、領域２００の＋Ｘ方向、－Ｘ方向、＋Ｙ方向、および－Ｙ方向に位置している。なお、領域１００と領域１０１～１０４の各々との距離と、領域２００と領域２０１～２０４の各々との距離は、いずれも同じ距離である。領域１００～１０４の各々は、１つ以上の金属パッド４１を含んでおり、領域２００～２０４の各々は、１つ以上の金属パッド３８を含んでいる。領域１００～１０４は第１領域の例であり、領域２００～２０４は第２領域の例である。
通常、アレイウェハＷ１と回路ウェハＷ２は、領域１００～１０４がそれぞれ領域２００～２０４と重なるように貼り合わされる。しかしながら、この例のアレイウェハＷ１では、図５(ａ)に示すような位置ずれが生じている。そのため、この例のアレイウェハＷ１と回路ウェハＷ２とを貼り合わせる際には、回路ウェハＷ２の位置を矢印Ｑａで示す方向に並進移動させる。これにより、金属パッド４１、３８（図４などを参照）が互いに接するように、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることが可能となる。このような並進移動補正は、半導体製造装置内で回路ウェハＷ２を並進移動させることで実現可能である。
図６は、第１実施形態の貼合方法の第２の例を示す平面図および斜視図である。
図６(ａ)および図６(ｂ)はそれぞれ、貼り合わせ直前のアレイウェハＷ１および回路ウェハＷ２を示している。図６(ａ)に示す矢印Ｐｂは、アレイウェハＷ１内の種々の構造物の設計上の位置と現実の位置とのずれを示している。図６(ａ)は、これらの構造物の現実の位置が、これらの構造物の設計上の位置に対し、反時計周りに移動していることを示している。このような位置ずれは例えば、半導体製造装置に何らかの問題がある場合に生じる可能性がある。
図６(ｃ)は、図４と同様に、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせる様子を示している。この例のアレイウェハＷ１では、図６(ａ)に示すような位置ずれが生じている。そのため、この例のアレイウェハＷ１と回路ウェハＷ２とを貼り合わせる際には、回路ウェハＷ２の位置を矢印Ｑｂで示す方向に回転させる。これにより、金属パッド４１、３８が互いに接するように、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることが可能となる。このような回転補正は、半導体製造装置内で回路ウェハＷ２を回転させることで実現可能である。
図７は、第１実施形態の貼合方法の第３の例を示す平面図および斜視図である。
図７(ａ)および図７(ｂ)はそれぞれ、貼り合わせ直前のアレイウェハＷ１および回路ウェハＷ２を示している。図７(ａ)に示す矢印Ｐｃは、アレイウェハＷ１内の種々の構造物の設計上の位置と現実の位置とのずれを示している。図７(ａ)は、これらの構造物の現実の位置が、これらの構造物の設計上の位置に対し、中心Ｃ１から離れる方向に移動していることを示している。これは、現実の構造物が、設計上の構造物よりも拡大されていることに相当する。このような位置ずれは例えば、リソグラフィの露光工程に何らかの問題がある場合に生じる可能性がある。
図７(ｃ)は、図４と同様に、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせる様子を示している。この例のアレイウェハＷ１では、図７(ａ)に示すような位置ずれが生じている。そのため、この例の回路ウェハＷ２を製造する際には、回路ウェハＷ２内の種々の構造物を矢印Ｑｃのように拡大して形成する。これらの構造物の例は、トランジスタ３１のゲート電極３２や、コンタクトプラグ３３や、金属パッド３８などである（図３などを参照）。そして、このようにして製造された回路ウェハＷ２を、アレイウェハＷ１と貼り合わせる。これにより、金属パッド４１、３８が互いに接するように、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることが可能となる。このような拡大補正は、回路ウェハＷ２を製造する際の露光工程で露光倍率を変更することで実現可能である。
第１の例の並進移動補正や、第２の例の回転補正は、回路ウェハＷ２の製造後に、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせる際に行われる。一方、第３の例の拡大補正は、回路ウェハＷ２を製造する際に行われる。
図８は、第１実施形態の貼合方法の第３の例の変形例を示す平面図である。
図８(ａ)は、貼り合わせ直前のアレイウェハＷ１を示している。図８(ａ)に示すアレイウェハＷ１は、図７(ａ)に示すアレイウェハＷ１と同じものである。よって、図８(ａ)に示す矢印Ｐｃは、アレイウェハＷ１内の種々の構造物の設計上の位置と現実の位置とのずれを示している。
図８(ｂ)も、貼り合わせ直前のアレイウェハＷ１を示している。図８(ｂ)に示す矢印Ｐｄは、アレイウェハＷ１内の種々の構造物の設計上の位置と現実の位置とのずれを示している。図８(ｂ)は、これらの構造物の現実の位置が、これらの構造物の設計上の位置に対し、中心Ｃ１に近づく方向に移動していることを示している。これは、現実の構造物が、設計上の構造物よりも縮小されていることに相当する。このような位置ずれは例えば、リソグラフィの露光工程に何らかの問題がある場合に生じる可能性がある。この場合、回路ウェハＷ２内の構造物の拡大補正の代わりに、回路ウェハＷ２内の構造物の縮小補正が行われる。これにより、金属パッド４１、３８が互いに接するように、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることが可能となる。
図８(ｃ)も、貼り合わせ直前のアレイウェハＷ１を示している。図８(ｃ)に示す矢印Ｐｅは、アレイウェハＷ１内の種々の構造物の設計上の位置と現実の位置とのずれを示している。図８(ｃ)は、これらの構造物の現実の位置が、これらの構造物の設計上の位置に対し、中心Ｃ１に近づく方向や中心Ｃ１から離れる方向に移動していることを示している。例えば、Ｘ方向に沿った位置については、現実の位置が、設計上の位置に対し、中心Ｃ１に近づく方向に移動している。一方、Ｙ方向に沿った位置については、現実の位置が、設計上の位置に対し、中心Ｃ１から離れる方向に移動している。このような位置ずれは例えば、アレイウェハＷ１が反りを有する場合に生じる可能性がある。この場合の回路ウェハＷ２内の構造物の位置補正については、後述する。
図９は、第１実施形態のアレイウェハＷ１に生じた反りを模式的に示す斜視図である。
本実施形態では、図３に示すように基板１６上にメモリセルアレイ１１、絶縁膜１２、層間絶縁膜１３などを形成すると、メモリセルアレイ１１、絶縁膜１２、層間絶縁膜１３などの影響で、基板１６に反りが生じる。その結果、アレイウェハＷ１が図９に示すように反ることになる。ただし、図９は、アレイウェハＷ１に生じた反りを、図面を見やすくするために、実際の反りよりも大きく図示している。
図９において、アレイウェハＷ１（基板１６）の反りは、Ｘ方向に沿った断面における反りの方向と、Ｙ方向に沿った断面における反りの方向とが、逆方向となるように生じている。例えば、アレイウェハＷ１の中心Ｃ１（図８(ｃ)などを参照）を通過するＸＺ断面において、図９のアレイウェハＷ１は、下に凸となる形状に反っている。一方、アレイウェハＷ１の中心Ｃ１を通過するＹＺ断面において、図９のアレイウェハＷ１は、上に凸となる形状に反っている。よって、図９のアレイウェハＷ１の反りは、ＸＺ断面における反りの方向と、ＹＺ断面における反りの方向とが、逆方向となるように生じている。
アレイウェハＷ１のこのような反りは、例えばワード線ＷＬの影響で生じる。図９は、図３と同様に、Ｘ方向に延びているワード線ＷＬを模式的に示している。ワード線ＷＬは例えば、Ｗ（タングステン）層を含む金属層である。ワード線ＷＬの形状は、Ｘ方向とＹ方向との間で大きな異方性を有するため、アレイウェハＷ１の反りの原因となる。
図１０は、第１実施形態の貼合方法の詳細を示す平面図である。図１０(ａ)および図１０(ｂ)はそれぞれ、平面視における貼合前のアレイウェハＷ１および回路ウェハＷ２の構造を示している。
図１０(ａ)は、基板１６上にメモリセルアレイ１１、絶縁膜１２、層間絶縁膜１３などを形成することで反りが生じたアレイウェハＷ１を示している。図１０(ａ)に示すアレイウェハＷ１の形状は、図９に示すアレイウェハＷ１の形状と同じである。図１０(ａ)は、アレイウェハＷ１の表面の種々の領域の設計上の位置と現実とのずれを示している。図１０(ａ)では、領域１００～１０４の位置がそれぞれ、アレイウェハＷ１に生じた反りが原因で、領域１００’～１０４’の位置にシフトしている。領域１００～１０４の位置は、設計上の位置に相当し、領域１００’～１０４’の位置は、現実の位置に相当する。例えば、設計上では領域１０１内に設けられる金属パッド４１が、現実には領域１０１’内に設けられる。領域１００’～１０４’の形状はそれぞれ、反りが原因で、領域１００～１０４の形状から変形している場合がある。
図１０(ａ)に示す矢印Ｐ１～Ｐ４はそれぞれ、領域１０１～１０４の位置と領域１０１’～１０４’の位置とのずれを示している。領域１０１’は、領域１０１に対し－Ｘ方向にシフトしている。領域１０２’は、領域１０２に対し＋Ｘ方向にシフトしている。領域１０３’は、領域１０３に対し＋Ｙ方向にシフトしている。領域１０４’は、領域１０４に対し－Ｙ方向にシフトしている。そのため、領域１０１’～１０４’の位置は、領域１０１～１０４の位置に対し、Ｘ方向に沿った位置については中心Ｃ１に近づく方向にシフトしており、Ｙ方向に沿った位置については中心Ｃ１から離れる方向にシフトしている。一方、領域１００’の位置は、領域１００の位置と一致している。本実施形態では、このような位置ずれが、アレイウェハＷ１の反りが原因で生じている。
図１０(ｂ)は、基板１５上にアライメントマークＭ０～Ｍ４を形成する際の回路ウェハＷ２を示している。本実施形態では、基板１５内に複数の凹部を形成し、これらの凹部内にアライメントマークＭ０～Ｍ４を埋め込み、その後に基板１５上にアライメントマークＭ０～Ｍ４を介してトランジスタ３１や層間絶縁膜１４を形成する（図３）。この際、回路ウェハＷ２内の種々の構造物の位置は、アライメントマークＭ０～Ｍ４の位置を基準に設定される。これらの構造物の例は、トランジスタ３１のゲート電極３２や、コンタクトプラグ３３や、金属パッド３８などである。アライメントマークＭ０～Ｍ４は例えば、金属で形成された金属パターンである。アライメントマークＭ０～Ｍ４は、所定のパターンの例である。
本実施形態では、アレイウェハＷ１の反りに対処するため、アライメントマークＭ０～Ｍ４を形成する際に、アライメントマークＭ０～Ｍ４の位置をシフトさせる。図１０(ｂ)は、アライメントマークＭ０～Ｍ４の位置をそれぞれ、領域２００～２０４の位置から、領域２００’～２０４’の位置にシフトさせる様子を示している。よって、領域２００～２０４の位置はそれぞれ、アライメントマークＭ０～Ｍ４の位置をシフトさせる前の設計上の位置に相当する。一方、領域２００’～２０４’の位置は、アライメントマークＭ０～Ｍ４の位置をシフトさせた後の現実の位置に相当する。領域２００’～２０４’の形状はそれぞれ、領域２００～２０４の形状から変形されていてもよい。このようなアライメントマークＭ０～Ｍ４の位置補正は例えば、基板１５内にアライメントマークＭ０～Ｍ４用の開口部を形成する際の露光工程で露光位置を補正（変更）することで実現可能である。
図１０(ｂ)に示す矢印Ｑ１～Ｑ４はそれぞれ、領域２０１～２０４の位置と領域２０１’～２０４’の位置とのずれを示している。領域２０１’は、領域２０１に対し－Ｘ方向にシフトしている。領域２０２’は、領域２０２に対し＋Ｘ方向にシフトしている。領域２０３’は、領域２０３に対し＋Ｙ方向にシフトしている。領域２０４’は、領域２０４に対し－Ｙ方向にシフトしている。そのため、領域２０１’～２０４’の位置は、領域２０１～２０４の位置に対し、Ｘ方向に沿った位置については中心Ｃ２に近づく方向にシフトしており、Ｙ方向に沿った位置については中心Ｃ２から離れる方向にシフトしている。一方、領域２００’の位置は、領域２００の位置と一致している。このように、本実施形態の領域２００～２０４の位置補正はそれぞれ、領域２００～２０４に対応する領域１００～１０４の位置ずれと同じ方向に行われている。これにより、回路ウェハＷ２のアライメントマークＭ０～Ｍ４の位置を、アレイウェハＷ１の反りの影響を低減させる方向に補正することが可能となる。
上述のように、回路ウェハＷ２内の種々の構造物の位置は、アライメントマークＭ０～Ｍ４の位置を基準に設定される。そのため、アライメントマークＭ０～Ｍ４の位置が補正されると、これらの構造物の位置も補正されることになる。これにより、アレイウェハＷ１に反りが生じている場合にも、金属パッド４１、３８が互いに接するようにアレイウェハＷ１と回路ウェハＷ２とを貼り合わせることが可能となる（図４）。
なお、図１０(ｂ)は、５つのアライメントマークＭ０～Ｍ４を示しているが、回路ウェハＷ２内のアライメントマークの個数は、５個以外でもよい。アライメントマークは例えば、回路ウェハＷ２のスクライブ領域Ｂ２内に配置される（図５(ｂ)などを参照）。
また、上述のような反りは、アレイウェハＷ１の代わりに回路ウェハＷ２に生じてもよいし、アレイウェハＷ１と回路ウェハＷ２の両方に生じてもよい。ただし、本実施形態の半導体装置では、アレイウェハＷ１が回路ウェハＷ２に比べて多くの金属層を含んでいることから、アレイウェハＷ１が回路ウェハＷ２に比べて反りやすい。また、アライメントマークの位置補正は、回路ウェハＷ２のアライメントマークの代わりにアレイウェハＷ１のアライメントマークに適用されてもよいし、回路ウェハＷ２とアレイウェハＷ１の両方のアライメントマークに適用されてもよい。また、本実施形態のアライメントマークの位置補正は、３枚以上のウェハを互いに貼り合わせる場合に適用されてもよい。
ここで、アライメントマークＭ０～Ｍ４の位置補正のさらなる詳細を説明する。
本実施形態では、複数枚のアレイウェハＷ１と複数枚の回路ウェハＷ２とを製造し（図３）、これらのアレイウェハＷ１のうちの１枚とこれらの回路ウェハＷ２のうちの１枚とを貼り合わせる（図４）。これにより、１枚のアレイウェハＷ１と１枚の回路ウェハＷ２とを含む１枚の貼合ウェハが製造される。本実施形態では、このような貼り合わせを複数回繰り返すことで、複数枚の貼合ウェハを製造することができる。
本実施形態では、Ｎ枚（Ｎは２以上の整数）の貼合ウェハを製造する際に、まず１枚のアレイウェハＷ１を製造し、このアレイウェハＷ１の反りを計測する。次に、Ｎ－１枚のアレイウェハＷ１と、Ｎ枚の回路ウェハＷ２とを製造する。この際、回路ウェハＷ２のアライメントマークＭ０～Ｍ４の位置を、上述の反りの計測結果に基づいて補正する。これにより、金属パッド４１、３８が互いに接するように、各貼合ウェハのアレイウェハＷ１と回路ウェハＷ２とを貼り合わせることが可能となる。
このように、本実施形態のＮ枚の貼合ウェハを製造する際には、Ｎ枚のアレイウェハＷ１の反りをすべて計測せずに、１枚のアレイウェハＷ１の反りのみを計測する。理由は、これらのアレイウェハＷ１の構造は同じなので、これらのアレイウェハＷ１の反りの態様は同じ態様になると考えられるからである。これにより、反りを計測する負担を軽減することが可能となる。なお、反りの計測対象となるアレイウェハＷ１は、貼合ウェハの製造に実際に使用されるウェハでもよいし、貼合ウェハの製造に実際には使用されないウェハでもよい。
このように、１枚のアレイウェハＷ１と１枚の回路ウェハＷ２とを製造して貼り合わせる場合には、このアレイウェハＷ１から反りを計測してもよいし、このアレイウェハＷ１と同じ構造を有する別のウェハ（アレイウェハＷ１）から反りを計測してもよい。この場合、この回路ウェハＷ２のアライメントマークＭ０～Ｍ４の位置は、前者の反りの計測結果に基づいて補正されてもよいし、後者の反りの計測結果に基づいて補正されてもよい。
なお、アライメントマークＭ０～Ｍ４の位置が補正されたか否かは例えば、アライメントマークＭ０～Ｍ４の設計上の位置のデータを用意し、かつ、アライメントマークＭ０～Ｍ４の現実の位置を測定し、用紙したデータと測定した結果とを比較することで判定可能である。また、設計上の４つのアライメントマークＭ１～Ｍ４の位置が、中心Ｃ２から等距離にある場合には、現実の４つのアライメントマークＭ１～Ｍ４の位置が、中心Ｃ２から等距離にあるか否かを測定することで、補正がされたか否かを判定可能である。
図１１および図１２は、第１実施形態の半導体装置の製造方法を示す断面図である。本方法は、図３に示す回路ウェハＷ２を製造する方法の一例に相当する。
まず、基板１５上にレジスト膜６１を形成し、リソグラフィおよびエッチングによりレジスト膜６１内に開口部６１ａを形成する（図１１(ａ)）。その結果、開口部６１ａ内に基板１５の上面が露出する。
次に、レジスト膜６１をマスクとして用いて、開口部６１ａから基板１５内にアライメントマーク６２を形成する（図１１(ａ)）。アライメントマーク６２は例えば、基板１５内にＲＩＥ（Reactive Ion Etching）により開口部を形成し、この開口部内にアライメントマーク６２を埋め込むことで形成される。この場合、レジスト膜６１は、アライメントマーク６２の埋め込み前に除去されてもよい。アライメントマーク６２は、上述のアライメントマークＭ０～Ｍ４のいずれかに相当する。アライメントマーク６２は例えば、アルミニウム（Ａｌ）層、Ｗ（タングステン）層、Ｃｕ（層）などの金属層である。
本実施形態のアライメントマーク６２は、図１０(ｂ)を参照して説明した方法により形成される。例えば、アレイウェハＷ１の反りの計測結果に基づいて、リソグラフィ時の開口部６１ａの形成位置（露光位置）が補正される。これにより、基板１５の開口部の位置が補正され、その結果、アライメントマーク６２の位置が補正される。
次に、レジスト膜６１の除去後に、基板１５およびアライメントマーク６２上に、下地層６３、被加工層６４、およびレジスト膜６５を順に形成する（図１１(ｂ)）。被加工層６４は例えば、コンタクトプラグ３３用の金属層や、配線層３４～３６のいずれかや、ビアプラグ３７用の金属層や、金属パッド３８用の金属層である。
次に、リソグラフィおよびエッチングにより、レジスト膜６５をパターニングする（図１２(ａ)）。その結果、レジスト膜６５からパターン（レジストパターン）６５ａが形成される。図１２(ａ)は、アライメントマーク６２の位置補正の結果、パターン６５ａの位置が符号Ｒ１の位置から変化した様子を示している。
次に、レジスト膜６５をマスクとして用いたＲＩＥにより、被加工層６４を加工する（図１１(ｂ)）。その結果、被加工層６４からパターン６４ａが形成される。パターン６４ａは例えば、コンタクトプラグ３３や、配線層３４～３６内の配線や、ビアプラグ３７や、金属パッド３８である。図１２(ｂ)は、パターン６５ａの位置補正の結果、パターン６４ａの位置が符号Ｒ２の位置から変化した様子を示している。その後、レジスト膜６５は除去される。
このようにして、本実施形態の回路ウェハＷ２が製造される。その後、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせて（図４）、本実施形態の半導体装置が製造される。
以上のように、本実施形態の回路ウェハＷ２のアライメントマークＭ０～Ｍ４（６２）を形成する際には、アライメントマークＭ０～Ｍ４の位置を、Ｘ方向については中心Ｃ２に近づく方向に変更し、Ｙ方向については中心Ｃ２から離れる方向に変更する補正を行う。よって、本実施形態によれば、アレイウェハＷ１が図９に示すような反りを有する場合でも、アレイウェハＷ１と回路ウェハＷ２とを好適に貼り合わせることが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：アレイ領域、２：回路領域、
１１：メモリセルアレイ、１２：絶縁膜、１３：層間絶縁膜、
１４：層間絶縁膜、１５：基板、１６：基板、
２１：階段構造部、２２：コンタクトプラグ、
２３：ワード配線層、２４：ビアプラグ、
３１：トランジスタ、３２：ゲート電極、３３：コンタクトプラグ、３４：配線層、
３５：配線層、３６：配線層、３７：ビアプラグ、３８：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、４４：配線層、
４５：ビアプラグ、４６：金属パッド、４７：パッシベーション膜、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜、
６１：レジスト膜、６１ａ：開口部、６２：アライメントマーク、６３：下地層、
６４：被加工層、６４ａ：パターン、６５：レジスト膜、６５ａ：パターン、
１００～１０４、１００’～１０４’：領域、
２００～２０４、２００’～２０４’：領域

Claims (13)

  1. 第１基板に反りが生じるように、前記第１基板上の複数の第１領域の各々に第１金属パッドを形成し、
    第２基板上の複数の第２領域の各々に、所定のパターンを形成し、
    前記所定のパターンが形成された前記第２基板上の前記複数の第２領域の各々に、第２金属パッドを形成し、
    前記第１金属パッドおよび前記第２金属パッドが形成された後に、前記第１金属パッドが形成された第１面と前記第２金属パッドが形成された第２面とが対向するように、前記第１基板と前記第２基板とを貼り合わせる、
    ことを含み、
    前記第２基板上の前記複数の第２領域の各々に前記所定のパターンを形成する際に、前記複数の第２領域の各々における前記所定のパターンの位置を、第１方向については前記第２基板の中心に近づく方向に変更し、第２方向については前記第２基板の中心から離れる方向に変更する補正を行う、
    ことをさらに含む、半導体装置の製造方法。
  2. 前記第１基板と前記第２基板とを貼り合わせる前に、前記第１基板上に、前記第１金属パッドを含む第１膜を形成し、前記第２基板上に、前記第２金属パッドを含む第２膜を形成することをさらに含む、請求項１に記載の半導体装置の製造方法。
  3. 前記第１膜は、メモリセルアレイを含み、前記第２膜は、前記メモリセルアレイを制御する回路を含む、請求項２に記載の半導体装置の製造方法。
  4. 前記第１基板の反りは、前記第１方向に沿った断面における反りの方向と、前記第２方向に沿った断面における反りの方向とが、逆方向となるように生じる、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第１方向および前記第２方向は、前記第２基板の表面に平行であり、かつ互いに垂直である、請求項１から４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記所定のパターンは、前記第２基板内に形成される、請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記所定のパターンは、金属で形成される、請求項１から６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記所定のパターンは、アライメントマークである、請求項１から７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記第２金属パッドの位置は、前記アライメントマークの位置を基準に設定される、請求項８に記載の半導体装置の製造方法。
  10. 前記所定のパターンの位置は、前記第１基板の反りの計測結果に基づいて補正される、請求項１から９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記所定のパターンの位置は、前記第１基板と異なる基板であって、前記第１膜と同じ膜が形成された基板の反りの計測結果に基づいて補正される、請求項１から９のいずれか１項に記載の半導体装置の製造方法。
  12. 第２基板と、
    前記第２基板上の複数の第２領域の各々に設けられ、前記第２基板の上方に所定のパターンを介して設けられた第２金属パッドと、
    前記第２金属パッド上に設けられた第１金属パッドと、
    前記第１金属パッドの上方に設けられ、反りを有する第１基板であって、前記第１金属パッドは、前記第１基板下の複数の第１領域の各々に設けられている、第１基板と、
    を備え、
    前記複数の第２領域の各々における前記所定のパターンの位置は、第１方向については前記第２基板の中心に近づく方向にシフトしており、第２方向については前記第２基板の中心から離れる方向にシフトしている、半導体装置。
  13. 前記第２基板上に設けられ、前記第２金属パッドを含む第２膜と、
    前記第２膜上に設けられ、前記第１金属パッドを含む第１膜とをさらに備え、
    前記第１基板は、前記第１膜上に設けられている、請求項１２に記載の半導体装置。
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