KR100816211B1 - 노광 정렬 개선을 위한 반도체 장치 형성 방법 - Google Patents

Abstract

반도체 장치의 콘택 형성 단계에서 후속 메탈 배선 형성 공정을 위한 정렬에 사용될 정렬 마크 형성에 있어서, 하부 배선 패턴의 형성시 스크라이브 레인 상에 정렬 마크 영역에 하부 메탈 패드를 형성하는 것을 특징으로 하는 반도체 장치 형성 방법이 개시된다. 본 발명은 반도체 장치의 후공정(BEOL:Back End OF Layer Challenges) 메탈 배선 특히 듀얼 다마신 공정과 같은 구리 CMP가 사용되는 공정에서 사용될 수 있다.

본 발명에 따르면, 결국, 종래에 비해 스크라이브 레인 상에 정확한 형태의 정렬 마크를 얻을 수 있다. 따라서, 종래의 반도체 장치 형성 방법에 비해 정렬이 쉽고 정확하게 이루어질 수 있으며, 장비의 정렬 마크 인식도 종래보다 쉬워지고, 그에 따라 정렬 공정 불량이 없어지므로 반도체 장치 생산공정의 신뢰성 및 반도체 장치 자체의 신뢰성 안정성이 증대될 수 있다.

Description

노광 정렬 개선을 위한 반도체 장치 형성 방법{Method of fabricating semiconductor device for improving exposure alignment}

도1은 본 발명의 일 실시예에 따른 반도체 장치의 후공정에서 형성되는 칩 영역의 하부 메탈층 및 스크라이브 레인 영역의 하부 매탈 패드를 나타내는 공정 단면도이다.

도2는 본 실시예에서 도1에 이어 기판에 층간 절연막이 적층되고, 패터닝을 통해 칩 영역에 상부 배선 형성을 위한 그루브와 콘택이 형성되고, 스크라이브 레인 영역에 정렬 마크 EGA(Enhanced Global Alignment) 마크가 형성된 된 상태를 나타내는 공정 단면도이다.

도3은 도2에 이어 베리어 메탈, 구리 금속 적층이 이루어지고, CMP(화학적 기계적 연마)를 통해 칩 영역에 메탈 콘택 플러그 및 상층 메탈 배선이, 스크라이브 레인 영역에는 EGA 마크에 해당되는 부분에 메탈 패턴이 형성된 상태를 나타내는 공정 단면도이다.

본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세하게는 노광 정렬 키 형성의 정확성을 개선할 수 있는 노광 정렬 키 형성 방법에 관한 것이다.

반도체 장치는 통상적으로 반도체 기판에 형성된 전자 소자, 그 위로 도전막과 절연막을 적층 패터닝하여 형성된 여타 소자, 소자 및 소자를 연결하여 회로를 형성하는 배선을 구비하여 이루어진다. 이처럼 반도체 장치에서는 여러 층을 이용하여 소자 및 배선을 형성하게 되므로 이들 복수의 층 사이의 정렬이 어긋날 경우, 배선은 단절되고 회로 소자는 연결되지 못하고, 반도체 장치는 정상적으로 형성되지 못한다.

반도체 장치의 소자 고집적화와 다층 배선화에 따라 반도체 장치 제조를 위한 디자인 룰은 점차 엄격해지고, 공정 마아진은 줄어들게 된다. 각 층의 패턴들 사이의 정렬은 보다 높은 정도를 요구하게 된다.

반도체 장치를 형성함에 있어서, 상층 패턴과 하층 패턴 사이의 정렬을 할 수 있도록 하는 것이 정렬 키, 정렬 마크다. 가령, 하층에 반도체 장치를 이루는 물질층 패터닝을 통해 기준이 될 수 있는 정렬 마크를 형성하고, 상층에 패턴 형성을 위한 노광을 하면서 포토 마스크 상의 정렬 키를 정렬 마크와 상호 위치 비교하여 정렬을 정확하게 할 수 있다.

단위 공정을 마친 웨이퍼의 상하층 정렬 마크의 상호 위치를 파악하여 공정의 정확성을 평가할 수도 있다.

그런데, 이전 공정에서 정렬 마크가 정확한 위치 및 형태로 이루어지지 못할 경우, 후속 공정에서 정렬 마크를 인식하지 못하거나 오인하여 정렬이 정확히 이루 어지지 않는 경우가 있다. 정렬 마크가 정확한 형태로 이루어지지 못하는 이유는 여러 가지가 있다. 정렬 마크도 일종의 패턴이므로, 포토 마스크 자체에 정렬 마크가 정확히 형성되지 않거나, 노광 공정에서 해당되는 정확한 포토레지스트 패턴이 형성되지 못하면 정렬 마크도 정확히 이루어질 수 없다.

한편, 정확한 정렬 마크 해당 포토레지스트 패턴이 이루어진 경우에도 후속의 식각 공정, CMP 공정 등에서 공정이 정확히 이루어지지 못하면 패턴이 손상된 상태로 형성되거나, 형성되지 않을 수 있다. 이런 공정 불량은 모두가 정렬 마크의 형태 변화, 위치 변화 및 장비에 의한 인식 가능성 변화를 가져올 수 있다.

한편, 공정 불량에는 주로 배치식 장비에서 웨이퍼 랏이 달라지면서 공정 불량이 생기거나 발생하지 않는 경우, 웨이퍼 내에서 구역에 따라 공정 불량 여부가 달라지는 경우, 웨이퍼 내의 칩과 칩 사이에서 공정 불량 여부가 달라지는 경우 등이 있다. 생산 효율 향상을 위해 대구경의 웨이퍼가 사용되면서 공정 적응성을 위해 배치식 장비에서 개별 웨이퍼 처리 장비의 사용이 늘어나게 됨에 따라서 종래에는 균일한 반도체 장치 제품 형성을 위해 하나의 배치에 포함된 웨이퍼 상호 간의 공정 균일성이 많이 문제가 되었으나, 근래에는 동일 웨이퍼 내에서 위치에 따른 공정 결과 균일성이 중요한 문제가 되고 있다.

이러한 정렬 마크 형성의 문제들 가운데, 정렬 마크가 많이 형성되는 스크라이브 레인의 특수성에 의해 정렬 마크 불량의 문제가 있다. 스크라이브 레인은 칩 완성시 웨이퍼에서 칩을 분리하기 위해 절단되는 곳이므로 이 부분은 공정 중의 반도체 장치에서는 정렬 등을 위해 이용되지만 완성된 칩과는 무관한 부분이 된다.

따라서, 칩이 회로 형성 영역에 이루어지는 배선이나, 소자가 스크라이브 레인에 각 층마다 이루어질 필요는 없다. 따라서 정렬 상의 필요에 스크라이브 레인 영역에 특정 물질막 패턴을 형성하거나, 형성하지 않게 된다.

그러나, 스크라이브 레인에 형성하는 가열 정렬 마크와 같은 패턴은 공간의 제약이 비교적 많지 않아 크기가 크고 패턴 형성 밀도도 낮게 형성된다. 또한, 하부 층 구성이 칩 영역의 그것과 다르며 단차를 가질 수 있으므로, 부분적으로 같은 공정을 진행한다 해도 그 공정 결과가 하지막 차이, 단차 등의 영향으로 다르게 될 수 있다.

따라서, 칩 영역에서의 결과와 같은 결과를 기대하는 경우, 스크라이브 레인 상에 형성된 정렬 마크는 원하는 패턴과 차이가 있는 상태로 얻어질 수 있다. 이런 차이는 정렬 마크의 형태, 형성 상태, 장비에 의한 피인식 가능성에 문제를 발생시킬 수 있다.

본 발명은 상술한 바와 같은 스크라이브 레인 영역에 형성되는 정렬 마크 형성 상의 문제점을 해결하기 위한 것으로, 칩 형성 영역과 비교할 때 형태에 있어서 정렬 마크 변이나 인식 불능의 문제가 없는 정렬 마크를 형성할 수 있는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치 형성 방법은 반도체 장치의 콘택 형성 단계에서 후속 메탈 배선 형성 공정을 위한 정렬에 사용될 정렬 마크 형성에 있어서, 하부 배선 패턴의 형성시 스크라이브 레인 상에 정렬 마크 영역에 하부 메탈 패드를 형성하는 것을 특징으로 한다.

본 발명은 반도체 장치의 후공정(BEOL:Back End OF Layer Challenges) 메탈 배선 특히 듀얼 다마신 공정과 같은 구리 CMP가 사용되는 공정에서 사용될 수 있다.

이하 본 발명을 도면을 참조하면서 실시예를 통해 보다 상세히 설명하기로 한다.

도1은 본 발명의 일 실시예에 따른 반도체 장치의 후공정에서 형성되는 칩 영역의 하부 메탈층 및 스크라이브 레인 영역의 하부 매탈 패드를 나타내는 공정 단면도이다.

도2는 본 실시예에서 도1에 이어 기판에 층간 절연막이 적층되고, 패터닝을 통해 칩 영역에 상부 배선 형성을 위한 그루브와 콘택이 형성되고, 스크라이브 레인 영역에 정렬 마크 EGA(Enhanced Global Alignment) 마크가 형성된 된 상태를 나타내는 공정 단면도이다.

도3은 도2에 이어 베리어 메탈, 구리 금속 적층이 이루어지고, CMP(화학적 기계적 연마)를 통해 칩 영역에 메탈 콘택 플러그 및 상층 메탈 배선이, 스크라이브 레인 영역에는 EGA 마크에 해당되는 부분에 메탈 패턴이 형성된 상태를 나타내는 공정 단면도이다.

도1을 참조하면, 도시되지 않지만 반도체 기판의 전공정에서 기판 실리콘을 이용하여 이온 주입이나 확산 공정을 통해 트렌지스터 소자 등 전자 소자가 형성과, 소자 분리 공정이 진행된다. 이어서 기판 평탄화 등의 작업을 거치고, 전공정에서 형성된 하부 소자를 연결하기 위한 메탈 배선이 이루어진다. 하부 배선 패턴(23)은 구리 다마신이나 텅스텐 다마신 등 다마신 공정을 이용하거나, 통상의 알미늄 메탈로 형성될 수 있다.

다마신 공정을 위해 하부 기판(1)에 형성된 제1 층간 절연막(10)에 먼저 그루브나 콘택 홀이 형성되고, 얇은 베리어 메탈(21) 적층, 금속 배선층 적층으로 그루브나 콘택 홀을 채우고, 그 상태에서 제1 층간 절연막 위쪽으로 잔류하는 금속층 혹은 금속층과 베리어 메탈층을 CMP를 이용하여 제거한다. 이 단계에서, CMP를 위해 사용되는 슬러리의 일부 성부이나, 연마된 금속층이 기판 굴곡부위에 남아 후속 공정에서 문제가 될 수 있다. CMP가 과도하게 진행될 경우, 디싱 현상이 심해지고, 금속층은 제1 층간 절연막 상면 이하 수준으로 연마되어 기판에 단차를 형성할 수도 있다.

알미늄 공정의 경우, 층간 절연막 형성, 층간 절연막이 형성된 기판에 대한 포토리소그래피 공정을 통한 콘택 홀 형성, 금속 적층과 패터닝(포토리소그래피)를 통해 콘택 플러그 및 콘택 플러그와 연결된 금속 배선 패턴이 형성될 수 있다.

이들 메탈 배선 형성 공정은 주지의 것이므로 보다 구체적 공정은 별도로 기술하지 않는다.

이 단계에서 종래에는 스크라이브 레인 영역에 별다른 패턴을 형성하지 않고 전단계의 막질이 그대로 드러나게 된다. 그러나, 본 발명에서는 정렬 패턴이 형성될 영역에 메탈 하부 패드(23')를 형성하게 된다. 메탈 하부 패드(23')는 주변이 복잡하지 않으므로 마이크로 메타 단위의 길이로 형성될 수도 있다.

도2를 참조하면, 도1과 같은 기판 상태의 공정 기판에서 하부 배선 패턴(23) 위로 제2 층간 절연막을 형성한다. 제2 층간 절연막도 반도체 장치의 특성에 따라 다양한 방법으로 형성될 수 있다. 제2 층간 절연막이 형성된 상태에서 제2 층간 절연막에 대한 패터닝 작업이 이루어진다. 제2 층간 절연막은 실제로 여러 개의 절연막 층으로 이루어질 수 있다. 가령, 듀얼 다마신 공정을 진행하기 위해 제2 층간 절연막은 제1 절연막(30), 제1 스톱퍼막(40), 제2 절연막(50) 및 제2 스톱퍼막(60)으로 형성될 수 있다.

듀얼 다마신을 위해 제2 층간 절연막 위로 상층 배선 패턴에 대응하는 열린 부분을 가진 포토레지스트 패턴이 형성된다. 제2 스톱퍼막(60) 및 제2 절연막(50)에 대한 식각이 실시되고, 이들 막에 그루브가 형성된다. 다시 공정 기판에 비아 홀에 해당하는 영역을 개방하는 포토레지스트 패턴이 형성되고, 식각을 실시하여 제1 스톱퍼막(40)과 제1 절연막(30) 내에 비아 홀이 형성된다.

이 단계에서도 스크라이브 레인 영역에서는 층간 절연막에 정렬 마크 패턴이 형성됨에 있어서, 메탈 하부 패드(23')의 영향으로 정렬 마크 패턴은 칩 영역의 패턴들과 같이 정확한 형태 및 크기로 형성될 수 있다.

도3을 참조하면, 그루브 및 콘택 홀이 형성된 기판에 전면적으로 베리어 메탈층(70)을 콘포말하게 형성하고, 그루브 및 홀을 채울 수 있도록 CVD 텅스텐 금속 층을 적층한다. 이어서, 텅스텐 CMP 공정을 통해 제2 층간 절연막 위쪽의 텅스텐 금속층 및 베리어 메탈층을 제거한다. 이로써 비아 콘택 플러그(81) 및 상부 배선 패턴(83)이 형성되고, 스크라이브 레인 영역에는 금속 패턴(85)이 채워져 이루어진 새로운 정렬 마크가 형성된다.

종래에는 스크라이브 레인 영역에는 텅스텐 금속층의 영역이 크게 형성되고, 하부에 메탈 하부 패드와 같은 구조물일 없음에 따라 칩 영역 공정을 진행할 때 스크라이브 레인 영역에는 칩 영역과 다른 공정 조건이 이루어지게 된다. 따라서, 이 영역의 결과물인 정렬 마크 주변에는 CMP 과정에서 제거되지 못한 레지듀가 걸쳐져 도4의 아래쪽 사진들과 같이 원래의 정렬 마크보다 크게 형성되는 형태, 정렬 마크가 변형된 형태를 드러낼 경우가 있었다,

그러나, 본 발명의 실시예에서는 비록 텅스텐 금속층의 형성 영역은 크지만 하부 금속 패턴 형성 당시에 형성된 메탈 하부 패드의 영향으로 층간 절연막에 형성된 정렬 마크도 칩 영역 공정시 특별히 단차를 보이거나, 정렬 마크 형태 변형을 가져오지 않는다. 따라서, 도3의 단계에서도 상층 메탈 배선시 형성되는 정렬 마크를 도4와 같은 형태로 형성할 경우, 도4의 상부 3줄의 사진들과 같이 정확한 정렬 마크의 형태를 가지게 됨을 볼 수 있다.

본 실시예에서는 도3의 단계에서 그루브 내에 베리어 메탈 및 금속층이 채워지고, 정확한 정렬 마크 형태를 가지게 되다. 이런 금속층이 채워진 정렬 마크 형태는 자체가 후속 공정에서 정확한 정렬 마크의 역할을 할 수 있다.

본 발명에서 흔히 메탈로 지칭되는 것은 도전층 전반을 의미하는 것으로 반 드시 금속층만을 의미하는 것은 아니나 통상 금속층으로 형성된다.

본 발명에 따르면, 결국, 종래에 비해 스크라이브 레인 상에 정확한 형태의 정렬 마크를 얻을 수 있다.

따라서, 종래의 반도체 장치 형성 방법에 비해 정렬이 쉽고 정확하게 이루어질 수 있다. 장비의 정렬 마크 인식도 종래보다 쉬워지고, 그에 따라 정렬 공정 불량이 없어지므로 반도체 장치 생산공정의 신뢰성 및 반도체 장치 자체의 신뢰성 안정성이 증대될 수 있다.

Claims (3)

1. 반도체 장치의 형성 방법에 있어서,

   공정 기판상에서 칩영역에 하부 배선 패턴의 형성시 스크라이브 레인 상에서 정렬 마크 영역에 하부 메탈 패드를 형성하는 단계,

   상기 하부 메탈 패드가 형성된 기판에 층간 절연막을 적층하고 패터닝하여 상기 하부 배선 패턴의 일부를 여는 비아 홀 및 그루브를 형성하면서 상기 정렬 마크 영역에 정렬 마크 패턴을 형성하는 단계,

   상기 정렬 마크 패턴이 형성된 기판에 비아 콘텍 플러그 및 상부 배선 패턴을 형성하면서, 상기 정렬 마크 영역에서 정렬 마크 패턴에 금속패턴을 채워서 후속 상부 배선 형성 공정을 위한 정렬에 사용될 새로운 정렬 마크를 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 노광 정렬 개선을 위한 반도체 장치 형성 방법.
2. 제 1 항에 있어서,

   상기 하부 배선 패턴 및 상기 상부 배선 패턴은 반도체 장치의 후공정(BEOL:Back End OF Layer Challenges) 메탈 배선에 속하는 것을 특징으로 하는 노광 정렬 개선을 위한 반도체 장치 형성 방법.
3. 제 1 항에 있어서,

   상기 상부 배선 패턴은 다마신 공정으로 형성되는 것임을 특징으로 하는 노광 정렬 개선을 위한 반도체 장치 형성 방법.

Images