TWI701803B - 半導體記憶體及其製造方法 - Google Patents

半導體記憶體及其製造方法 Download PDF

Info

Publication number
TWI701803B
TWI701803B TW108104612A TW108104612A TWI701803B TW I701803 B TWI701803 B TW I701803B TW 108104612 A TW108104612 A TW 108104612A TW 108104612 A TW108104612 A TW 108104612A TW I701803 B TWI701803 B TW I701803B
Authority
TW
Taiwan
Prior art keywords
conductor
contact
semiconductor memory
layer
overlap
Prior art date
Application number
TW108104612A
Other languages
English (en)
Other versions
TW202008560A (zh
Inventor
山本直樹
廣津佑
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW202008560A publication Critical patent/TW202008560A/zh
Application granted granted Critical
Publication of TWI701803B publication Critical patent/TWI701803B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明係關於一種半導體記憶體及其製造方法。 實施形態之半導體記憶體包含第1區域及第2區域、分別包含第1及第2區域各自之一部分之主動區域及非主動區域、第1及第2積層體、第1支柱、以及第1及第2接點。第1積層體於主動區域包含交替積層之第1絕緣體及第1導電體。第1支柱於第1區域內貫通第1積層體。第1接點於第2區域內設置於第1配線層內之第1導電體上。第2積層體於非主動區域包含交替積層之第2絕緣體及第2導電體。第2接點於第2區域內與第1配線層內之第2導電體、及不同於第1配線層之第2配線層內之第2導電體之各者相接。

Description

半導體記憶體及其製造方法
本實施形態係關於一種半導體記憶體及其製造方法。
本實施形態係關於一種半導體記憶體及其製造方法。
本實施形態提供一種能夠提高良率之半導體記憶體及其製造方法。
實施形態之半導體記憶體包含第1及第2區域、主動區域及非主動區域、第1及第2積層體、第1支柱、第1及第2接點。第1及第2區域於第1方向上排列。主動區域包含第1及第2區域各自之一部分。非主動區域包含第1及第2區域各自之一部分。第1積層體包含於主動區域。第1積層體包含交替積層之第1絕緣體及第1導電體。積層之第1導電體分別包含不與上層之第1導電體重疊之階台部分。第1導電體之階台部分包含於第2區域。複數個第1支柱分別於第1區域內貫通第1積層體。第1支柱與第1導電體之交叉部分作為記憶胞發揮功能。第1接點設置於第1配線層內之第1導電體之階台部分上。第2積層體包含於非主動區域。第2積層體包含交替積層之第2絕緣體及第2導電體。積層之第2導電體分別包含不與上層之第2導電體重疊之階台部分。第2導電體之階台部分包含於第2區域。第2接點於第2區域連接於第1配線層內之第2導電體、與不同於第1配線層之第2配線層內之第2導電體之各者。
以下，參照圖式對實施形態進行說明。各實施形態例示了用於將發明之技術思想具體化之裝置、方法。圖式係示意圖或概念圖，各圖式之尺寸及比率等未必與實際相同。本發明之技術思想並非由構成要素之形狀、構造、配置等特定。
再者，以下說明中，對具有大致相同功能及構成之構成要素附加相同符號。構成參照符號之文字後之數字係用於包含相同文字之參照符號進行參照，且將具有相同構成之要素彼此進行區分。於無需區分包含相同文字之參照符號所示之要素時，該等要素分別利用僅包含文字之參照符號進行參照。
[1]實施形態
以下，對實施形態之半導體記憶體1進行說明。
[1-1]半導體記憶體1之構成
[1-1-1]半導體記憶體1之全體構成
半導體記憶體1例如係能夠非揮發地記憶資料之NAND型快閃記憶體。半導體記憶體1例如由外部之記憶體控制器2控制。圖1表示實施形態之半導體記憶體1之構成例。
如圖1所示，半導體記憶體1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動模組14、列解碼器模組15、及感測放大器模組16。
記憶胞陣列10包含複數個塊BLK0～BLKn(n為1以上之整數)。塊BLK係能夠非揮發地記憶資料之複數個記憶胞之集合，例如作為資料之刪除單位使用。
又，記憶胞陣列10中設置有複數條位元線及複數條字元線。各記憶胞例如與1根位元線及1根字元線建立關聯。有關記憶胞陣列10之詳細構成將於後文敍述。
指令暫存器11中保存半導體記憶體1自記憶體控制器2接收之指令CMD。指令CMD包含例如使定序器13執行讀出動作、寫入動作、刪除動作等之命令。
位址暫存器12中保存半導體記憶體1自記憶體控制器2接收之位址信息ADD。位址信息ADD包含例如塊位址BAd、頁位址PAd、及行位址CAd。例如，塊位址BAd、頁位址PAd、及行位址CAd分別用於塊BLK、字元線、及位元線之選擇。
定序器13對半導體記憶體1全體之動作進行控制。例如，定序器13基於指令暫存器11中保存之指令CMD，控制驅動模組14、列解碼器模組15、及感測放大器模組16等，從而執行讀出動作、寫入動作、刪除動作等。
驅動模組14產生於讀出動作、寫入動作、刪除動作等中使用之電壓。並且，驅動模組14基於例如位址暫存器12中保存之頁位址PAd，對與選擇字元線對應之信號線施加產生之電壓。
列解碼器模組15基於位址暫存器12中保存之塊位址BAd，選擇對應之記憶胞陣列10內之1個塊BLK。並且，列解碼器模組15將例如施加於與選擇字元線對應之信號線之電壓，傳輸至選擇之塊BLK內之被選擇之字元線。
感測放大器模組16於寫入動作中，根據自記憶體控制器2接收之寫入資料DAT，對各位元線施加所需之電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓判定記憶胞中記憶之資料，並將判定結果作為讀出資料DAT傳輸至記憶體控制器2。
半導體記憶體1與記憶體控制器2之間之通信例如支持NAND接口規格。例如，半導體記憶體1與記憶體控制器2之間之通信中，使用指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、就緒/忙碌信號RBn、及輸入輸出信號I/O。
指令鎖存賦能信號CLE係表示半導體記憶體1接收之輸入輸出信號I/O為指令CMD之信號。位址鎖存賦能信號ALE係表示半導體記憶體1接收之信號I/O為位址信息ADD之信號。寫入賦能信號WEn係表示對半導體記憶體1命令輸入輸出信號I/O之輸入之信號。讀出賦能信號REn係表示對半導體記憶體1命令輸入輸出信號I/O之輸出之信號。
就緒/忙碌信號RBn係表示向記憶體控制器2通知半導體記憶體1為接收來自記憶體控制器2之命令之就緒狀態還是不接收命令之忙碌狀態之信號。輸入輸出信號I/O為例如8位元寬度之信號，可包含指令CMD、位址信息ADD、資料DAT等。
以上說明之半導體記憶體1及記憶體控制器2可藉由其等之組合而構成1個半導體裝置。作為此種半導體裝置，列舉例如SDTM 卡之記憶卡、SSD(solid state drive，固體驅動器)等。
[1-1-2]記憶胞陣列10之電路構成
圖2中將記憶胞陣列10所含之複數個塊BLK中之1個塊BLK抽出而表示實施形態之半導體記憶體1具備之記憶胞陣列10之電路構成之一例。
如圖2所示，塊BLK包含例如4個串單元SU0～SU3。各串單元SU包含複數個NAND串NS。
複數個NAND串NS分別與位元線BL0～BLm(m為1以上之整數)建立關聯。各NAND串NS包含例如記憶胞電晶體MT0～MT11、以及選擇電晶體ST1及ST2。
記憶胞電晶體MT包含控制閘極及電荷蓄積層，非揮發地保存資料。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。
各NAND串NS中，記憶胞電晶體MT0～MT11於選擇電晶體ST1及ST2間串聯連接。同一塊BLK中，記憶胞電晶體MT0～MT11之控制閘極分別共通連接於字元線WL0～WL11。
各NAND串NS中，選擇電晶體ST1之汲極連接於建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT11之一端。同一塊BLK中，串單元SU0～SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。
各NAND串NS中，選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0～MT11之另一端。同一塊BLK中，選擇電晶體ST2之源極共通連接於源極線SL，選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
以上說明之記憶胞陣列10之電路構成中，位元線BL例如於與每個塊BLK對應之複數個NAND串NS間共通連接。源極線SL例如於複數個塊BLK間共通連接。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如稱為胞單元CU。例如，將包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU根據記憶胞電晶體MT記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，實施形態之半導體記憶體1具備之記憶胞陣列10之電路構成並不限定於以上說明之構成。例如，各NAND串NS包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可分別設計為任意個數。各塊BLK包含之串單元SU之個數可設定為任意個數。
[1-1-3]記憶胞陣列10之構造
以下，對實施形態之半導體記憶體1之構造之一例進行說明。
再者，以下參照之圖式中，X方向對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於與形成有半導體記憶體1之半導體基板20之表面垂直之鉛垂方向。
又，以下參照之剖視圖中，為了便於觀察圖，適當地省略了絕緣層(層間絕緣膜)、配線、接點等構成要素。又，俯視圖中，為了便於觀察圖，適當地附加了影線。俯視圖中附加之影線未必與附加了影線之構成要素之素材、特性有關聯。
(記憶胞陣列10之平面佈局)
圖3表示實施形態之半導體記憶體1具備之記憶胞陣列10之平面佈局之一例。
如圖3所示，記憶胞陣列10例如包含塊群BLKG0～BLKG3。各塊群BLKG包含複數個塊BLK。各塊群BLKG沿著X方向延伸設置，塊群BLKG0～BLKG3於Y方向上排列。
塊群BLKG之區域可分割為例如胞區域CA、以及引出區域HA1及HA2。例如，引出區域HA1及HA2分別配置於塊群BLKG之X方向上之一端部分及另一端部分。胞區域CA配置於引出區域HA1與引出區域HA2之間。
胞區域CA係形成有複數個NAND串NS之區域。引出區域HA1及HA2分別係形成有用於將連接於NAND串NS之選擇閘極線SGD及SGS以及字元線WL之各者與列解碼器模組15之間電性連接之接點之區域。
胞區域CA中，相鄰之塊群BLKG之間設置有例如BL連接區域BLtap。BL連接區域BLtap係形成有用於將例如連接於NAND串NS之位元線BL、與配置於記憶胞陣列10下之感測放大器模組16之間電性連接之接點之區域。
圖4中將1個塊群BLKG抽出而表示實施形態之半導體記憶體1具備之記憶胞陣列10之更詳細之平面佈局之一例。
如圖4所示，例如塊群BLKG包含4個主動塊ABLK1～ABLK4、4個虛設塊DBLK1～DBLK4。設置有塊群BLKG之區域例如設置有複數個狹縫SLT、SLTa、及SLTb。
主動塊ABLK係用於記憶資料之塊BLK。記憶胞陣列10所含之主動塊ABLK之總數對應於該記憶胞陣列10所含之塊BLK之總數。
虛設塊DBLK係不用於資料記憶之塊BLK。虛設塊DBLK係為了保證後述狹縫SLT、記憶體支柱MP之形狀而設置。
主動塊ABLK及虛設塊DBLK分別沿著X方向延伸。4個主動塊ABLK於Y方向排列，且配置於虛設塊DBLK之間。
具體而言，例如沿著Y方向依序配置虛設塊DBLK1及DBLK2、主動塊ABLK1～ABLK4、虛設塊DBLK3及DBLK4。
再者，塊群BLKG內之主動塊ABLK及虛設塊DBLK之配置只要係至少設置於Y方向兩端之塊為虛設塊DBLK即可，可設計為任意配置。
各狹縫SLT沿著X方向自引出區域HA1延伸至引出區域HA2而設置，且複數個狹縫SLT於Y方向排列。相鄰之狹縫SLT之間配置有例如1根狹縫SLTa、2根狹縫SLTb。
例如，於相鄰之狹縫SLT之間，狹縫SLTa及SLTb分別沿著X方向延伸而設置。2根狹縫SLTb分別配置於引出區域HA1及HA2內。狹縫SLTa配置於引出區域HA1內之狹縫SLTb、引出區域HA2內之狹縫SLTb之間。
換言之，於相鄰之狹縫SLT之間，設置有例如於X方向延伸且包含狹縫分斷部DJ之橫向狹縫。橫向狹縫於引出區域HA1及HA2之各者區域中被狹縫分斷部DJ分斷。分斷後之橫向狹縫中之自引出區域HA1延伸至引出區域HA2之狹縫部分對應於狹縫SLTa，引出區域HA1及HA2內之各者區域中設置之狹縫部分對應於狹縫SLTb。
以上說明之相鄰之狹縫SLT間之構造體對應於例如1個主動塊ABLK或1個虛設塊DBLK。
再者，記憶胞陣列10包含之塊群BLKG之個數可設計為任意個數。各塊群BLKG包含之主動塊ABLK之個數與虛設塊DBLK之個數可相同亦可不同。
又，狹縫SLTa及SLTb之配置於主動塊ABLK與虛設塊DBLK之間可相同亦可不同。配置於狹縫SLT間之狹縫SLTa及SLTb之個數可設計為任意個數。狹縫SLT之間亦可省略狹縫分斷部DJ。
(胞區域CA中之記憶胞陣列10之構造)
圖5中將主動塊ABLK及虛設塊DBLK分別抽出1個而表示實施形態之半導體記憶體1具備之記憶胞陣列10之胞區域CA中之平面佈局之一例。
如圖5所示，胞區域CA中，記憶胞陣列10包含複數個記憶體支柱MP。狹縫SLT與狹縫SLTa之間設置有例如狹縫SHE。
複數個記憶體支柱MP例如以鋸齒狀配置於狹縫SLT與狹縫SHE之間。同樣地，複數個記憶體支柱MP例如以鋸齒狀配置於狹縫SLTa與狹縫SHE之間。記憶體支柱MP例如作為1個NAND串NS發揮功能。
例如，主動塊ABLK中，設置於狹縫SLT與狹縫SHE之間之複數個記憶體支柱MP之集合對應於1個串單元SU。同樣地，設置於狹縫SLTa與狹縫SHE之間之複數個記憶體支柱MP之集合對應於1個串單元SU。
如此，主動塊ABLK中，串單元SU沿著X方向延伸而設置，串單元SU0～SU3於Y方向排列。胞區域CA中之虛設塊DBLK之平面佈局可與主動塊ABLK相同亦可不同。
圖6中將主動塊ABLK之串單元SU0及SU1抽出而表示實施形態之半導體記憶體1具備之記憶胞陣列10之胞區域CA中之更詳細之平面佈局之一例。
如圖6所示，記憶胞陣列10於胞區域CA中亦可進而包含複數個虛設支柱DMP。虛設支柱DMP係具有例如與記憶體支柱MP相同之構造，但不用於資料記憶之構造體。虛設支柱DMP以例如與狹縫SHE重疊之方式配置。
又，胞區域CA中，於記憶胞陣列10中對應於記憶體支柱MP之配置而設置有複數條位元線BL及複數個接點CV。
具體而言，複數條位元線BL分別於Y方向延伸且於X方向排列。各位元線BL以於每個串單元SU中與至少1個記憶體支柱MP重疊之方式配置。各記憶體支柱MP上重疊例如2根位元線BL。
接點CV配置於與記憶體支柱MP重疊之複數條位元線BL中之1根位元線BL、與該記憶體支柱MP之間。各記憶體支柱MP經由接點CV而與對應之位元線BL電性連接。
再者，設置於相鄰之狹縫SLT間之串單元SU之個數可設計為任意個數。圖示之記憶體支柱MP之個數及配置只不過係一個例子，記憶體支柱MP可設計為任意個數及配置。與各記憶體支柱MP重疊之位元線BL之根數可設計為任意根數。
圖7係沿著圖6之VII-VII線之記憶胞陣列10之剖視圖，表示胞區域CA中之主動塊ABLK之剖面構造之一例。
如圖7所示，胞區域CA內於與主動塊ABLK對應之區域，包含例如導電體21～25、記憶體支柱MP、虛設支柱DMP、接點CV、以及狹縫SLT、SLTa及SHE。
於半導體基板20之上方，隔著絕緣層設置有導電體21。雖省略了圖示，但半導體基板20與導電體21之間之絕緣層上設置有例如列解碼器模組15、感測放大器模組16等電路。
導電體21形成為例如沿著XY平面擴展之板狀，作為源極線SL使用。導電體21例如係摻雜磷之多晶矽(Si)。
於導電體21上隔著絕緣層而設置有導電體22。導電體22形成為例如沿著XY平面擴展之板狀，作為選擇閘極線SGS使用。導電體22例如係摻雜磷之多晶矽(Si)。
於導電體22上交替積層絕緣層及導電體23。導電體23形成為例如沿著XY平面擴展之板狀。例如，積層之複數個導電體23自半導體基板20側依序分別作為字元線WL0～WL11使用。導電體23例如包含鎢(W)。
於導電體23上隔著絕緣層而設置有導電體24。導電體24形成為例如沿著XY平面擴展之板狀，作為選擇閘極線SGD使用。導電體24例如包含鎢(W)。
於導電體24上隔著絕緣層而設置有導電體25。導電體25形成為例如沿著Y方向延伸之線狀，作為位元線BL使用。即，於未圖示之區域中，複數個導電體25於X方向排列。導電體25例如包含銅(Cu)。
記憶體支柱MP形成為沿著Z方向延伸之柱狀，例如貫通導電體22～24。例如，記憶體支柱MP之上端包含於設有導電體24之層與設有導電體25之層之間之層。記憶體支柱MP之下端包含於例如設有導電體21之層，且與導電體21接觸。
又，記憶體支柱MP包含例如芯構件30、半導體31、及積層膜32。芯構件30形成為沿著Z方向延伸之柱狀。芯構件30之上端包含於例如較設有導電體24之層靠上之層。芯構件30之下端包含於例如設有導電體21之層。芯構件30例如包含氧化矽(SiO2 )等絕緣體。
芯構件30被半導體31覆蓋。半導體31經由記憶體支柱MP之側面而與導電體21接觸。半導體31例如係多晶矽(Si)。積層膜32覆蓋半導體31之側面及底面，除了導電體21與半導體31接觸之部分以外。半導體31上設置有柱狀之接點CV。接點CV之上表面接觸1個導電體25、即1根位元線BL。
虛設支柱DMP形成為沿著Z方向延伸之柱狀，例如貫通導電體22～24。虛設支柱DMP之詳細構造例如與記憶體支柱MP之構造相同。虛設支柱DMP上並不連接例如接點CV。
狹縫SLT形成為例如沿著XZ平面擴展之板狀，將導電體22～24分斷。例如，狹縫SLT之上端包含於包含記憶體支柱MP之上端之層與設有導電體25之層之間之層。狹縫SLT之下端包含於例如設有導電體21之層。狹縫SLT例如包含氧化矽(SiO2 )等絕緣體。狹縫SLTa之構造例如與狹縫SLT之構造相同。
狹縫SHE例如於X方向延伸而設置，將導電體24分斷。狹縫SHE亦可將虛設支柱DMP之一部分分斷。例如，狹縫SHE之上端包含於包含記憶體支柱MP之上端之層與設有導電體25之層之間之層。狹縫SHE之下端包含於例如最上層之導電體23與導電體24之間之層。狹縫SHE例如包含氧化矽(SiO2 )等絕緣體。又，於X方向延伸之狹縫SHE亦可於與虛設支柱DMP重疊之位置被虛設支柱DMP分斷。
圖8表示與半導體基板20之表面平行且包含導電體23之剖面中之記憶體支柱MP之剖面構造之一例。
如圖8所示，於包含導電體23之層中，芯構件30設置於記憶體支柱MP之中央部。半導體31包圍芯構件30之側面。積層膜32包圍半導體31之側面。積層膜32例如包含隧道氧化膜33、絕緣膜34、及阻擋絕緣膜35。
隧道氧化膜33包圍半導體31之側面。絕緣膜34包圍隧道氧化膜33之側面。阻擋絕緣膜35包圍絕緣膜34之側面。導電體23包圍阻擋絕緣膜35之側面。
以上說明之記憶體支柱MP之構成中，例如記憶體支柱MP與導電體22交叉之部分作為選擇電晶體ST2發揮功能。記憶體支柱MP與導電體23交叉之部分作為記憶胞電晶體MT發揮功能。記憶體支柱MP與導電體24交叉之部分作為選擇電晶體ST1發揮功能。
即，記憶體支柱MP內之半導體31作為記憶胞電晶體MT以及選擇電晶體ST1及ST2各自之通道發揮功能。記憶體支柱MP內之絕緣膜34作為記憶胞電晶體MT之電荷蓄積層發揮功能。
圖9係實施形態中之記憶胞陣列10之剖視圖，表示胞區域CA中之虛設塊DBLK之剖面構造之一例。
如圖9所示，胞區域CA內之與虛設塊DBLK對應之區域中例如包含導電體21～25、記憶體支柱MP、虛設支柱DMP、以及狹縫SLT、SLTa及SHE。該虛設塊DBLK之構造例如與自主動塊ABLK省略接點CV後之構造相同。
胞區域CA中，虛設塊DBLK優選為例如未設置接點CV之構造，但亦可設置接點CV。即，虛設塊DBLK中，記憶體支柱MP與導電體25之間可電性連接，亦可不連接。
再者，主動塊ABLK中，記憶體支柱MP與導電體25之間可經由2個以上之接點而電性連接，亦可經由其他配線而電性連接。於此種情形時，虛設塊DBLK中，記憶體支柱MP與導電體25之間可形成與主動塊ABLK相同之接點及配線，亦可形成將設置於主動塊ABLK之接點及配線中之之一部分省略之構造。
(引出區域HA中之記憶胞陣列10之構造)
圖10中將主動塊ABLK1及ABLK2抽出而表示實施形態之半導體記憶體1具備之記憶胞陣列10之引出區域HA1中之平面佈局之一例。首先，對引出區域HA1中之主動塊ABLK1之平面佈局進行說明。
如圖10所示，於引出區域HA1內與主動塊ABLK1對應之區域中，選擇閘極線SGD(導電體24)由狹縫SLT、SLTa及SHE分離為4個。這4個分離後之選擇閘極線SGD分別對應於串單元SU0～SU3。
字元線WL0～WL11(導電體23)具有不與上層之導電體重疊之部分(階台部分)。例如，與字元線WL0～WL11分別對應之複數個導電體23形成為於Y方向具有2段階差且於X方向形成階差之3列階台狀。
狹縫分斷部DJ配置於例如字元線WL11之階台部分。同一主動塊ABLK內設於相同層之字元線WL經由狹縫分斷部DJ而短路。狹縫SLTb以將例如字元線WL1、WL4、WL7、及WL10之階台部分分斷之方式配置。
選擇閘極線SGS(導電體22)例如自字元線WL0～WL2之端部區域向X方向引出。狹縫SLTb可將選擇閘極線SGS分斷，亦可不分斷。相鄰之主動塊ABLK之各者中設置之選擇閘極線SGS由狹縫SLT分斷。
又，與主動塊ABLK1對應之區域中，例如於選擇閘極線SGS、字元線WL0～WL11、以及選擇閘極線SGD之階台部分分別設置有接點CC。
主動塊ABLK1之選擇閘極線SGS、字元線WL0～WL11、及選擇閘極線SGD之各者經由設於引出區域HA1之接點CC而電性連接於列解碼器模組15。
引出區域HA1中之主動塊ABLK2之平面佈局為例如以X方向為對稱軸而將主動塊ABLK1之平面佈局反轉，且與省略了接點CC後之佈局相同。
於此情形時，主動塊ABLK2之選擇閘極線SGS、字元線WL0～WL11、及選擇閘極線SGD之各者經由設於引出區域HA2之接點CC而電性連接於列解碼器模組15。
具體而言，引出區域HA2中之主動塊ABLK1及ABLK2之平面佈局為例如以Y方向為對稱軸而將引出區域HA1中之主動塊ABLK1及ABLK2之平面佈局反轉，且與對應主動塊ABLK2內之配線而設置接點CC之佈局相同。
圖11係沿著圖10之XI-XI線之記憶胞陣列10之剖視圖，圖12係沿著圖10之XII-XII線之記憶胞陣列10之剖視圖。圖11及圖12之各者表示引出區域HA中之主動塊ABLK之剖面構造之一例。
如圖11所示，於引出區域HA1內與主動塊ABLK1對應之區域中，例如包含導電體21～24、導電體40及41、以及接點CC及V1。又，圖11中以虛線表示了該剖視圖之縱深方向上設置之狹縫SHE之配置。
引出區域HA1中，與源極線SL對應之導電體21之端部例如設置得較導電體22更內側。導電體21至少設置於胞區域CA內即可。與選擇閘極線SGS、字元線WL、及選擇閘極線SGD分別對應之導電體22、導電體23、及導電體24各自之端部至少具有不與設於上層之導電體23或24重疊之部分。狹縫SHE以將與選擇閘極線SGD對應之導電體24分斷之方式設置。
各接點CC形成為沿著Z方向延伸之柱狀。接點CC包含例如形成為柱狀之導電體。於接點CC內之導電體之側面亦可設置間隔件。例如，接點CC內之導電體包含鎢(W)，間隔件包含氧化矽(SiO2 )。
導電體40及41之各者係用於將自胞區域CR引出至引出區域HA1之導電體22～24、與列解碼器模組15之間連接之配線。複數個導電體40分別設置於複數個接點CC上。複數個導電體40上分別設置有複數個接點V1。複數個接點V1上分別設置有複數個導電體41。導電體40及41間可經由複數個接點而連接，亦可於複數個接點間連接不同之配線。
如圖12所示，主動塊ABLK2中之導電體23之構造，與例如以主動塊ABLK1及ABLK2間之狹縫SLT為對稱軸而將主動塊ABLK1中之導電體23之構造反轉後之構造相同。
換言之，主動塊ABLK1中沿著Y方向形成之字元線WL(導電體23)之階差增加之方向，與主動塊ABLK2中沿著Y方向形成之字元線WL(導電體23)之階差增加之方向相反。
具體而言，例如於主動塊ABLK1及ABLK2各自之字元線WL3之階台部分之間，配置主動塊ABLK1及ABLK2各自之字元線WL4之階台部分。於主動塊ABLK1及ABLK2各自之字元線WL4之階台部分之間，配置主動塊ABLK1及ABLK2各自之字元線WL5之階台部分。
以上說明之引出區域HA1中之主動塊ABLK1之構造中，經由接點CC引出之配線例如貫通引出區域HA1中之虛設塊DBLK之配線而電性連接於記憶胞陣列10下之電路。
並不限定於此，經由接點CC引出之配線相對於記憶胞陣列10下之電路，例如可經由引出區域HA1之外側之區域而電性連接，亦可經由引出區域HA1中之貫通主動塊ABLK內設置之寬之階台部分之接點而電性連接。
圖13中將虛設塊DBLK1及DBLK2抽出而表示實施形態之半導體記憶體1具備之記憶胞陣列10之引出區域HA1中之平面佈局之一例。
如圖13所示，引出區域HA1內與虛設塊DBLK1及DBLK2對應之區域之平面佈局係與例如使用圖10說明之主動塊ABLK1及ABLK2所對應之區域之平面佈局相同，不同點為設置之接點之種類。
具體而言，虛設塊DBLK1中，代替設於主動塊ABLK1之接點CC而設置接點CCL。接點CC及CCL均使用相同材料，但另一方面接點CCL之外徑大於接點CC之外徑。
本說明書中，「外徑」係藉由例如與半導體基板20之表面平行且包含層之剖面進行比較。「接點之外徑」可藉由接點內之導電體之外徑進行比較，亦可藉由間隔件之外徑進行比較。
實施形態中，接點CCL例如以不包含由相鄰之字元線WL形成之階差部分之方式配置。引出區域HA2中之虛設塊DBLK1及DBLK2之平面佈局可設計為與例如以Y方向為對稱軸將引出區域HA1中之虛設塊DBLK1及DBLK2之平面佈局反轉後之佈局相同。並不限定於此，只要至少1個接點CCL設置於引出區域HA1及HA2內即可。
圖14係沿著圖13之XIV-XIV線之記憶胞陣列10之剖視圖，圖15係沿著圖13之XV-XV線之記憶胞陣列10之剖視圖。圖14及圖15分別表示引出區域HA中之虛設塊DBLK之剖面構造之一例。
如圖14及圖15所示，引出區域HA1內與虛設塊DBLK1及DBLK2對應之區域之構造係相對於例如使用圖11及圖12說明之主動塊ABLK1及ABLK2所對應之區域之構造，設置之接點之種類不同且將接點與配線之一部分省略後之構造。
具體而言，虛設塊DBLK中，將接點CC置換為接點CCL，且省略接點V1以及導電體40及41。虛設塊DBLK中之其他構造係與例如主動塊ABLK之構造相同，因此省略說明。
再者，虛設塊DBLK中，亦可設置較如接點V1以及導電體40及41之配線構造。接點CCL可電性連接於記憶胞陣列10下之電路，亦可不連接。
以上說明之記憶胞陣列10之構造中，導電體23之個數係基於字元線WL之根數而設計。選擇閘極線SGS上亦可分配設於複數個層之複數個導電體22。當選擇閘極線SGS設置於複數個層時，亦可使用與導電體22不同之導電體。選擇閘極線SGD亦可分配設於複數個層之複數個導電體24。
例如，配置於複數個塊群BLKG中之Y方向兩端之虛設塊DBLK分別與虛設階台相鄰。虛設階台相當於以下階台構造：例如由導電體22～24之端部形成，下層之導電體具有不與上層之導電體重疊之階台部分，且該階台部分未連接接點。於虛設階台之區域，導電體22～24之一部分亦可置換為不同之材料。
[1-2]半導體記憶體1之製造方法
圖16係表示實施形態之半導體記憶體1之製造方法之一例之流程圖。以下，適當地參照圖16，對半導體記憶體1之製造工序中自記憶胞陣列10之形成到接點CC之形成之間之工序進行說明。
首先，形成與記憶胞陣列10對應之構造體(步驟S10)。
圖17表示步驟S10中之主動塊ABLK1之剖面構造之一例。如圖17所示，步驟S10中，形成與導電體21～24對應之積層配線之構造體。又，於胞區域CA形成複數個記憶體支柱MP，於引出區域HA1形成字元線WL等之階台構造。針對積層配線之構造體，例如於交替積層絕緣層與犧牲構件後，使用狹縫SLT、SLTa及SLTb執行犧牲構件之置換處理，從而可形成導電體21～24。
再者，雖然省略了圖示，於導電體21與半導體基板20之間、或導電體22與半導體基板20之間之區域形成有例如列解碼器模組15、感測放大器模組16等電路。引出區域HA2中之記憶胞陣列10之構造係與例如引出區域HA1中之記憶胞陣列10之構造相同。
接著，形成接觸孔CH及CHL(步驟S11)。
圖18表示步驟S11中之引出區域HA1之平面佈局之一例。圖19及圖20分別表示步驟S11中之主動塊ABLK1及虛設塊DBLK1之剖面構造之一例。
如圖18所示，步驟S11中，接觸孔CH對應於主動塊ABLK1內設有接點CC之區域而形成，接觸孔CHL對應於虛設塊DBLK1內設有接點CCL之區域而形成。
具體而言，於步驟S11中，首先藉由光微影法等形成將分別形成接觸孔CH及CHL之區域開口之遮罩。然後，利用形成之遮罩執行各向異性蝕刻，從而形成接觸孔CH及CHL。如此，接觸孔CH與接觸孔CHL例如藉由相同工序而統括地形成。
如圖19所示，於引出區域HA1，接觸孔CH例如以對應之導電體23之表面露出之方式形成。具體而言，於主動塊ABLK中，例如與字元線WL0對應之接觸孔CH以與字元線WL0對應之導電體23之表面露出之方式形成。
同樣地，與字元線WL3、WL6、及WL9分別對應之複數個接觸孔CH分別以與字元線WL3、WL6、及WL9對應之導電體23之表面露出之方式形成。有關未圖示之接觸孔亦同樣地，以對應之導電體之表面露出之方式形成。
如圖20所示，引出區域HA1中，接觸孔CHL例如以與對應之導電體23之表面露出之方式形成。具體而言，於虛設塊DBLK中，例如與字元線WL0對應之接觸孔CHL以與字元線WL0對應之導電體23之表面露出之方式形成。
同樣地，與字元線WL3、WL6、及WL9分別對應之複數個接觸孔CHL分別以與字元線WL3、WL6、及WL9對應之導電體23之表面露出之方式形成。有關未圖示之接觸孔亦同樣地，以對應之導電體之表面露出之方式形成。
於步驟S11中形成之接觸孔CHL之內徑大於接觸孔CH之內徑。本說明書中「內徑」係藉由與半導體基板20之表面平行且包含相同層之剖面進行比較。即，「接觸孔之內徑」係藉由例如與半導體基板20之表面平行且包含相同層之剖面中之、接觸孔之內徑而進行比較。
接著，測定重疊位移量(步驟S12)。
具體而言，例如使用SEM(Scanning Electron Microscope)測定接觸孔CHL底部之尺寸。然後，基於測定結果，例如算出接觸孔CH及CHL之重疊位移量。
以下，使用圖21說明步驟S12中之接觸孔CHL底部之尺寸之測定方法之一例。圖21中將與虛設塊DBLK之字元線WL4對應之接觸孔CHL、字元線WL1、WL2、WL5、WL7、及WL8各自之階台部分、及狹縫SLTb抽出而表示。
如圖21所示，步驟S12中，測定例如接觸孔CHL之中心點、與自該中心點向接觸孔CHL之內周部分最先偵測到之圖案之間之間隔。
具體而言，分別測定例如中心點與自中心點向X方向之正方向最先偵測到之圖案之間隔XP、中心點與自中心點向X方向之負方向最先偵測到之圖案之間隔XM、中心點與自中心點向Y方向之正方向最先偵測到之圖案之間隔YP、及中心點與自中心點向Y方向之負方向最先偵測到之圖案之間隔YM。
於接觸孔CHL之區域包含字元線WL1及WL4間之交界BD1之情形時，間隔XM係測定中心點與交界BD1之間之X方向上之間隔。於接觸孔CHL之區域包含字元線WL4及WL5間之交界BD2之情形時，間隔YM係測定中心點與交界BD2之間之Y方向上之間隔。
於接觸孔CHL之區域包含字元線WL4及WL7間之交界BD3之情形時，間隔XP係測定中心點與交界BD3之間之X方向上之間隔。於接觸孔CHL之區域包含字元線WL4及狹縫SLTb間之交界BD4之情形時，間隔YP係測定中心點與交界BD4之間之Y方向上之間隔。
於接觸孔CHL之區域不包含交界BD之情形時，間隔XP、XM、YP、及YM分別係測定接觸孔CHL之中心點至接觸孔CHL之內周部分之間之間隔。
間隔XP、XM、YP、及YM為接觸孔CHL之中心點至接觸孔CHL之內周部分之間之間隔、即接近該接觸孔CHL之半徑之數值，係表示該工序中未產生重疊位移或位移微小。
另一方面，於重疊位移量大之情形時，記憶胞陣列10會變成如圖22所示之平面佈局。圖22表示記憶胞陣列10之平面佈局之一例，相對於圖18所示之記憶胞陣列10之平面佈局，不同點在於接觸孔CH及CHL之配置。
如圖22所示，當接觸孔CH及CHL之重疊位移量大之情形時，有時接觸孔CHL之開口部分包含相鄰之階台部分之交界部分。本例中，接觸孔CHL之開口部分包含交界BD1與交界BD2。
圖23表示於接觸孔CH及CHL之重疊位移量大之情形時之記憶胞陣列10之剖面構造，且表示與圖22所示之記憶胞陣列10之平面佈局對應之虛設塊DBLK之剖面構造之一例。
如圖23所示，於接觸孔CH及CHL之重疊位移量大之情形時，虛設塊DBLK內之接觸孔CHL會開口至未意圖之配線層。
具體而言，例如與字元線WL9對應之接觸孔CHL不僅使與字元線WL9對應之導電體23之階台部分露出，還使與字元線WL6對應之導電體23之階台部分、及與字元線WL7及WL8分別對應之2個導電體23之側面部分亦分別露出。
同樣地，與字元線WL6對應之接觸孔CHL不僅使與字元線WL6對應之導電體23之階台部分露出，還使與字元線WL3對應之導電體23之階台部分、及與字元線WL4及WL5分別對應之2個導電體23之側面部分亦分別露出。
與字元線WL3對應之接觸孔CHL不僅使與字元線WL3對應之導電體23之階台部分露出，還使與字元線WL0對應之導電體23之階台部分、及與字元線WL1及WL2分別對應之2個導電體23之側面部分亦露出。
有關虛設塊DBLK內之未圖示之接觸孔亦同樣地，於接觸孔包含相鄰之階台部分之交界部分之情形時，會形成複數個導電體23之階台部分及側面露出之構造。
圖24表示接觸孔CH及CHL之重疊位移量大之情形時之重疊位移量之測定方法之一例。圖24表示與圖21相同之區域，相對於圖21而言，接觸孔CHL之位置不同。
如圖24所示，接觸孔CHL之重疊位移量大之情形時，例如間隔XM及YM分別為基於交界BD1及BD2之值。即，本例中，間隔XM及YM分別為較使用圖21說明之間隔XM及YM小之值。
例如，於間隔XM小於該接觸孔CHL之半徑之情形時，表示接觸孔CHL之重疊向X方向之負方向位移。同樣地，間隔XP小於該接觸孔CHL之半徑之情形時，表示接觸孔CHL之重疊向X方向之正方向位移。
間隔YM小於該接觸孔CHL之半徑之情形時，表示接觸孔CHL之重疊向Y方向之負方向位移。間隔YP小於該接觸孔CHL之半徑之情形時，表示接觸孔CHL之重疊向Y方向之正方向位移。
然後，於實施形態之半導體記憶體1之製造方法中，例如將相鄰之階台部分之交界部分與接觸孔CHL之中心位置之理想間隔、與測量之間隔XM、XP、YM、及YP之各者進行比較。結果，可算出形成之接觸孔CHL之重疊位移量。
算出之重疊位移量可作為例如處理後續晶圓(批次)時之參數之校正值而反饋。具體而言，算出之重疊位移量例如於步驟S11中可用於在用於形成接觸孔CH及CHL加工用遮罩之光微影處理中之、重疊之校正值之算出。
並且，以上說明之步驟S12之處理之後，即使用接觸孔CHL執行重疊位移量之測定後，形成接點CC及CCL(步驟S13)。
具體而言，藉由於半導體基板20上之構造體堆積導電體，而向接觸孔CH及CHL內部嵌入導電體。並且，藉由將形成於該構造體之上表面之導電體除去，對應於接觸孔CH之位置而形成接點CC，且對應於接觸孔CHL之位置而形成接點CCL。
作為將形成於構造體之上表面之導電體除去之方法，例如使用CMP(Chemical Mechanical Polishing，機械化學拋光)。即，於步驟S13中，例如藉由使構造體之上表面平坦化之過程，而將形成於上表面之導電體除去。
因此，例如接點CC之上表面與接點CCL之上表面一致。換言之，於絕緣層與導電體23(字元線WL0～WL11)之積層構造之積層方向上，接點CC之上端位置與接點CCL之上端位置大致相等。
圖25及圖26分別表示未產生接觸孔CH及CHL之重疊位移之情形時之、步驟S13之處理後之主動塊ABLK1及虛設塊DBLK1之剖面構造之一例。
如圖25所示，於引出區域HA1中，接點CC形成於由接觸孔CH形成之空間。形成於接觸孔CH內之接點CC於各自之底部電性連接於對應之導電體23。
如圖26所示，引出區域HA1中，接點CCL形成於由接觸孔CHL形成之空間。形成於接觸孔CHL內之接點CCL於各自之底部電性連接於對應之導電體23。
圖27表示於接觸孔CH及CHL之重疊位移量大之情形時之、步驟S13之處理後之虛設塊DBLK1之剖面構造之一例。
如圖27所示，於接觸孔CH及CHL之重疊位移量大之情形時，存於形成於接觸孔CHL內之接點CCL於複數個導電體23間短路之情形。
具體而言，例如與字元線WL9對應之接點CCL於字元線WL6～WL9之間短路。同樣地，與字元線WL6對應之接點CCL於字元線WL3～WL6之間短路。與字元線WL3對應之接點CCL於字元線WL0～WL3之間短路。有關未圖示之接點亦同樣地，於接點包含相鄰之階台部分之交界部分之情形時，會形成複數個導電體23間短路之構造。
圖27中例示了4層之導電體23短路之情形，但短路之導電體23之數會根據重疊位移方向而變化。例如，於接點CCL於Y方向僅與相鄰之階台部分之交界部分重疊之情形時，接點CCL為使相鄰之2層之導電體23間短路之構造。
如上所述，實施形態之半導體記憶體1中，形成接點CC時，係將接觸孔CH、及與接觸孔CH內徑不同之接觸孔CHL同時開口。並且，例如於相同工序中，於接觸孔CH與接觸孔CHL之內部分別嵌入導電體。
再者，以上說明之製造工序只不過係一個例子，亦可於各製造工序之間插入其他處理。形成記憶體支柱MP之時機、與形成接觸孔CH及CHL之時機亦可替換。
以上說明之步驟S12之處理中，例如使用能夠測定深孔之高加速之SEM(Scanning Electron Microscope)。即便於此種情形時，對與下層之字元線WL(例如字元線WL3)對應之接觸孔CHL之底部之測定之難易度亦高於對與上層之字元線WL(例如字元線WL9)對應之接觸孔CHL之底部之測定。
因此，接觸孔CHL之內徑優選設計得儘可能大。又，作為接觸孔CHL之內徑優選設計為能夠於步驟S13之處理中向接觸孔CHL內嵌入導電體，且能夠平坦化之內徑。
又，以上說明中，例示了接觸孔CHL之底部形成為真圓之情形，但接觸孔CHL之底部亦可形成為橢圓。於此情形時，判定重疊位移量時，例如分別使用該接觸孔CHL之最大直徑方向之半徑、最小直徑方向之半徑。於接觸孔CHL之底部形成為橢圓之情形時，「接點CCL之外徑」可表示為最大直徑，亦可表示為最小直徑。
[1-3]實施形態之效果
根據以上說明之實施形態之半導體記憶體1，能夠提高半導體記憶體1之良率。以下，詳細地說明實施形態之半導體記憶體1之效果。
於將記憶胞三維積層之半導體記憶體中，使作為記憶胞之閘極電極使用之導電體與層間絕緣膜交替積層並增加積層數，藉此實現大容量化。並且，作為記憶胞之閘極電極使用之導電體例如於記憶胞陣列之端部(引出區域)呈階台狀引出，並經由連接於形成之階台之階台部分之接點而連接於列解碼器模組。
以此方式形成於引出區域之階台構造有因形成階台構造後之成膜處理或熱處理而產生例如晶圓翹曲等，而階台之交界變動之可能性。於階台之交界位置變動大之情形時，有相對於字元線WL之接點重疊於複數條字元線WL之階台部分而形成之可能性，成為複數條字元線WL間短路之原因。
例如，光微影工序中校正重疊時係使用晶圓上形成有半導體記憶體1之區域之外周所配置之切割區域中設置之對準圖案來進行。因此，光微影工序中測定重疊時，無法偵測階台之交界位置之變動。
相對於此，作為反饋階台之交界位置之變動之方法，考慮例如於形成連接於階台之接點後執行外觀檢查。但係，於接點形成後之外觀檢查中，要確認剖面而實施破壞檢查，且反饋所需時間長。又，每當改變半導體記憶體之製造工序時，就必須對該階台部分之剖面進行確認。
因此，於實施形態之半導體記憶體1之製造方法中，於不用於資料保存之虛設塊DBLK之區域形成接觸孔CHL。接觸孔CHL藉由與於主動塊ABLK形成之接觸孔CH相同之工序而形成，且配置於虛設塊DBLK中形成之階台部分。進而，接觸孔CHL之內徑設計得大於接觸孔CH之內徑。
於階台之交界位置之變動後之重疊位移量不大之情形時，自接觸孔CHL看見階台之交界位置之可能性因接觸孔CHL之內徑設計得大而變高。又，由於接觸孔CHL與接觸孔CH藉由相同工序形成，因此認為接觸孔CHL中之重疊位移量與接觸孔CH中之重疊位移量大致相同。
結果，於實施形態之半導體記憶體1之製造方法中，藉由確認接觸孔CHL之底部露出之階台之交界位置，亦能基於階台之交界位置之變動估算出接觸孔CH之重疊位移量。
進而，於實施形態之半導體記憶體1之製造方法中，作為測定重疊位移量之方法例如使用SEM(Scanning Electron Microscope)，因此能夠非破壞且簡便地評價階台之交界位置之變動(墨線)。
如上所述，於實施形態之半導體記憶體1之製造方法中，能夠非破壞地評價階台之交界位置之墨線，從而能夠向接下來處理之晶圓(批次)反饋校正值。因此，於實施形態之半導體記憶體1之製造方法中，能夠對階台之交界位置使用合適之重疊之校正值，因此能夠提高良率。
再者，以上說明中，例示了基於步驟S12之處理反饋之信息調整接點CC之位置之情形，但亦可基於反饋之信息調整階台之交界位置。
又，於步驟S12之處理中，當重疊位移量超過某個閾值時，將包含該晶圓之批次作為不良批次篩選。藉由於半導體記憶體1之製造途中篩選不良多之批次，能夠抑制半導體記憶體1之製造成本上升。
[1-4]實施形態之變化例
於以上說明之實施形態之半導體記憶體1中，例示了主動塊ABLK中之接點CC之配置、與虛設塊DBLK中之接點CCL之配置相同之情形，但接點CCL之配置可適當地變更。以下，依序說明實施形態之第1～第5變化例。
(第1變化例)
圖28表示實施形態之第1變化例之半導體記憶體1具備之記憶胞陣列10之平面佈局之一例，相對於圖13所示之記憶胞陣列10之平面佈局而言，接點CCL之配置不同。
如圖28所示，實施形態之第1變化例中，接點CCL係以例如該接點CCL之中心點重疊於階台之交界之交叉部分CP之方式設計記憶胞陣列10之平面佈局。
具體而言，引出區域HA1中，接點CCL例如接觸與字元線WL4、WL5、WL7、及WL8對應之導電體23各自之階台部分。其他接點CCL亦同樣地，接觸於於X方向相鄰之2個階台部分、分別於Y方向與該2個階台部分相鄰之2個階台部分。
再者，於實施形態之第1變化例中，接點CCL之外徑未必要大於接點CC之外徑。即，於實施形態之第1變化例中，接點CCL之外徑可與接點CC之外徑相同，亦可小於接點CCL之外徑。實施形態之第1變化例之半導體記憶體1之其他構造與實施形態之半導體記憶體1相同，因此省略說明。
圖29表示實施形態之第1變化例中之重疊位移量之測定方法之一例，表示與接點CCL對應之接觸孔CHL之形成後之記憶胞陣列10之平面佈局之一例。
如圖29所示，於實施形態之第1變化例中，作為重疊之基準點係使用交叉部分CP。因此，於實施形態之第1變化例中，當重疊位移量小之情形時，形成有接觸孔CHL之區域包含階台之交界部分(交界BDX及BDY)之可能性亦高。
結果，於實施形態之第1變化例之半導體記憶體1之製造方法中，能夠測量較實施形態微小之重疊位移量，能夠較實施形態進一步提高重疊之測量精度。
再者，於實施形態之第1變化例中，接點CCL只要至少重疊於交叉部分CP即可。於此種情形時，實施形態之第1變化例中，藉由將交叉部分CP之附近作為重疊基準點使用，能夠偵測微小之重疊位移。
(第2變化例)
圖30表示實施形態之第2變化例之半導體記憶體1具備之記憶胞陣列10之平面佈局之一例，相對於圖13所示之記憶胞陣列10之平面佈局而言，接點CCL之配置不同。
如圖30所示，實施形態之第2變化例中，接點CCL例如以該接點CCL之外周部分與階台之交界之交叉部分CP相接之方式，設計記憶胞陣列10之平面佈局。
具體而言，於引出區域HA1，接點CCL接觸於例如與字元線WL2、WL4、及WL5對應之導電體23各自之階台部分。其他接點CCL亦同樣地，接觸於該接點CCL之中心重疊之階台部分、及於X方向及Y方向分別與該階台部分相鄰之2個階台部分。
再者，於實施形態之第2變化例中，接點CCL之外徑未必大於接點CC之外徑。即，實施形態之第2變化例中，接點CCL之外徑可與接點CC之外徑相同，亦可小於接點CCL之外徑。實施形態之第2變化例之半導體記憶體1之其他構造與實施形態之半導體記憶體1相同，因此省略說明。
圖31表示實施形態之第2變化例中之重疊位移量之測定方法之一例，表示形成與接點CCL對應之接觸孔CHL後之記憶胞陣列10之平面佈局之一例。
如圖31所示，於實施形態之第2變化例中，於形成接觸孔CHL之區域，以分別包含於X方向相鄰之字元線WL間之交界BDY、及於Y方向相鄰之字元線WL間之交界BDX之佈局為基準進行設計。
因此，於實施形態之第2變化例中，根據中心點與交界BDY之X方向上之間隔XS、及中心點與交界BDX之Y方向上之間隔YS之測定結果，亦能估算接觸孔CHL之重疊位移量。
結果，於實施形態之第2變化例之半導體記憶體1之製造方法中，能夠以少於實施形態之測定結果估算重疊位移量，從而能夠較實施形態進一步抑制重疊測定相關之資料量。又，於實施形態之第2變化例之半導體記憶體1之製造方法中，與實施形態之第1變化例同樣地，亦能夠偵測微小之重疊位移。
再者，於實施形態之第2變化例中，接點CCL之外周部分未必設計為與交叉部分CP相接，接點CCL至少與交界BDX及BDY之各者重疊即可。
(第3變化例)
圖32表示實施形態之第3變化例之半導體記憶體1具備之記憶胞陣列10之平面佈局之一例，相對於圖13所示之記憶胞陣列10之平面佈局而言，接點CCL之配置不同。
如圖32所示，實施形態之第3變化例中，接點CCL之平面形狀設計為例如於X方向延伸之橢圓形狀。並且，接點CCL例如以與階台之交界部分重疊之方式配置。
具體而言，引出區域HA1中，接點CCL接觸於例如與字元線WL1、WL2、WL4、WL5、WL7、WL8、WL10、及WL11對應之導電體23各自之階台部分。其他接點CCL亦同樣地，接觸於於X方向排列之4個階台部分、及分別於Y方向與該4個階台部分相鄰之2個階台部分。
與實施形態同樣地，接觸孔CHL之大小優選設計為能夠藉由圖16所示之步驟S13之處理向接觸孔CHL內嵌入導電體、且能夠平坦化之內徑。實施形態之第3變化例之半導體記憶體1之其他構造與實施形態之半導體記憶體1相同，因此省略說明。
圖33表示實施形態之第3變化例中之重疊位移量之測定方法之一例，表示與接點CCL對應之接觸孔CHL之形成後之記憶胞陣列10之平面佈局之一例。
如圖33所示，於實施形態之第3變化例中，形成有接觸孔CHL之區域包含例如1個交界BDX、及複數個交界BDY。如此，於接觸孔CHL為於X方向延伸之形狀之情形時，測定重疊位移量時能夠設定複數個部位之測長點。
具體而言，例如分別測定交界BDX、與接觸孔CHL之內周之橢圓之最小直徑方向之間隔DY1、DY2、DY3、及DY4。間隔DY1、DY2、DY3、及DY4分別於X方向偏移而配置。間隔DY之測定數並不限定於此，可設定為任意個數。
並且，於實施形態之第3變化例中，基於測定之間隔DY1、DY2、DY3、及DY4之測定結果，而算出重疊位移量。於實施形態之第3變化例中，估算重疊位移量時能夠使用複數個測定結果之平均值，因此能夠抑制測定結果之偏差。
結果，於實施形態之第3變化例之半導體記憶體1之製造方法中，亦能以高於實施形態之精度估算重疊位移量。又，於實施形態之第3變化例之半導體記憶體1之製造方法中，與實施形態之第1變化例同樣地，亦能夠偵測微小之重疊位移。
再者，於第3變化例中，例示了接點CCL為於X方向延伸之橢圓形狀之情形，但接點CCL亦可為於Y方向延伸之橢圓形狀。於此種情形時，藉由以接觸孔CHL包含階台之交界部分之方式配置，與上述第3變化例同樣地，亦能使用複數個測定結果來估算重疊位移量。
(第4變化例)
以上說明之實施形態及變化例中之接觸孔CHL之可測定之重疊位移量之範圍不同。
例如，實施形態中之接觸孔CHL於位移量大時有效，但另一方面無法偵測微小之位移。第1變化例中之接觸孔CHL於位移量小時有效，但無法偵測大之位移。
第2變化例中之接觸孔CHL適於偵測例如X方向之負方向及Y方向之正方向之位移，但X方向之正方向及Y方向之負方向上可偵測之位移量變小。第3變化例中之接觸孔CHL能夠高精度地偵測例如Y方向之位移量，但不適於檢測X方向之位移量。
因此，實施形態之第4變化例之半導體記憶體1中，將以上說明之實施形態及第1～第3變化例中之接觸孔CHL組合進行使用。
圖34表示實施形態之第4變化例之半導體記憶體1具備之記憶胞陣列10之平面佈局之一例，相對於圖13所示之記憶胞陣列10之平面佈局，接點CCL之配置及種類不同。
如圖34所示，第4變化例中，於記憶胞陣列10中分別設置依照第1變化例之接點CCL1、依照第2變化例之接點CCL2、依照第3變化例之接點CCL3。
如此，以上說明之實施形態及變化例中之接點CCL(接觸孔CHL)亦可組合配置。結果，於第4變化例中之半導體記憶體1之製造方法中，能夠進一步提高重疊位移量之測定精度。再者，接點CCL之組合並不限定於圖34所示之組合，可為任意組合。
(第5變化例)
以上說明之實施形態之半導體記憶體1中，於塊群BLKG與BL連接區域BLtap之間亦可配置其他區域。
圖35將塊群BLKG0及BLKG1間之BL連接區域BLtap附近之區域抽出而表示實施形態之第5變化例之半導體記憶體1具備之記憶胞陣列10之平面佈局之一例。
如圖35所示，各塊群BLKG中配置於端部之虛設塊DBLK、與該塊群BLKG相鄰之BL連接區域BLtap之間，可配置無效區域。換言之，BL連接區域BLtap可配置於例如與塊群BLKG0相鄰之無效區域、與塊群BLKG1相鄰之無效區域之間。
無效區域中並不配置例如狹縫SLT、SLTa、SLTb及SHE。無效區域中，於設置於虛設塊DBLK與無效區域間之狹縫SLT附近，可與主動塊ABLK及虛設塊DBLK同樣地，執行字元線WL之置換處理。無效區域中，於可執行字元線WL之置換處理之區域，亦可配置不用於資料記憶之記憶體支柱MP。
再者，於BL連接區域BLtap中，例如不執行字元線WL之置換處理，所以有字元線WL殘留置換前之犧牲構件(例如氮化膜)之情形。即，於BL連接區域BLtap例如形成氧化膜-氮化膜之積層構造。於此情形時，用於將位元線BL與記憶胞陣列10下之感測放大器模組16之間電性連接之接點貫通氧化膜-氮化膜之積層構造。
圖36中將相鄰之虛設塊DBLK及無效區域抽出而表示實施形態之第5變化例之半導體記憶體1具備之記憶胞陣列10之平面佈局之一例。
如圖36所示，引出區域HA1中之無效區域之平面佈局設計為與例如自虛設塊DBLK省略狹縫SLT、SLTa、SLTb及SHE後之佈局相同。引出區域HA1中，無效區域可具有與虛設塊DBLK相同之字元線WL之階台構造。
並且，於實施形態之第5變化例之半導體記憶體1中，於形成於無效區域之字元線WL之階台部分配置接點CCL。第5變化例中，接點CCL配置於執行字元線WL之置換處理之區域、即形成有導電體23之區域。又，第5變化例中之無效區域內之接點CCL之配置方法可應用上述實施形態及第1～第4變化例中之任一個。
藉此，於實施形態之第5變化例之半導體記憶體1中，藉由使用製造時形成於無效區域之接觸孔CHL，能夠與實施形態同樣地進行階台之交界位置之墨線評價，從而能夠獲得與實施形態相同之效果。
如此，上述實施形態及變化例中說明之接點CCL未必配置於虛設塊DBLK內。接點CCL只要至少配置於虛設塊DBLK或無效區域即可，亦可配置於虛設塊DBLK與無效區域之兩方。
[2]其他變化例
實施形態之半導體記憶體包含第1及第2區域、主動區域及非主動區域、第1及第2積層體、第1支柱、及第1及第2接點。第1及第2區域於第1方向排列。主動區域包含第1及第2區域各自之一部分。非主動區域包含第1及第2區域各自之一部分。第1積層體包含於主動區域。第1積層體包含交替積層之第1絕緣體及第1導電體。積層之第1導電體之各者包含不與上層之第1導電體重疊之階台部分。第1導電體之階台部分包含於第2區域。複數個第1支柱分別於第1區域內貫通第1積層體。第1支柱與第1導電體之交叉部分作為記憶胞發揮功能。第1接點設置於第1配線層內之第1導電體之階台部分上。第2積層體包含於非主動區域。第2積層體包含交替積層之第2絕緣體及第2導電體。積層之第2導電體之各者包含不與上層之第2導電體重疊之階台部分。第2導電體之階台部分包含於第2區域。第2接點於第2區域中分別與第1配線層內之第2導電體、及不同於第1配線層之第2配線層內之第2導電體相接。藉此，實施形態之半導體記憶體能夠提高良率。
實施形態中，著眼於接觸孔CHL之重疊位移量進行了說明，但亦可於步驟S12之處理中算出位移量以外之參數。例如，亦可對複數個接觸孔CHL分別執行測定，根據測定結果算出倍率、旋轉等與重疊相關之數值。上述實施形態以此方式適當地增加測定點，增加用於校正之參數之種類，藉此能夠反饋更適當之校正值。
實施形態中，例示了對接觸孔CHL之底部進行測定時使用SEM(Scanning Electron Microscope)之情形，但並不限定於此。亦可於實施形態中使用圖16說明之步驟S12之處理中，使用其他測定設備來測定接觸孔CHL之底部，只要選擇至少能夠非破壞地進行測定之裝置即可。
實施形態中，著眼於字元線WL之階台部分中之接點CC及CCL之重疊位移進行了說明，但並不限定於此。像接觸孔CHL這樣用於重疊測定之接點之構造亦能適用於形成其他接點之工序。
實施形態中，例示了於引出區域HA中字元線WL之端部以3列之階台狀形成之情形，但並不限定於此。字元線WL之端部亦可係例如2行或4行以上之階台構造。
實施形態中，例示了對於Y方向排列之主動塊ABLK施加電壓之方向於第偶數個塊BLK與第奇數個塊BLK中不同之情形，但並不限定於此。例如，亦可為相對於胞區域CA而僅於X方向之其中一側設置引出區域HA之構造。於此情形時，自相同方向對與塊群BLKG內之主動塊ABLK對應之積層配線施加電壓。
實施形態中，例示了自X方向之其中一側對字元線WL等積層配線施加電壓之構造之情形，但並不限定於此。例如，亦可於某個主動塊ABLK中於引出區域HA1及HA2分別設置接點CC並自X方向之兩側對字元線WL等施加電壓。
記憶體支柱MP亦可為複數個支柱於Z方向連結之構造。例如，記憶體支柱MP亦可貫通導電體24(選擇閘極線SGD)之支柱、與貫通複數個導電體23(字元線WL)之支柱連結之構造。又，記憶體支柱MP還可為分別貫通複數個導電體23之複數個支柱於Z方向連結之構造。
實施形態中，例示了狹縫SLT及SLTa將導電體24分斷之構造，但狹縫SLT及SLTa亦可不將導電體24分斷。於此情形時，記憶體支柱MP具有複數個支柱於Z方向連結之構造，例如設於下方之支柱貫通導電體22及23，設於上方之支柱貫通導電體24。並且，導電體24例如由不同於狹縫SLT及SLTa之狹縫分斷，且分割為複數個之導電體24之各者作為選擇閘極線SGD發揮功能。
於實施形態之半導體記憶體1中，例如使用狹縫SLT、SLTa及SLTb執行置換處理，藉此可形成導電體23及24。於此情形時，例如可於相鄰之狹縫SLT及SLTb間形成分別由絕緣體形成且貫通形成有導電體23及24之積層構造體之複數個支柱。實施形態中說明之接點CCL可與此種支柱重疊，亦可不重疊。於接點CCL與支柱重疊之情形時，接點CCL可具有經由形成有支柱之區域而通過導電體23之部分。
實施形態中，以半導體記憶體1具有於記憶胞陣列10下設置感測放大器模組16等電路之構造之情形為例進行了說明，但並不限定於此。例如，半導體記憶體1亦可為於半導體基板20上形成有記憶胞陣列10及感測放大器模組16之構造。於此情形時，記憶體支柱MP例如經由記憶體支柱MP之底面而將半導體31與源極線SL電性連接。
記憶胞陣列10之構造亦可為其他構造。關於其他記憶胞陣列10之構成，例如記載於「三維積層非揮發性半導體記憶體」這一2009年3月19日申請之美國專利申請12/407,403號。記載於「三維積層非揮發性半導體記憶體」這一2009年3月18日申請之美國專利申請12/406,524號、「非揮發性半導體記憶裝置及其製造方法」這一2010年3月25日申請之美國專利申請12/679,991號。記載於「半導體記憶體及其製造方法」這一2009年3月23日申請之美國專利申請12/532,030號。該等專利申請之所有內容藉由參照之方式併入本案說明書中。
本說明書中之「連接」表示電性連接，但並不排出例如中間介置其他元件。
雖對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提示者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及主旨，且包含於申請專利範圍記載之發明及其均等範圍。 相關申請
本案享受以日本專利申請2018-137888號(申請日：2018年7月23日)為基礎申請案之優先權。本案藉由參照該基礎申請而包含基礎申請之所有內容。
1‧‧‧半導體記憶體 2‧‧‧記憶體控制器 10‧‧‧記憶胞陣列 11‧‧‧指令暫存器 12‧‧‧位址暫存器 13‧‧‧定序器 14‧‧‧驅動模組 15‧‧‧列解碼器模組 16‧‧‧感測放大器模組 20‧‧‧半導體基板 21‧‧‧導電體 22‧‧‧導電體 23‧‧‧導電體 24‧‧‧導電體 25‧‧‧導電體 30‧‧‧芯構件 31‧‧‧半導體 32‧‧‧積層膜 33‧‧‧隧道氧化膜 34‧‧‧絕緣膜 35‧‧‧阻擋絕緣膜 40‧‧‧導電體 41‧‧‧導電體 ABLK‧‧‧主動塊 ADD‧‧‧位址信息 ALE‧‧‧位址鎖存賦能信號 BD‧‧‧交界 BDX‧‧‧交界 BDY‧‧‧交界 BL‧‧‧位元線 BLK‧‧‧塊 CA‧‧‧胞區域 CLE‧‧‧指令鎖存賦能信號 CCL‧‧‧接點 CH‧‧‧接觸孔 CHL‧‧‧接觸孔 CMD‧‧‧指令 CP‧‧‧交叉部分 CV‧‧‧接點 DAT‧‧‧資料 DBLK‧‧‧虛設塊 DJ‧‧‧狹縫分斷部 DMP‧‧‧虛設支柱 HA1‧‧‧引出區域 HA2‧‧‧引出區域 MT‧‧‧記憶胞電晶體 MP‧‧‧記憶體支柱 NS‧‧‧NAND串 RBn‧‧‧就緒/忙碌信號 REn‧‧‧讀出賦能信號 SHE‧‧‧狹縫 SGD‧‧‧選擇閘極線 SGS‧‧‧選擇閘極線 SL‧‧‧源極線 SU‧‧‧串單元 V1‧‧‧接點 WEn‧‧‧寫入賦能信號 WL‧‧‧字元線 XP‧‧‧間隔 XM‧‧‧間隔 YP‧‧‧間隔 YM‧‧‧間隔
圖1係表示實施形態之半導體記憶體之構成例之方塊圖。 圖2係表示實施形態之半導體記憶體具備之記憶胞陣列之電路構成之一例之電路圖。 圖3係表示實施形態之半導體記憶體具備之記憶胞陣列之平面佈局之一例之俯視圖。 圖4係表示實施形態之半導體記憶體具備之記憶胞陣列之更詳細之平面佈局之一例之俯視圖。 圖5係表示實施形態之半導體記憶體具備之記憶胞陣列之胞區域之平面佈局之一例之俯視圖。 圖6係表示實施形態之半導體記憶體具備之記憶胞陣列之胞區域之更詳細之平面佈局之一例之俯視圖。 圖7係表示實施形態之半導體記憶體具備之記憶胞陣列之胞區域之剖面構造之一例之剖視圖。 圖8係表示實施形態之半導體記憶體之記憶體支柱之剖面構造之一例之剖視圖。 圖9係表示實施形態之半導體記憶體具備之記憶胞陣列之胞區域之剖面構造之一例之剖視圖。 圖10係表示實施形態之半導體記憶體具備之記憶胞陣列之引出區域之平面佈局之一例之俯視圖。 圖11係表示實施形態之半導體記憶體具備之記憶胞陣列之引出區域之剖面構造之一例之剖視圖。 圖12係表示實施形態之半導體記憶體具備之記憶胞陣列之引出區域之剖面構造之一例之剖視圖。 圖13係表示實施形態之半導體記憶體具備之記憶胞陣列之引出區域之平面佈局之一例之俯視圖。 圖14係表示實施形態之半導體記憶體具備之記憶胞陣列之引出區域之剖面構造之一例之剖視圖。 圖15係表示實施形態之半導體記憶體具備之記憶胞陣列之引出區域之剖面構造之一例之剖視圖。 圖16係表示實施形態之半導體記憶體之製造方法之一例之流程圖。 圖17係表示實施形態之半導體記憶體之製造工序之一例之記憶胞陣列之剖視圖。 圖18係表示實施形態之半導體記憶體之製造工序之一例之記憶胞陣列之引出區域之俯視圖。 圖19係表示實施形態之半導體記憶體之製造工序之一例之記憶胞陣列之剖視圖。 圖20係表示實施形態之半導體記憶體之製造工序之一例之記憶胞陣列之剖視圖。 圖21係表示實施形態之半導體記憶體之製造工序中之重疊位移量之測定方法之一例之記憶胞陣列之引出區域之俯視圖。 圖22係表示實施形態之半導體記憶體之製造工序之一例之記憶胞陣列之引出區域之俯視圖。 圖23係表示實施形態之半導體記憶體之製造工序之一例之記憶胞陣列之剖視圖。 圖24係表示實施形態之半導體記憶體之製造工序中之重疊位移量之測定方法之一例之記憶胞陣列之引出區域之俯視圖。 圖25係表示實施形態之半導體記憶體之製造工序之一例之記憶胞陣列之剖視圖。 圖26係表示實施形態之半導體記憶體之製造工序之一例之記憶胞陣列之剖視圖。 圖27係表示實施形態之半導體記憶體之製造工序之一例之記憶胞陣列之剖視圖。 圖28係表示實施形態之第1變化例之半導體記憶體具備之記憶胞陣列之引出區域之平面佈局之一例之俯視圖。 圖29係表示實施形態之第1變化例中之重疊位移量之測定方法之一例之記憶胞陣列之引出區域之俯視圖。 圖30係表示實施形態之第2變化例之半導體記憶體具備之記憶胞陣列之引出區域之平面佈局之一例之俯視圖。 圖31係表示實施形態之第2變化例中之重疊位移量之測定方法之一例之記憶胞陣列之引出區域之俯視圖。 圖32係表示實施形態之第3變化例之半導體記憶體具備之記憶胞陣列之引出區域之平面佈局之一例之俯視圖。 圖33係表示實施形態之第3變化例中之重疊位移量之測定方法之一例之記憶胞陣列之引出區域之俯視圖。 圖34係表示實施形態之第4變化例之半導體記憶體具備之記憶胞陣列之引出區域之平面佈局之一例之俯視圖。 圖35係表示實施形態之第5變化例之半導體記憶體具備之記憶胞陣列之平面佈局之一例之俯視圖。 圖36係表示實施形態之第5變化例之半導體記憶體具備之記憶胞陣列之引出區域之平面佈局之一例之俯視圖。
20‧‧‧半導體基板
21‧‧‧導電體
22‧‧‧導電體
23‧‧‧導電體
24‧‧‧導電體
CA‧‧‧胞區域
CCL‧‧‧接點
HA1‧‧‧引出區域
MP‧‧‧記憶體支柱
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
WL‧‧‧字元線

Claims (20)

  1. 一種半導體記憶體，其具備：於第1方向排列之第1及第2區域；主動區域，其包含上述第1及第2區域各自之一部分；非主動區域，其包含上述第1及第2區域各自之一部分；第1積層體，其設置於上述主動區域內，為包含交替積層之第1絕緣體及第1導電體之積層體，且於上述第2區域中上述第1導電體分別包含不與上層之第1導電體重疊之階台部分；複數個第1支柱，其等分別於上述第1區域內貫通上述第1積層體，且與上述第1導電體之交叉部分作為記憶胞發揮功能；第1配線層內之第1導電體之階台部分上之第1接點；第2積層體，其設置於上述非主動區域內，為包含交替積層之第2絕緣體及第2導電體之積層體，且於上述第2區域中上述第2導電體分別包含不與上層之第2導電體重疊之階台部分；以及第2接點，其於上述第2區域內，與上述第1配線層內之第2導電體、及不同於上述第1配線層之第2配線層內之第2導電體之各者相接。
  2. 如請求項1之半導體記憶體，其中上述第1接點與上述第2接點之各者設置為柱狀，與基板之表面平行之剖面中之上述第2接點之外徑大於上述剖面中之上述第1接點之外徑。
  3. 如請求項1之半導體記憶體，其中於上述第1導電體之上方進而具備第3導電體，上述第3導電體電性連接於上述第1接點，上述第2接點僅與上述第2導電體電性連接。
  4. 如請求項1之半導體記憶體，其中於上述第2區域內，上述第1配線層內之上述第2導電體具有不與上層之第2導電體重疊之第1階台部分，上述第2配線層內之上述第2導電體具有不與上層之第2導電體重疊之第2階台部分，不同於上述第1及第2配線層之第3配線層內之第2導電體具有不與上層之第2導電體重疊之第3階台部分，不同於上述第1至第3配線層之第4配線層內之第2導電體具有不與上層之第2導電體重疊之第4階台部分，上述第1階台部分與上述第2階台部分於上述第1方向或與上述第1方向交叉之第2方向相鄰，上述第3階台部分與上述第4階台部分於上述第1方向或上述第2方向相鄰，上述第1階台部分與上述第3階台部分於上述第2方向或上述第1方向相鄰，上述第2階台部分與上述第4階台部分於上述第2方向或上述第1方向相鄰，且上述第2接點與上述第1至第4階台部分之各者相接。
  5. 如請求項1之半導體記憶體，其中於上述第2區域內，上述第1配線層內之上述第2導電體具有不與上層之第2導電體重疊之第1階台部分，上述 第2配線層內之上述第2導電體具有不與上層之第2導電體重疊之第2階台部分，不同於上述第1及第2配線層之第3配線層內之第2導電體具有不與上層之第2導電體重疊之第3階台部分，上述第1至第3階台部分於上述第1方向或與上述第1方向交叉之第2方向排列，且上述第2接點與上述第1至第3階台部分之各者相接。
  6. 如請求項1之半導體記憶體，其中於上述積層體之積層方向上，上述第1接點之上端位置與上述第2接點之上端位置大致相等。
  7. 如請求項1之半導體記憶體，其中上述第1接點與上述第2接點之各者包含相同材料。
  8. 如請求項1之半導體記憶體，其進而具備分別於上述第1區域內貫通上述第2積層體之複數個第2支柱。
  9. 如請求項8之半導體記憶體，其進而具備作為位元線使用之第4導電體，上述複數個第1支柱中至少1個電性連接於上述第4導電體，上述複數個第2支柱並未電性連接於上述第4導電體。
  10. 一種半導體記憶體，其具備：於第1方向排列之第1及第2區域； 主動區域，其包含上述第1及第2區域各自之一部分；非主動區域，其包含上述第1及第2區域各自之一部分；第1積層體，其設置於上述主動區域內，為包含交替積層之第1絕緣體及第1導電體之積層體，且於上述第2區域中上述第1導電體之各者包含不與上層之第1導電體重疊之階台部分；複數個第1支柱，其分別於上述第1區域內貫通上述第1積層體，且與上述第1導電體之交叉部分作為記憶胞發揮功能；第1配線層內之第1導電體之階台部分上之第1接點；第2積層體，設置於上述非主動區域內，為包含交替積層之第2絕緣體及第2導電體之積層體，且於上述第2區域中上述第2導電體之各者包含不與上層之第2導電體重疊之階台部分；以及第2接點，於上述第2區域內，與積層之上述第2導電體中之至少1個第2導電體相接；且上述第1接點與上述第2接點分別設置為柱狀，與基板之表面平行之剖面中之上述第2接點之外徑大於上述剖面中之上述第1接點之外徑。
  11. 如請求項10之半導體記憶體，其中於上述第1導電體之上方進而具備第3導電體，上述第3導電體電性連接於上述第1接點，上述第2接點僅與上述第2導電體電性連接。
  12. 如請求項11之半導體記憶體，其中於上述第2區域內，上述第1配線 層內之第2導電體具有不與上層之第2導電體重疊之第1階台部分，不同於上述第1配線層之第2配線層內之第2導電體具有不與上層之第2導電體重疊之第2階台部分，不同於上述第1及第2配線層之第3配線層內之第2導電體具有不與上層之第2導電體重疊之第3階台部分，不同於上述第1至第3配線層之第4配線層內之第2導電體具有不與上層之第2導電體重疊之第4階台部分，上述第1階台部分與上述第2階台部分於上述第1方向或與上述第1方向交叉之第2方向相鄰，上述第3階台部分與上述第4階台部分於上述第1方向或上述第2方向相鄰，上述第1階台部分與上述第3階台部分於上述第2方向或上述第1方向相鄰，上述第2階台部分與上述第4階台部分於上述第2方向或上述第1方向相鄰，且上述第2接點與上述第1至第4階台部分之各者相接。
  13. 如請求項10之半導體記憶體，其中於上述第2區域內，上述第1配線層內之第2導電體具有不與上層之第2導電體重疊之第1階台部分，不同於上述第1配線層之第2配線層內之第2導電體具有不與上層之第2導電體重疊之第2階台部分，不同於上述第1及第2配線層之第3配線層內之第2導電體具有不與上層之第2導電體重疊之第3階台部分，上述第1至第3階台部分於上述第1方向或與上述第1方向交叉之第2方向上排列， 上述第2接點與上述第1至第3階台部分之各者相接。
  14. 如請求項10之半導體記憶體，其中於上述積層體之積層方向上，上述第1接點之上端位置與上述第2接點之上端位置大致相等。
  15. 如請求項10之半導體記憶體，其中上述第1接點與上述第2接點分別包含相同材料。
  16. 如請求項10之半導體記憶體，其進而具備分別於上述第1區域內貫通上述第2積層體之複數個第2支柱。
  17. 如請求項16之半導體記憶體，其進而具備作為位元線使用之第4導電體，上述複數個第1支柱中至少1個電性連接於上述第4導電體，上述複數個第2支柱未電性連接於上述第4導電體。
  18. 一種半導體記憶體之製造方法，其具備以下步驟：形成第1積層體及第2積層體，上述第1積層體係包含交替積層之第1導電體及第1絕緣體之積層體，且上述第1導電體之各者於其端部區域具有不與上層之第1導電體重疊之階台部分，上述第2積層體係包含交替積層之第2導電體及第2絕緣體之積層體，且上述第2導電體之各者於其端部區域具有不與上層之第2導電體重疊之階台部分；形成第1孔及第2孔，上述第1孔使積層之上述第1導電體中之第1配線 層內之第1導電體之階台部分露出，上述第2孔使積層之上述第2導電體中之上述第1配線層內之第2導電體之階台部分、及不同於上述第1配線層之第2配線層內之第2導電體之階台部分露出；基於上述第2孔之形狀、及於上述第2孔之底部露出之相鄰之階台部分之交界部分，測定上述第2孔之重疊位移量；以及於上述測定後，於上述第1孔之內部形成接點。
  19. 如請求項18之半導體記憶體之製造方法，其中與基板之表面平行之剖面中之上述第2孔之外徑大於上述剖面中之上述第1孔之外徑。
  20. 如請求項18之半導體記憶體之製造方法，其中形成上述第1積層體及上述第2積層體具備以下步驟：將第1犧牲構件與上述第1絕緣體交替積層；將第2犧牲構件與上述第2絕緣體交替積層；形成複數個第1支柱，上述複數個第1支柱分別包含電荷蓄積層且貫通上述第1犧牲構件及第1絕緣體；形成複數個第2支柱，上述複數個第2支柱分別包含電荷蓄積層且貫通上述第2犧牲構件及第2絕緣體；以及於形成上述複數個第1支柱及上述複數個第2支柱後，將上述第1犧牲構件與上述第2犧牲構件分別置換為上述第1導電體及上述第2導電體。
TW108104612A 2018-07-23 2019-02-12 半導體記憶體及其製造方法 TWI701803B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-137888 2018-07-23
JP2018137888A JP2020017572A (ja) 2018-07-23 2018-07-23 半導体メモリ及び半導体メモリの製造方法

Publications (2)

Publication Number Publication Date
TW202008560A TW202008560A (zh) 2020-02-16
TWI701803B true TWI701803B (zh) 2020-08-11

Family

ID=69161159

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108104612A TWI701803B (zh) 2018-07-23 2019-02-12 半導體記憶體及其製造方法

Country Status (4)

Country Link
US (3) US11177185B2 (zh)
JP (1) JP2020017572A (zh)
CN (1) CN110751967B (zh)
TW (1) TWI701803B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021141102A (ja) * 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
JP2021150295A (ja) 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2021150346A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
KR20220048737A (ko) * 2020-10-13 2022-04-20 삼성전자주식회사 반도체 메모리 장치
JP2022147748A (ja) * 2021-03-23 2022-10-06 キオクシア株式会社 半導体記憶装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015026674A (ja) * 2013-07-25 2015-02-05 株式会社東芝 不揮発性記憶装置およびその製造方法
CN104662660A (zh) * 2012-08-30 2015-05-27 美光科技公司 具有通过控制栅极的连接件的存储器阵列
TW201803093A (zh) * 2016-04-19 2018-01-16 美光科技公司 包括包含矽、氮與碳、氧、硼及磷之至少一者之材料之整合結構
US20180083018A1 (en) * 2016-09-19 2018-03-22 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US20180108667A1 (en) * 2016-10-17 2018-04-19 Semiconductor Manufacturing International (Beijing) Corporation Flash memory device and manufacture thereof
US9953870B2 (en) * 2011-06-28 2018-04-24 Monolithic 3D Inc. 3D semiconductor device and system
CN108022929A (zh) * 2016-11-03 2018-05-11 三星电子株式会社 竖直存储器装置
CN108140644A (zh) * 2015-11-25 2018-06-08 桑迪士克科技有限责任公司 用于三维存储器器件的阵列内替换开口
TWI629765B (zh) * 2014-06-03 2018-07-11 南韓商愛思開海力士有限公司 半導體裝置及其製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
US8569829B2 (en) * 2009-12-28 2013-10-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2012174892A (ja) 2011-02-22 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
US20160013129A1 (en) * 2014-07-14 2016-01-14 Kabushiki Kaisha Toshiba Semiconductor memory device
US9601370B2 (en) * 2014-09-12 2017-03-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
KR102275543B1 (ko) * 2014-10-27 2021-07-13 삼성전자주식회사 3차원 반도체 메모리 장치
KR102333478B1 (ko) * 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
US9589981B2 (en) 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9711528B2 (en) * 2015-10-06 2017-07-18 Kabushiki Kaisha Toshiba Semiconductor memory device
WO2017122302A1 (ja) * 2016-01-13 2017-07-20 東芝メモリ株式会社 半導体記憶装置
US9806088B2 (en) 2016-02-15 2017-10-31 Toshiba Memory Corporation Semiconductor memory device having memory cells arranged three-dimensionally and method of manufacturing the same
JP6515046B2 (ja) 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
TW201733020A (zh) * 2016-03-10 2017-09-16 Toshiba Kk 半導體裝置及其製造方法
JP2017163114A (ja) * 2016-03-11 2017-09-14 東芝メモリ株式会社 半導体記憶装置
KR102353929B1 (ko) * 2017-03-07 2022-01-21 삼성전자주식회사 반도체 장치
KR102332346B1 (ko) * 2017-04-10 2021-12-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102640174B1 (ko) 2018-07-17 2024-02-26 삼성전자주식회사 3차원 반도체 소자

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9953870B2 (en) * 2011-06-28 2018-04-24 Monolithic 3D Inc. 3D semiconductor device and system
CN104662660A (zh) * 2012-08-30 2015-05-27 美光科技公司 具有通过控制栅极的连接件的存储器阵列
JP2015026674A (ja) * 2013-07-25 2015-02-05 株式会社東芝 不揮発性記憶装置およびその製造方法
TWI629765B (zh) * 2014-06-03 2018-07-11 南韓商愛思開海力士有限公司 半導體裝置及其製造方法
CN108140644A (zh) * 2015-11-25 2018-06-08 桑迪士克科技有限责任公司 用于三维存储器器件的阵列内替换开口
TW201803093A (zh) * 2016-04-19 2018-01-16 美光科技公司 包括包含矽、氮與碳、氧、硼及磷之至少一者之材料之整合結構
US20180083018A1 (en) * 2016-09-19 2018-03-22 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US20180108667A1 (en) * 2016-10-17 2018-04-19 Semiconductor Manufacturing International (Beijing) Corporation Flash memory device and manufacture thereof
CN108022929A (zh) * 2016-11-03 2018-05-11 三星电子株式会社 竖直存储器装置

Also Published As

Publication number Publication date
US11929292B2 (en) 2024-03-12
US20240203800A1 (en) 2024-06-20
US11177185B2 (en) 2021-11-16
JP2020017572A (ja) 2020-01-30
US20220037217A1 (en) 2022-02-03
TW202008560A (zh) 2020-02-16
CN110751967B (zh) 2023-10-20
US20200027800A1 (en) 2020-01-23
CN110751967A (zh) 2020-02-04

Similar Documents

Publication Publication Date Title
TWI701803B (zh) 半導體記憶體及其製造方法
TWI655751B (zh) Memory
TWI711161B (zh) 半導體記憶裝置
JP2021044397A (ja) 半導体記憶装置
TWI755748B (zh) 半導體記憶裝置
JP2020150199A (ja) 半導体記憶装置
JP2020107673A (ja) 半導体記憶装置
TWI774193B (zh) 半導體記憶體裝置
TWI704683B (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
TW202123436A (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
TWI717794B (zh) 半導體記憶體
US20240213339A1 (en) Semiconductor memory device
US20200295016A1 (en) Semiconductor memory device
JP2021034651A (ja) 半導体記憶装置
TWI778483B (zh) 半導體記憶裝置
TWI714211B (zh) 半導體記憶裝置
CN115136309A (zh) 半导体存储装置
JP2020126888A (ja) 半導体記憶装置
TWI756072B (zh) 半導體記憶裝置
JP2023038689A (ja) 半導体記憶装置