CN110751967A - 半导体存储器及其制造方法 - Google Patents

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Abstract

本申请涉及一种半导体存储器及其制造方法。实施方式的半导体存储器包含第1区域及第2区域、分别包含第1及第2区域各自的一部分的活动区域及非活动区域、第1及第2层叠体、第1支柱、以及第1及第2接点。第1层叠体在活动区域包含交替层叠的第1绝缘体及第1导电体。第1支柱在第1区域内包含第1层叠体。第1接点在第2区域内设置于第1配线层内的第1导电体上。第2层叠体在非活动区域包含交替层叠的第2绝缘体及第2导电体。第2接点在第2区域内分别与第1配线层内的第2导电体、及不同于第1配线层的第2配线层内的第2导电体相接。

Description

半导体存储器及其制造方法
相关申请
本申请享受以日本专利申请2018-137888号(申请日：2018年7月23日)为基础申请案的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本实施方式涉及一种半导体存储器及其制造方法。
背景技术
已知有一种能够非易失地存储数据的NAND型闪速存储器。
发明内容
本实施方式提供一种能够提高良率的半导体存储器及其制造方法。
实施方式的半导体存储器包含第1及第2区域、活动区域及非活动区域、第1及第2层叠体、第1支柱、第1及第2接点。第1及第2区域在第1方向上排列。活动区域包含第1及第2区域各自的一部分。非活动区域包含第1及第2区域各自的一部分。第1层叠体包含于活动区域。第1层叠体包含交替层叠的第1绝缘体及第1导电体。层叠的第1导电体分别包含不与上层的第1导电体重叠的阶梯部分。第1导电体的阶梯部分包含于第2区域。多个第1支柱分别在第1区域内贯通第1层叠体。第1支柱与第1导电体的交叉部分作为存储单元发挥功能。第1接点设置于第1配线层内的第1导电体的阶梯部分上。第2层叠体包含于非活动区域。第2层叠体包含交替层叠的第2绝缘体及第2导电体。层叠的第2导电体分别包含不与上层的第2导电体重叠的阶梯部分。第2导电体的阶梯部分包含于第2区域。第2接点在第2区域连接于第1配线层内的第2导电体、与不同于第1配线层的第2配线层内的第2导电体的各个。
附图说明
图1是表示实施方式的半导体存储器的构成例的框图。
图2是表示实施方式的半导体存储器具备的存储单元阵列的电路构成的一例的电路图。
图3是表示实施方式的半导体存储器具备的存储单元阵列的平面布局的一例的俯视图。
图4是表示实施方式的半导体存储器具备的存储单元阵列的更详细的平面布局的一例的俯视图。
图5是表示实施方式的半导体存储器具备的存储单元阵列的单元区域的平面布局的一例的俯视图。
图6是表示实施方式的半导体存储器具备的存储单元阵列的单元区域的更详细的平面布局的一例的俯视图。
图7是表示实施方式的半导体存储器具备的存储单元阵列的单元区域的剖面结构的一例的剖视图。
图8是表示实施方式的半导体存储器的存储器支柱的剖面结构的一例的剖视图。
图9是表示实施方式的半导体存储器具备的存储单元阵列的单元区域的剖面结构的一例的剖视图。
图10是表示实施方式的半导体存储器具备的存储单元阵列的引出区域的平面布局的一例的俯视图。
图11是表示实施方式的半导体存储器具备的存储单元阵列的引出区域的剖面结构的一例的剖视图。
图12是表示实施方式的半导体存储器具备的存储单元阵列的引出区域的剖面结构的一例的剖视图。
图13是表示实施方式的半导体存储器具备的存储单元阵列的引出区域的平面布局的一例的俯视图。
图14是表示实施方式的半导体存储器具备的存储单元阵列的引出区域的剖面结构的一例的剖视图。
图15是表示实施方式的半导体存储器具备的存储单元阵列的引出区域的剖面结构的一例的剖视图。
图16是表示实施方式的半导体存储器的制造方法的一例的流程图。
图17是表示实施方式的半导体存储器的制造工序的一例的存储单元阵列的剖视图。
图18是表示实施方式的半导体存储器的制造工序的一例的存储单元阵列的引出区域的俯视图。
图19是表示实施方式的半导体存储器的制造工序的一例的存储单元阵列的剖视图。
图20是表示实施方式的半导体存储器的制造工序的一例的存储单元阵列的剖视图。
图21是表示实施方式的半导体存储器的制造工序中的叠加位移量的测定方法的一例的存储单元阵列的引出区域的俯视图。
图22是表示实施方式的半导体存储器的制造工序的一例的存储单元阵列的引出区域的俯视图。
图23是表示实施方式的半导体存储器的制造工序的一例的存储单元阵列的剖视图。
图24是表示实施方式的半导体存储器的制造工序中的叠加位移量的测定方法的一例的存储单元阵列的引出区域的俯视图。
图25是表示实施方式的半导体存储器的制造工序的一例的存储单元阵列的剖视图。
图26是表示实施方式的半导体存储器的制造工序的一例的存储单元阵列的剖视图。
图27是表示实施方式的半导体存储器的制造工序的一例的存储单元阵列的剖视图。
图28是表示实施方式的第1变化例的半导体存储器具备的存储单元阵列的引出区域的平面布局的一例的俯视图。
图29是表示实施方式的第1变化例中的叠加位移量的测定方法的一例的存储单元阵列的引出区域的俯视图。
图30是表示实施方式的第2变化例的半导体存储器具备的存储单元阵列的引出区域的平面布局的一例的俯视图。
图31是表示实施方式的第2变化例中的叠加位移量的测定方法的一例的存储单元阵列的引出区域的俯视图。
图32是表示实施方式的第3变化例的半导体存储器具备的存储单元阵列的引出区域的平面布局的一例的俯视图。
图33是表示实施方式的第3变化例中的叠加位移量的测定方法的一例的存储单元阵列的引出区域的俯视图。
图34是表示实施方式的第4变化例的半导体存储器具备的存储单元阵列的引出区域的平面布局的一例的俯视图。
图35是表示实施方式的第5变化例的半导体存储器具备的存储单元阵列的平面布局的一例的俯视图。
图36是表示实施方式的第5变化例的半导体存储器具备的存储单元阵列的引出区域的平面布局的一例的俯视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示了用于将发明的技术思想具体化的装置、方法。附图是示意图或概念图，各附图的尺寸及比率等未必与实际相同。本发明的技术思想并非由构成要素的形状、结构、配置等特定。
另外，以下说明中，对具有大致相同功能及构成的构成要素附加相同符号。构成参照符号的文字后的数字是用于包含相同文字的参照符号进行参照，且将具有相同构成的要素彼此进行区分。在无需区分包含相同文字的参照符号所示的要素时，这些要素分别利用仅包含文字的参照符号进行参照。
[1]实施方式
以下，对实施方式的半导体存储器1进行说明。
[1-1]半导体存储器1的构成
[1-1-1]半导体存储器1的全体构成
半导体存储器1例如是能够非易失地存储数据的NAND型闪速存储器。半导体存储器1例如由外部的存储器控制器2控制。图1表示实施方式的半导体存储器1的构成例。
如图1所示，半导体存储器1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动模块14、行解码器模块15、及感测放大器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是能够非易失地存储数据的多个存储单元的集合，例如作为数据的删除单位使用。
此外，存储单元阵列10中设置有多条位线及多条字线。各存储单元例如与1根位线及1根字线建立关联。有关存储单元阵列10的详细构成将在后文叙述。
指令寄存器11中保存半导体存储器1从存储器控制器2接收的指令CMD。指令CMD包含例如使定序器13执行读出动作、写入动作、删除动作等的命令。
地址寄存器12中保存半导体存储器1从存储器控制器2接收的地址信息ADD。地址信息ADD包含例如块地址BAd、页地址PAd、及列地址CAd。例如，块地址BAd、页地址PAd、及列地址CAd分别用于块BLK、字线、及位线的选择。
定序器13对半导体存储器1全体的动作进行控制。例如，定序器13基于指令寄存器11中保存的指令CMD，控制驱动模块14、行解码器模块15、及感测放大器模块16等，从而执行读出动作、写入动作、删除动作等。
驱动模块14生成在读出动作、写入动作、删除动作等中使用的电压。并且，驱动模块14基于例如地址寄存器12中保存的页地址PAd，对与选择字线对应的信号线施加生成的电压。
行解码器模块15基于地址寄存器12中保存的块地址BAd，选择对应的存储单元阵列10内的1个块BLK。并且，行解码器模块15将例如施加于与选择字线对应的信号线的电压，传输至选择的块BLK内的被选择的字线。
感测放大器模块16在写入动作中，根据从存储器控制器2接收的写入数据DAT，对各位线施加所需的电压。此外，感测放大器模块16在读出动作中，基于位线的电压判定存储单元中存储的数据，并将判定结果作为读出数据DAT传输至存储器控制器2。
半导体存储器1与存储器控制器2之间的通信例如支撑NAND接口规格。例如，半导体存储器1与存储器控制器2之间的通信中，使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、就绪/忙碌信号RBn、及输入输出信号I/O。
指令锁存使能信号CLE是表示半导体存储器1接收的输入输出信号I/O为指令CMD的信号。地址锁存使能信号ALE是表示半导体存储器1接收的信号I/O为地址信息ADD的信号。写入使能信号WEn是表示对半导体存储器1命令输入输出信号I/O的输入的信号。读出使能信号REn是表示对半导体存储器1命令输入输出信号I/O的输出的信号。
就绪/忙碌信号RBn是表示向存储器控制器2通知半导体存储器1为接收来自存储器控制器2的命令的就绪状态还是不接收命令的忙碌状态的信号。输入输出信号I/O为例如8比特宽度的信号，可包含指令CMD、地址信息ADD、数据DAT等。
以上说明的半导体存储器1及存储器控制器2可以通过它们的组合而构成1个半导体装置。作为这样的半导体装置，列举例如SDTM卡的存储卡、SSD(solid state drive，固态驱动器)等。
[1-1-2]存储单元阵列10的电路构成
图2中将存储单元阵列10所含的多个块BLK中的1个块BLK抽出而表示实施方式的半导体存储器1具备的存储单元阵列10的电路构成的一例。
如图2所示，块BLK包含例如4个串单元SU0～SU3。各串单元SU包含多个NAND串NS。
多个NAND串NS分别与位线BL0～BLm(m为1以上的整数)建立关联。各NAND串NS包含例如存储单元晶体管MT0～MT11、以及选择晶体管ST1及ST2。
存储单元晶体管MT包含控制栅极及电荷蓄积层，非易失地保存数据。选择晶体管ST1及ST2分别用于各种动作时的串单元SU的选择。
各NAND串NS中，存储单元晶体管MT0～MT11在选择晶体管ST1及ST2间串联连接。同一块BLK中，存储单元晶体管MT0～MT11的控制栅极分别共通连接于字线WL0～WL11。
各NAND串NS中，选择晶体管ST1的漏极连接于建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT11的一端。同一块BLK中，串单元SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。
各NAND串NS中，选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT11的另一端。同一块BLK中，选择晶体管ST2的源极共通连接于源极线SL，选择晶体管ST2的栅极共通连接于选择栅极线SGS。
以上说明的存储单元阵列10的电路构成中，位线BL例如在与每个块BLK对应的多个NAND串NS间共通连接。源极线SL例如在多个块BLK间共通连接。
在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为单元组CU。例如，将包含分别存储1比特数据的存储单元晶体管MT的单元组CU的存储容量定义为“1页数据”。单元组CU根据存储单元晶体管MT存储的数据的比特数，可具有2页数据以上的存储容量。
另外，实施方式的半导体存储器1具备的存储单元阵列10的电路构成并不限定于以上说明的构成。例如，各NAND串NS包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可分别设计为任意个数。各块BLK包含的串单元SU的个数可设定为任意个数。
[1-1-3]存储单元阵列10的结构
以下，对实施方式的半导体存储器1的结构的一例进行说明。
另外，以下参照的附图中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于与形成有半导体存储器1的半导体基板20的表面垂直的铅垂方向。
此外，以下参照的剖视图中，为了便于观察图，适当地省略了绝缘层(层间绝缘膜)、配线、接点等构成要素。此外，俯视图中，为了便于观察图，适当地附加了影线。俯视图中附加的影线未必与附加了影线的构成要素的素材、特性有关联。
(存储单元阵列10的平面布局)
图3表示实施方式的半导体存储器1具备的存储单元阵列10的平面布局的一例。
如图3所示，存储单元阵列10例如包含块群BLKG0～BLKG3。各块群BLKG包含多个块BLK。各块群BLKG沿着X方向延伸设置，块群BLKG0～BLKG3在Y方向上排列。
块群BLKG的区域可分割为例如单元区域CA、以及引出区域HA1及HA2。例如，引出区域HA1及HA2分别配置在块群BLKG的X方向上的一端部分及另一端部分。单元区域CA配置在引出区域HA1与引出区域HA2之间。
单元区域CA是形成有多个NAND串NS的区域。引出区域HA1及HA2分别是形成有用于将连接于NAND串NS的选择栅极线SGD及SGS以及字线WL的各个与行解码器模块15之间电连接的接点的区域。
单元区域CA中，相邻的块群BLKG之间设置有例如BL连接区域BLtap。BL连接区域BLtap是形成有用于将例如连接于NAND串NS的位线BL、与配置于存储单元阵列10下的感测放大器模块16之间电连接的接点的区域。
图4中将1个块群BLKG抽出而表示实施方式的半导体存储器1具备的存储单元阵列10的更详细的平面布局的一例。
如图4所示，例如块群BLKG包含4个活动块ABLK1～ABLK4、4个虚设块DBLK1～DBLK4。设置有块群BLKG的区域例如设置有多个狭缝SLT、SLTa、及SLTb。
活动块ABLK是用于存储数据的块BLK。存储单元阵列10所含的活动块ABLK的总数对应于该存储单元阵列10所含的块BLK的总数。
虚设块DBLK是不用于数据存储的块BLK。虚设块DBLK是为了保证后述狭缝SLT、存储器支柱MP的形状而设置的。
活动块ABLK及虚设块DBLK分别沿着X方向延伸。4个活动块ABLK在Y方向排列，且配置在虚设块DBLK之间。
具体来说，例如沿着Y方向依次配置虚设块DBLK1及DBLK2、活动块ABLK1～ABLK4、虚设块DBLK3及DBLK4。
另外，块群BLKG内的活动块ABLK及虚设块DBLK的配置只要是至少设置在Y方向两端的块为虚设块DBLK即可，可设计为任意配置。
各狭缝SLT沿着X方向从引出区域HA1延伸至引出区域HA2而设置，且多个狭缝SLT在Y方向排列。相邻的狭缝SLT之间配置有例如1根狭缝SLTa、2根狭缝SLTb。
例如，在相邻的狭缝SLT之间，狭缝SLTa及SLTb分别沿着X方向延伸而设置。2根狭缝SLTb分别配置在引出区域HA1及HA2内。狭缝SLTa配置在引出区域HA1内的狭缝SLTb、引出区域HA2内的狭缝SLTb之间。
换句话说，在相邻的狭缝SLT之间，设置有例如在X方向延伸且包含狭缝分断部DJ的横向狭缝。横向狭缝在引出区域HA1及HA2的各个区域中被狭缝分断部DJ分断。分断后的横向狭缝中的从引出区域HA1延伸至引出区域HA2的狭缝部分对应于狭缝SLTa，引出区域HA1及HA2内的各个区域中设置的狭缝部分对应于狭缝SLTb。
以上说明的相邻的狭缝SLT间的结构体对应于例如1个活动块ABLK或1个虚设块DBLK。
另外，存储单元阵列10包含的块群BLKG的个数可设计为任意个数。各块群BLKG包含的活动块ABLK的个数与虚设块DBLK的个数可相同也可不同。
此外，狭缝SLTa及SLTb的配置在活动块ABLK与虚设块DBLK之间可相同也可不同。配置在狭缝SLT间的狭缝SLTa及SLTb的个数可设计为任意个数。狭缝SLT之间也可以省略狭缝分断部DJ。
(单元区域CA中的存储单元阵列10的结构)
图5中将活动块ABLK及虚设块DBLK分别抽出1个而表示实施方式的半导体存储器1具备的存储单元阵列10的单元区域CA中的平面布局的一例。
如图5所示，单元区域CA中，存储单元阵列10包含多个存储器支柱MP。狭缝SLT与狭缝SLTa之间设置有例如狭缝SHE。
多个存储器支柱MP例如以锯齿状配置在狭缝SLT与狭缝SHE之间。同样地，多个存储器支柱MP例如以锯齿状配置在狭缝SLTa与狭缝SHE之间。存储器支柱MP例如作为1个NAND串NS发挥功能。
例如，活动块ABLK中，设置在狭缝SLT与狭缝SHE之间的多个存储器支柱MP的集合对应于1个串单元SU。同样地，设置在狭缝SLTa与狭缝SHE之间的多个存储器支柱MP的集合对应于1个串单元SU。
像这样，活动块ABLK中，串单元SU沿着X方向延伸而设置，串单元SU0～SU3在Y方向排列。单元区域CA中的虚设块DBLK的平面布局可与活动块ABLK相同也可以不同。
图6中将活动块ABLK的串单元SU0及SU1抽出而表示实施方式的半导体存储器1具备的存储单元阵列10的单元区域CA中的更详细的平面布局的一例。
如图6所示，存储单元阵列10在单元区域CA中也可以还包含多个虚设支柱DMP。虚设支柱DMP是具有例如与存储器支柱MP相同的结构，但不用于数据存储的结构体。虚设支柱DMP以例如与狭缝SHE重叠的方式配置。
此外，单元区域CA中，在存储单元阵列10中对应于存储器支柱MP的配置而设置有多条位线BL及多个接点CV。
具体来说，多条位线BL分别在Y方向延伸且在X方向排列。各位线BL以在每个串单元SU中与至少1个存储器支柱MP重叠的方式配置。各存储器支柱MP上重叠例如2根位线BL。
接点CV配置在与存储器支柱MP重叠的多条位线BL中的1根位线BL、与该存储器支柱MP之间。各存储器支柱MP经由接点CV而与对应的位线BL电连接。
另外，设置在相邻的狭缝SLT间的串单元SU的个数可设计为任意个数。图示的存储器支柱MP的个数及配置只不过是一个例子，存储器支柱MP可设计为任意个数及配置。与各存储器支柱MP重叠的位线BL的根数可设计为任意根数。
图7是沿着图6的VII-VII线的存储单元阵列10的剖视图，表示单元区域CA中的活动块ABLK的剖面结构的一例。
如图7所示，单元区域CA内在与活动块ABLK对应的区域，包含例如导电体21～25、存储器支柱MP、虚设支柱DMP、接点CV、以及狭缝SLT、SLTa及SHE。
在半导体基板20的上方，隔着绝缘层设置有导电体21。虽省略了图示，但半导体基板20与导电体21之间的绝缘层上设置有例如行解码器模块15、感测放大器模块16等电路。
导电体21形成为例如沿着XY平面扩展的板状，作为源极线SL使用。导电体21例如是掺杂磷的多晶硅(Si)。
在导电体21上隔着绝缘层而设置有导电体22。导电体22形成为例如沿着XY平面扩展的板状，作为选择栅极线SGS使用。导电体22例如是掺杂磷的多晶硅(Si)。
在导电体22上交替层叠绝缘层及导电体23。导电体23形成为例如沿着XY平面扩展的板状。例如，层叠的多个导电体23从半导体基板20侧依次分别作为字线WL0～WL11使用。导电体23例如包含钨(W)。
在导电体23上隔着绝缘层而设置有导电体24。导电体24形成为例如沿着XY平面扩展的板状，作为选择栅极线SGD使用。导电体24例如包含钨(W)。
在导电体24上隔着绝缘层而设置有导电体25。导电体25形成为例如沿着Y方向延伸的线状，作为位线BL使用。即，在未图示的区域中，多个导电体25在X方向排列。导电体25例如包含铜(Cu)。
存储器支柱MP形成为沿着Z方向延伸的柱状，例如贯通导电体22～24。例如，存储器支柱MP的上端包含在设有导电体24的层与设有导电体25的层之间的层。存储器支柱MP的下端包含在例如设有导电体21的层，且与导电体21接触。
此外，存储器支柱MP包含例如芯构件30、半导体31、及层叠膜32。芯构件30形成为沿着Z方向延伸的柱状。芯构件30的上端包含在例如比设有导电体24的层靠上的层。芯构件30的下端包含在例如设有导电体21的层。芯构件30例如包含氧化硅(SiO2)等绝缘体。
芯构件30被半导体31覆盖。半导体31经由存储器支柱MP的侧面而与导电体21接触。半导体31例如是多晶硅(Si)。层叠膜32覆盖半导体31的侧面及底面，除了导电体21与半导体31接触的部分以外。半导体31上设置有柱状的接点CV。接点CV的上表面接触1个导电体25、即1根位线BL。
虚设支柱DMP形成为沿着Z方向延伸的柱状，例如贯通导电体22～24。虚设支柱DMP的详细结构例如与存储器支柱MP的结构相同。虚设支柱DMP上并不连接例如接点CV。
狭缝SLT形成为例如沿着XZ平面扩展的板状，将导电体22～24分断。例如，狭缝SLT的上端包含在包含存储器支柱MP的上端的层与设有导电体25的层之间的层。狭缝SLT的下端包含在例如设有导电体21的层。狭缝SLT例如包含氧化硅(SiO2)等绝缘体。狭缝SLTa的结构例如与狭缝SLT的结构相同。
狭缝SHE例如在X方向延伸而设置，将导电体24分断。狭缝SHE也可以将虚设支柱DMP的一部分分断。例如，狭缝SHE的上端包含在包含存储器支柱MP的上端的层与设有导电体25的层之间的层。狭缝SHE的下端包含在例如最上层的导电体23与导电体24之间的层。狭缝SHE例如包含氧化硅(SiO2)等绝缘体。此外，在X方向延伸的狭缝SHE也可以在与虚设支柱DMP重叠的位置被虚设支柱DMP分断。
图8表示与半导体基板20的表面平行且包含导电体23的剖面中的存储器支柱MP的剖面结构的一例。
如图8所示，在包含导电体23的层中，芯构件30设置在存储器支柱MP的中央部。半导体31包围芯构件30的侧面。层叠膜32包围半导体31的侧面。层叠膜32例如包含隧道氧化膜33、绝缘膜34、及阻挡绝缘膜35。
隧道氧化膜33包围半导体31的侧面。绝缘膜34包围隧道氧化膜33的侧面。阻挡绝缘膜35包围绝缘膜34的侧面。导电体23包围阻挡绝缘膜35的侧面。
以上说明的存储器支柱MP的构成中，例如存储器支柱MP与导电体22交叉的部分作为选择晶体管ST2发挥功能。存储器支柱MP与导电体23交叉的部分作为存储单元晶体管MT发挥功能。存储器支柱MP与导电体24交叉的部分作为选择晶体管ST1发挥功能。
即，存储器支柱MP内的半导体31作为存储单元晶体管MT以及选择晶体管ST1及ST2各自的通道发挥功能。存储器支柱MP内的绝缘膜34作为存储单元晶体管MT的电荷蓄积层发挥功能。
图9是实施方式中的存储单元阵列10的剖视图，表示单元区域CA中的虚设块DBLK的剖面结构的一例。
如图9所示，单元区域CA内的与虚设块DBLK对应的区域中例如包含导电体21～25、存储器支柱MP、虚设支柱DMP、以及狭缝SLT、SLTa及SHE。该虚设块DBLK的结构例如与从活动块ABLK省略接点CV后的结构相同。
单元区域CA中，虚设块DBLK优选为例如未设置接点CV的结构，但也可以设置接点CV。即，虚设块DBLK中，存储器支柱MP与导电体25之间可电连接，也可以不连接。
另外，活动块ABLK中，存储器支柱MP与导电体25之间可以经由2个以上的接点而电连接，也可以经由其他配线而电连接。在这样的情况下，虚设块DBLK中，存储器支柱MP与导电体25之间可形成与活动块ABLK相同的接点及配线，也可以形成将设置于活动块ABLK的接点及配线中的的一部分省略的结构。
(引出区域HA中的存储单元阵列10的结构)
图10中将活动块ABLK1及ABLK2抽出而表示实施方式的半导体存储器1具备的存储单元阵列10的引出区域HA1中的平面布局的一例。首先，对引出区域HA1中的活动块ABLK1的平面布局进行说明。
如图10所示，在引出区域HA1内与活动块ABLK1对应的区域中，选择栅极线SGD(导电体24)由狭缝SLT、SLTa及SHE分离为4个。这4个分离后的选择栅极线SGD分别对应于串单元SU0～SU3。
字线WL0～WL11(导电体23)具有不与上层的导电体重叠的部分(阶梯部分)。例如，与字线WL0～WL11分别对应的多个导电体23形成为在Y方向具有2段阶差且在X方向形成阶差的3列阶梯状。
狭缝分断部DJ配置在例如字线WL11的阶梯部分。同一活动块ABLK内设于相同层的字线WL经由狭缝分断部DJ而短路。狭缝SLTb以将例如字线WL1、WL4、WL7、及WL10的阶梯部分分断的方式配置。
选择栅极线SGS(导电体22)例如从字线WL0～WL2的端部区域向X方向引出。狭缝SLTb可以将选择栅极线SGS分断，也可以不分断。相邻的活动块ABLK的各个中设置的选择栅极线SGS由狭缝SLT分断。
此外，与活动块ABLK1对应的区域中，例如在选择栅极线SGS、字线WL0～WL11、以及选择栅极线SGD的阶梯部分分别设置有接点CC。
活动块ABLK1的选择栅极线SGS、字线WL0～WL11、及选择栅极线SGD的各个经由设于引出区域HA1的接点CC而电连接于行解码器模块15。
引出区域HA1中的活动块ABLK2的平面布局为例如以X方向为对称轴而将活动块ABLK1的平面布局反转，且与省略了接点CC后的布局相同。
在此情况下，活动块ABLK2的选择栅极线SGS、字线WL0～WL11、及选择栅极线SGD的各个经由设于引出区域HA2的接点CC而电连接于行解码器模块15。
具体来说，引出区域HA2中的活动块ABLK1及ABLK2的平面布局为例如以Y方向为对称轴而将引出区域HA1中的活动块ABLK1及ABLK2的平面布局反转，且与对应活动块ABLK2内的配线而设置接点CC的布局相同。
图11是沿着图10的XI-XI线的存储单元阵列10的剖视图，图12是沿着图10的XII-XII线的存储单元阵列10的剖视图。图11及图12的各个表示引出区域HA中的活动块ABLK的剖面结构的一例。
如图11所示，在引出区域HA1内与活动块ABLK1对应的区域中，例如包含导电体21～24、导电体40及41、以及接点CC及V1。此外，图11中以虚线表示了该剖视图的纵深方向上设置的狭缝SHE的配置。
引出区域HA1中，与源极线SL对应的导电体21的端部例如设置得比导电体22更内侧。导电体21至少设置在单元区域CA内即可。与选择栅极线SGS、字线WL、及选择栅极线SGD分别对应的导电体22、导电体23、及导电体24各自的端部至少具有不与设于上层的导电体23或24重叠的部分。狭缝SHE以将与选择栅极线SGD对应的导电体24分断的方式设置。
各接点CC形成为沿着Z方向延伸的柱状。接点CC包含例如形成为柱状的导电体。在接点CC内的导电体的侧面也可以设置间隔件。例如，接点CC内的导电体包含钨(W)，间隔件包含氧化硅(SiO2)。
导电体40及41的各个是用于将从单元区域CR引出至引出区域HA1的导电体22～24、与行解码器模块15之间连接的配线。多个导电体40分别设置在多个接点CC上。多个导电体40上分别设置有多个接点V1。多个接点V1上分别设置有多个导电体41。导电体40及41间可经由多个接点而连接，也可以在多个接点间连接不同的配线。
如图12所示，活动块ABLK2中的导电体23的结构，与例如以活动块ABLK1及ABLK2间的狭缝SLT为对称轴而将活动块ABLK1中的导电体23的结构反转后的结构相同。
换句话说，活动块ABLK1中沿着Y方向形成的字线WL(导电体23)的阶差增加的方向，与活动块ABLK2中沿着Y方向形成的字线WL(导电体23)的阶差增加的方向相反。
具体来说，例如在活动块ABLK1及ABLK2各自的字线WL3的阶梯部分之间，配置活动块ABLK1及ABLK2各自的字线WL4的阶梯部分。在活动块ABLK1及ABLK2各自的字线WL4的阶梯部分之间，配置活动块ABLK1及ABLK2各自的字线WL5的阶梯部分。
以上说明的引出区域HA1中的活动块ABLK1的结构中，经由接点CC引出的配线例如贯通引出区域HA1中的虚设块DBLK的配线而电连接于存储单元阵列10下的电路。
并不限定于此，经由接点CC引出的配线相对于存储单元阵列10下的电路，例如可经由引出区域HA1的外侧的区域而电连接，也可以经由引出区域HA1中的贯通活动块ABLK内设置的宽的阶梯部分的接点而电连接。
图13中将虚设块DBLK1及DBLK2抽出而表示实施方式的半导体存储器1具备的存储单元阵列10的引出区域HA1中的平面布局的一例。
如图13所示，引出区域HA1内与虚设块DBLK1及DBLK2对应的区域的平面布局是与例如使用图10说明的活动块ABLK1及ABLK2所对应的区域的平面布局相同，不同点为设置的接点的种类。
具体来说，虚设块DBLK1中，代替设于活动块ABLK1的接点CC而设置接点CCL。接点CC及CCL均使用相同材料，但另一方面接点CCL的外径大于接点CC的外径。
本说明书中，“外径”是通过例如与半导体基板20的表面平行且包含层的剖面进行比较的。“接点的外径”可以通过接点内的导电体的外径进行比较，也可以通过间隔件的外径进行比较。
实施方式中，接点CCL例如以不包含由相邻的字线WL形成的阶差部分的方式配置。引出区域HA2中的虚设块DBLK1及DBLK2的平面布局可设计为与例如以Y方向为对称轴将引出区域HA1中的虚设块DBLK1及DBLK2的平面布局反转后的布局相同。并不限定于此，只要至少1个接点CCL设置于引出区域HA1及HA2内即可。
图14是沿着图13的XIV-XIV线的存储单元阵列10的剖视图，图15是沿着图13的XV-XV线的存储单元阵列10的剖视图。图14及图15分别表示引出区域HA中的虚设块DBLK的剖面结构的一例。
如图14及图15所示，引出区域HA1内与虚设块DBLK1及DBLK2对应的区域的结构是相对于例如使用图11及图12说明的活动块ABLK1及ABLK2所对应的区域的结构，设置的接点的种类不同且将接点与配线的一部分省略后的结构。
具体来说，虚设块DBLK中，将接点CC置换为接点CCL，且省略接点V1以及导电体40及41。虚设块DBLK中的其他结构是与例如活动块ABLK的结构相同，因此省略说明。
另外，虚设块DBLK中，也可以设置比如接点V1以及导电体40及41的配线结构。接点CCL可以电连接于存储单元阵列10下的电路，也可以不连接。
以上说明的存储单元阵列10的结构中，导电体23的个数是基于字线WL的根数而设计的。选择栅极线SGS上也可以分配设于多个层的多个导电体22。当选择栅极线SGS设置在多个层时，也可以使用与导电体22不同的导电体。选择栅极线SGD也可以分配设于多个层的多个导电体24。
例如，配置在多个块群BLKG中的Y方向两端的虚设块DBLK分别与虚设阶梯相邻。虚设阶梯相当于以下阶梯结构：例如由导电体22～24的端部形成，下层的导电体具有不与上层的导电体重叠的阶梯部分，且该阶梯部分未连接接点。在虚设阶梯的区域，导电体22～24的一部分也可以置换为不同的材料。
[1-2]半导体存储器1的制造方法
图16是表示实施方式的半导体存储器1的制造方法的一例的流程图。以下，适当地参照图16，对半导体存储器1的制造工序中从存储单元阵列10的形成到接点CC的形成之间的工序进行说明。
首先，形成与存储单元阵列10对应的结构体(步骤S10)。
图17表示步骤S10中的活动块ABLK1的剖面结构的一例。如图17所示，步骤S10中，形成与导电体21～24对应的层叠配线的结构体。此外，在单元区域CA形成多个存储器支柱MP，在引出区域HA1形成字线WL等的阶梯结构。针对层叠配线的结构体，例如在交替层叠绝缘层与牺牲构件后，使用狭缝SLT、SLTa及SLTb执行牺牲构件的置换处理，从而可形成导电体21～24。
另外，虽然省略了图示，在导电体21与半导体基板20之间、或导电体22与半导体基板20之间的区域形成有例如行解码器模块15、感测放大器模块16等电路。引出区域HA2中的存储单元阵列10的结构是与例如引出区域HA1中的存储单元阵列10的结构相同。
接着，形成接触孔CH及CHL(步骤S11)。
图18表示步骤S11中的引出区域HA1的平面布局的一例。图19及图20分别表示步骤S11中的活动块ABLK1及虚设块DBLK1的剖面结构的一例。
如图18所示，步骤S11中，接触孔CH对应于活动块ABLK1内设有接点CC的区域而形成，接触孔CHL对应于虚设块DBLK1内设有接点CCL的区域而形成。
具体来说，在步骤S11中，首先通过光刻法等形成将分别形成接触孔CH及CHL的区域开口的掩模。然后，利用形成的掩模执行各向异性蚀刻，从而形成接触孔CH及CHL。像这样，接触孔CH与接触孔CHL例如通过相同工序而统括地形成。
如图19所示，在引出区域HA1，接触孔CH例如以对应的导电体23的表面露出的方式形成。具体来说，在活动块ABLK中，例如与字线WL0对应的接触孔CH以与字线WL0对应的导电体23的表面露出的方式形成。
同样地，与字线WL3、WL6、及WL9分别对应的多个接触孔CH分别以与字线WL3、WL6、及WL9对应的导电体23的表面露出的方式形成。有关未图示的接触孔也同样地，以对应的导电体的表面露出的方式形成。
如图20所示，引出区域HA1中，接触孔CHL例如以与对应的导电体23的表面露出的方式形成。具体来说，在虚设块DBLK中，例如与字线WL0对应的接触孔CHL以与字线WL0对应的导电体23的表面露出的方式形成。
同样地，与字线WL3、WL6、及WL9分别对应的多个接触孔CHL分别以与字线WL3、WL6、及WL9对应的导电体23的表面露出的方式形成。有关未图示的接触孔也同样地，以对应的导电体的表面露出的方式形成。
在步骤S11中形成的接触孔CHL的内径大于接触孔CH的内径。本说明书中“内径”是通过与半导体基板20的表面平行且包含相同层的剖面进行比较。即，“接触孔的内径”是通过例如与半导体基板20的表面平行且包含相同层的剖面中的、接触孔的内径而进行比较。
接着，测定叠加位移量(步骤S12)。
具体来说，例如使用SEM(Scanning Electron Microscope)测定接触孔CHL底部的尺寸。然后，基于测定结果，例如算出接触孔CH及CHL的叠加位移量。
以下，使用图21说明步骤S12中的接触孔CHL底部的尺寸的测定方法的一例。图21中将与虚设块DBLK的字线WL4对应的接触孔CHL、字线WL1、WL2、WL5、WL7、及WL8各自的阶梯部分、及狭缝SLTb抽出而表示。
如图21所示，步骤S12中，测定例如接触孔CHL的中心点、与从该中心点向接触孔CHL的内周部分最先侦测到的图案之间的间隔。
具体来说，分别测定例如中心点与从中心点向X方向的正方向最先侦测到的图案之间隔XP、中心点与从中心点向X方向的负方向最先侦测到的图案之间隔XM、中心点与从中心点向Y方向的正方向最先侦测到的图案之间隔YP、及中心点与从中心点向Y方向的负方向最先侦测到的图案之间隔YM。
在接触孔CHL的区域包含字线WL1及WL4间的交界BD1的情况下，间隔XM是测定中心点与交界BD1之间的X方向上的间隔。在接触孔CHL的区域包含字线WL4及WL5间的交界BD2的情况下，间隔YM是测定中心点与交界BD2之间的Y方向上的间隔。
在接触孔CHL的区域包含字线WL4及WL7间的交界BD3的情况下，间隔XP是测定中心点与交界BD3之间的X方向上的间隔。在接触孔CHL的区域包含字线WL4及狭缝SLTb间的交界BD4的情况下，间隔YP是测定中心点与交界BD4之间的Y方向上的间隔。
在接触孔CHL的区域不包含交界BD的情况下，间隔XP、XM、YP、及YM分别是测定接触孔CHL的中心点至接触孔CHL的内周部分之间的间隔。
间隔XP、XM、YP、及YM为接触孔CHL的中心点至接触孔CHL的内周部分之间的间隔、即接近该接触孔CHL的半径的数值，是表示该工序中未产生叠加位移或位移微小。
另一方面，在叠加位移量大的情况下，存储单元阵列10会变成如图22所示的平面布局。图22表示存储单元阵列10的平面布局的一例，相对于图18所示的存储单元阵列10的平面布局，不同点在于接触孔CH及CHL的配置。
如图22所示，当接触孔CH及CHL的叠加位移量大的情况下，有时接触孔CHL的开口部分包含相邻的阶梯部分的交界部分。本例中，接触孔CHL的开口部分包含交界BD1与交界BD2。
图23表示在接触孔CH及CHL的叠加位移量大的情况下的存储单元阵列10的剖面结构，且表示与图22所示的存储单元阵列10的平面布局对应的虚设块DBLK的剖面结构的一例。
如图23所示，在接触孔CH及CHL的叠加位移量大的情况下，虚设块DBLK内的接触孔CHL会开口至未意图的配线层。
具体来说，例如与字线WL9对应的接触孔CHL不仅使与字线WL9对应的导电体23的阶梯部分露出，还使与字线WL6对应的导电体23的阶梯部分、及与字线WL7及WL8分别对应的2个导电体23的侧面部分也分别露出。
同样地，与字线WL6对应的接触孔CHL不仅使与字线WL6对应的导电体23的阶梯部分露出，还使与字线WL3对应的导电体23的阶梯部分、及与字线WL4及WL5分别对应的2个导电体23的侧面部分也分别露出。
与字线WL3对应的接触孔CHL不仅使与字线WL3对应的导电体23的阶梯部分露出，还使与字线WL0对应的导电体23的阶梯部分、及与字线WL1及WL2分别对应的2个导电体23的侧面部分也露出。
有关虚设块DBLK内的未图示的接触孔也同样地，在接触孔包含相邻的阶梯部分的交界部分的情况下，会形成多个导电体23的阶梯部分及侧面露出的结构。
图24表示接触孔CH及CHL的叠加位移量大的情况下的叠加位移量的测定方法的一例。图24表示与图21相同的区域，相对于图21来说，接触孔CHL的位置不同。
如图24所示，接触孔CHL的叠加位移量大的情况下，例如间隔XM及YM分别为基于交界BD1及BD2的值。即，本例中，间隔XM及YM分别为比使用图21说明的间隔XM及YM小的值。
例如，在间隔XM小于该接触孔CHL的半径的情况下，表示接触孔CHL的叠加向X方向的负方向位移。同样地，间隔XP小于该接触孔CHL的半径的情况下，表示接触孔CHL的叠加向X方向的正方向位移。
间隔YM小于该接触孔CHL的半径的情况下，表示接触孔CHL的叠加向Y方向的负方向位移。间隔YP小于该接触孔CHL的半径的情况下，表示接触孔CHL的叠加向Y方向的正方向位移。
然后，在实施方式的半导体存储器1的制造方法中，例如将相邻的阶梯部分的交界部分与接触孔CHL的中心位置的理想间隔、与测量的间隔XM、XP、YM、及YP的各个进行比较。结果，可算出形成的接触孔CHL的叠加位移量。
算出的叠加位移量可作为例如处理后续晶片(批次)时的参数的校正值而反馈。具体来说，算出的叠加位移量例如在步骤S11中可用于在用于形成接触孔CH及CHL加工用掩模的光刻处理中的、叠加的校正值的算出。
并且，以上说明的步骤S12的处理之后，即使用接触孔CHL执行叠加位移量的测定后，形成接点CC及CCL(步骤S13)。
具体来说，通过在半导体基板20上的结构体堆积导电体，而向接触孔CH及CHL内部嵌入导电体。并且，通过将形成于该结构体的上表面的导电体除去，对应于接触孔CH的位置而形成接点CC，且对应于接触孔CHL的位置而形成接点CCL。
作为将形成于结构体的上表面的导电体除去的方法，例如使用CMP(ChemicalMechanical Polishing，机械化学抛光)。即，在步骤S13中，例如通过使结构体的上表面平坦化的过程，而将形成于上表面的导电体除去。
因此，例如接点CC的上表面与接点CCL的上表面一致。换句话说，在绝缘层与导电体23(字线WL0～WL11)的层叠结构的层叠方向上，接点CC的上端位置与接点CCL的上端位置大致相等。
图25及图26分别表示未产生接触孔CH及CHL的叠加位移的情况下的、步骤S13的处理后的活动块ABLK1及虚设块DBLK1的剖面结构的一例。
如图25所示，在引出区域HA1中，接点CC形成于由接触孔CH形成的空间。形成于接触孔CH内的接点CC在各自的底部电连接于对应的导电体23。
如图26所示，引出区域HA1中，接点CCL形成于由接触孔CHL形成的空间。形成于接触孔CHL内的接点CCL在各自的底部电连接于对应的导电体23。
图27表示在接触孔CH及CHL的叠加位移量大的情况下的、步骤S13的处理后的虚设块DBLK1的剖面结构的一例。
如图27所示，在接触孔CH及CHL的叠加位移量大的情况下，存在形成于接触孔CHL内的接点CCL在多个导电体23间短路的情况。
具体来说，例如与字线WL9对应的接点CCL在字线WL6～WL9之间短路。同样地，与字线WL6对应的接点CCL在字线WL3～WL6之间短路。与字线WL3对应的接点CCL在字线WL0～WL3之间短路。有关未图示的接点也同样地，在接点包含相邻的阶梯部分的交界部分的情况下，会形成多个导电体23间短路的结构。
图27中例示了4层的导电体23短路的情况，但短路的导电体23的数会根据叠加位移方向而变化。例如，在接点CCL在Y方向仅与相邻的阶梯部分的交界部分重叠的情况下，接点CCL为使相邻的2层的导电体23间短路的结构。
如上所述，实施方式的半导体存储器1中，形成接点CC时，是将接触孔CH、及与接触孔CH内径不同的接触孔CHL同时开口。并且，例如在相同工序中，在接触孔CH与接触孔CHL的内部分别嵌入导电体。
另外，以上说明的制造工序只不过是一个例子，也可以在各制造工序之间插入其他处理。形成存储器支柱MP的时机、与形成接触孔CH及CHL的时机也可以替换。
以上说明的步骤S12的处理中，例如使用能够测定深孔的高加速的SEM(ScanningElectron Microscope)。即便在这样的情况下，对与下层的字线WL(例如字线WL3)对应的接触孔CHL的底部的测定的难易度也高于对与上层的字线WL(例如字线WL9)对应的接触孔CHL的底部的测定。
因此，接触孔CHL的内径优选设计得尽可能大。此外，作为接触孔CHL的内径优选设计为能够在步骤S13的处理中向接触孔CHL内嵌入导电体，且能够平坦化的内径。
此外，以上说明中，例示了接触孔CHL的底部形成为真圆的情况，但接触孔CHL的底部也可以形成为椭圆。在此情况下，判定叠加位移量时，例如分别使用该接触孔CHL的最大直径方向的半径、最小直径方向的半径。在接触孔CHL的底部形成为椭圆的情况下，“接点CCL的外径”可表示为最大直径，也可以表示为最小直径。
[1-3]实施方式的效果
根据以上说明的实施方式的半导体存储器1，能够提高半导体存储器1的良率。以下，详细地说明实施方式的半导体存储器1的效果。
在将存储单元三维层叠的半导体存储器中，使作为存储单元的栅极电极使用的导电体与层间绝缘膜交替层叠并增加层叠数，由此实现大容量化。并且，作为存储单元的栅极电极使用的导电体例如在存储单元阵列的端部(引出区域)呈阶梯状引出，并经由连接于形成的阶梯的阶梯部分的接点而连接于行解码器模块。
像这样形成于引出区域的阶梯结构有因形成阶梯结构后的成膜处理或热处理而产生例如晶片翘曲等，而阶梯的交界变动的可能性。在阶梯的交界位置变动大的情况下，有相对于字线WL的接点重叠于多条字线WL的阶梯部分而形成的可能性，成为多条字线WL间短路的原因。
例如，光刻工序中校正叠加时是使用晶片上形成有半导体存储器1的区域的外周所配置的切割区域中设置的对准图案来进行的。因此，光刻工序中测定叠加时，无法侦测阶梯的交界位置的变动。
相对于此，作为反馈阶梯的交界位置的变动的方法，考虑例如在形成连接于阶梯的接点后执行外观检查。但是，在接点形成后的外观检查中，要确认剖面而实施破坏检查，且反馈所需时间长。此外，每当改变半导体存储器的制造工序时，就必须对该阶梯部分的剖面进行确认。
因此，在实施方式的半导体存储器1的制造方法中，在不用于数据保存的虚设块DBLK的区域形成接触孔CHL。接触孔CHL通过与在活动块ABLK形成的接触孔CH相同的工序而形成，且配置在虚设块DBLK中形成的阶梯部分。进而，接触孔CHL的内径设计得大于接触孔CH的内径。
在阶梯的交界位置的变动后的叠加位移量不大的情况下，从接触孔CHL看见阶梯的交界位置的可能性因接触孔CHL的内径设计得大而变高。此外，由于接触孔CHL与接触孔CH通过相同工序形成，因此认为接触孔CHL中的叠加位移量与接触孔CH中的叠加位移量大致相同。
结果，在实施方式的半导体存储器1的制造方法中，通过确认接触孔CHL的底部露出的阶梯的交界位置，也能基于阶梯的交界位置的变动估算出接触孔CH的叠加位移量。
进而，在实施方式的半导体存储器1的制造方法中，作为测定叠加位移量的方法例如使用SEM(Scanning Electron Microscope)，因此能够非破坏且简便地评价阶梯的交界位置的变动(墨线)。
如上所述，在实施方式的半导体存储器1的制造方法中，能够非破坏地评价阶梯的交界位置的墨线，从而能够向接下来处理的晶片(批次)反馈校正值。因此，在实施方式的半导体存储器1的制造方法中，能够对阶梯的交界位置使用合适的叠加的校正值，因此能够提高良率。
另外，以上说明中，例示了基于步骤S12的处理反馈的信息调整接点CC的位置的情况，但也可以基于反馈的信息调整阶梯的交界位置。
此外，在步骤S12的处理中，当叠加位移量超过某个阈值时，将包含该晶片的批次作为不良批次筛选。通过在半导体存储器1的制造途中筛选不良多的批次，能够抑制半导体存储器1的制造成本上升。
[1-4]实施方式的变化例
在以上说明的实施方式的半导体存储器1中，例示了活动块ABLK中的接点CC的配置、与虚设块DBLK中的接点CCL的配置相同的情况，但接点CCL的配置可以适当地变更。以下，依次说明实施方式的第1～第5变化例。
(第1变化例)
图28表示实施方式的第1变化例的半导体存储器1具备的存储单元阵列10的平面布局的一例，相对于图13所示的存储单元阵列10的平面布局来说，接点CCL的配置不同。
如图28所示，实施方式的第1变化例中，接点CCL是以例如该接点CCL的中心点重叠于阶梯的交界的交叉部分CP的方式设计存储单元阵列10的平面布局。
具体来说，引出区域HA1中，接点CCL例如接触与字线WL4、WL5、WL7、及WL8对应的导电体23各自的阶梯部分。其他接点CCL也同样地，接触于在X方向相邻的2个阶梯部分、分别在Y方向与该2个阶梯部分相邻的2个阶梯部分。
另外，在实施方式的第1变化例中，接点CCL的外径未必要大于接点CC的外径。即，在实施方式的第1变化例中，接点CCL的外径可以与接点CC的外径相同，也可以小于接点CCL的外径。实施方式的第1变化例的半导体存储器1的其他结构与实施方式的半导体存储器1相同，因此省略说明。
图29表示实施方式的第1变化例中的叠加位移量的测定方法的一例，表示与接点CCL对应的接触孔CHL的形成后的存储单元阵列10的平面布局的一例。
如图29所示，在实施方式的第1变化例中，作为叠加的基准点是使用交叉部分CP。因此，在实施方式的第1变化例中，当叠加位移量小的情况下，形成有接触孔CHL的区域包含阶梯的交界部分(交界BDX及BDY)的可能性也高。
结果，在实施方式的第1变化例的半导体存储器1的制造方法中，能够测量比实施方式微小的叠加位移量，能够比实施方式进一步提高叠加的测量精度。
另外，在实施方式的第1变化例中，接点CCL只要至少重叠于交叉部分CP即可。在这样的情况下，实施方式的第1变化例中，通过将交叉部分CP的附近作为叠加基准点使用，能够侦测微小的叠加位移。
(第2变化例)
图30表示实施方式的第2变化例的半导体存储器1具备的存储单元阵列10的平面布局的一例，相对于图13所示的存储单元阵列10的平面布局来说，接点CCL的配置不同。
如图30所示，实施方式的第2变化例中，接点CCL例如以该接点CCL的外周部分与阶梯的交界的交叉部分CP相接的方式，设计存储单元阵列10的平面布局。
具体来说，在引出区域HA1，接点CCL接触于例如与字线WL2、WL4、及WL5对应的导电体23各自的阶梯部分。其他接点CCL也同样地，接触于该接点CCL的中心重叠的阶梯部分、及在X方向及Y方向分别与该阶梯部分相邻的2个阶梯部分。
另外，在实施方式的第2变化例中，接点CCL的外径未必大于接点CC的外径。即，实施方式的第2变化例中，接点CCL的外径可与接点CC的外径相同，也可以小于接点CCL的外径。实施方式的第2变化例的半导体存储器1的其他结构与实施方式的半导体存储器1相同，因此省略说明。
图31表示实施方式的第2变化例中的叠加位移量的测定方法的一例，表示形成与接点CCL对应的接触孔CHL后的存储单元阵列10的平面布局的一例。
如图31所示，在实施方式的第2变化例中，在形成接触孔CHL的区域，以分别包含在X方向相邻的字线WL间的交界BDY、及在Y方向相邻的字线WL间的交界BDX的布局为基准进行设计。
因此，在实施方式的第2变化例中，根据中心点与交界BDY的X方向上的间隔XS、及中心点与交界BDX的Y方向上的间隔YS的测定结果，也能估算接触孔CHL的叠加位移量。
结果，在实施方式的第2变化例的半导体存储器1的制造方法中，能够以少于实施方式的测定结果估算叠加位移量，从而能够比实施方式进一步抑制叠加测定相关的数据量。此外，在实施方式的第2变化例的半导体存储器1的制造方法中，与实施方式的第1变化例同样地，也能够侦测微小的叠加位移。
另外，在实施方式的第2变化例中，接点CCL的外周部分未必设计为与交叉部分CP相接，接点CCL至少与交界BDX及BDY的各个重叠即可。
(第3变化例)
图32表示实施方式的第3变化例的半导体存储器1具备的存储单元阵列10的平面布局的一例，相对于图13所示的存储单元阵列10的平面布局来说，接点CCL的配置不同。
如图32所示，实施方式的第3变化例中，接点CCL的平面形状设计为例如在X方向延伸的椭圆形状。并且，接点CCL例如以与阶梯的交界部分重叠的方式配置。
具体来说，引出区域HA1中，接点CCL接触于例如与字线WL1、WL2、WL4、WL5、WL7、WL8、WL10、及WL11对应的导电体23各自的阶梯部分。其他接点CCL也同样地，接触于在X方向排列的4个阶梯部分、及分别在Y方向与该4个阶梯部分相邻的2个阶梯部分。
与实施方式同样地，接触孔CHL的大小优选设计为能够通过图16所示的步骤S13的处理向接触孔CHL内嵌入导电体、且能够平坦化的内径。实施方式的第3变化例的半导体存储器1的其他结构与实施方式的半导体存储器1相同，因此省略说明。
图33表示实施方式的第3变化例中的叠加位移量的测定方法的一例，表示与接点CCL对应的接触孔CHL的形成后的存储单元阵列10的平面布局的一例。
如图33所示，在实施方式的第3变化例中，形成有接触孔CHL的区域包含例如1个交界BDX、及多个交界BDY。像这样，在接触孔CHL为在X方向延伸的形状的情况下，测定叠加位移量时能够设定多个部位的测长点。
具体来说，例如分别测定交界BDX、与接触孔CHL的内周的椭圆的最小直径方向的间隔DY1、DY2、DY3、及DY4。间隔DY1、DY2、DY3、及DY4分别在X方向偏移而配置。间隔DY的测定数并不限定于此，可设定为任意个数。
并且，在实施方式的第3变化例中，基于测定的间隔DY1、DY2、DY3、及DY4的测定结果，而算出叠加位移量。在实施方式的第3变化例中，估算叠加位移量时能够使用多个测定结果的平均值，因此能够抑制测定结果的偏差。
结果，在实施方式的第3变化例的半导体存储器1的制造方法中，也能以高于实施方式的精度估算叠加位移量。此外，在实施方式的第3变化例的半导体存储器1的制造方法中，与实施方式的第1变化例同样地，也能够侦测微小的叠加位移。
另外，在第3变化例中，例示了接点CCL为在X方向延伸的椭圆形状的情况，但接点CCL也可以是在Y方向延伸的椭圆形状。在这样的情况下，通过以接触孔CHL包含阶梯的交界部分的方式配置，与所述第3变化例同样地，也能使用多个测定结果来估算叠加位移量。
(第4变化例)
以上说明的实施方式及变化例中的接触孔CHL的可测定的叠加位移量的范围不同。
例如，实施方式中的接触孔CHL在位移量大时有效，但另一方面无法侦测微小的位移。第1变化例中的接触孔CHL在位移量小时有效，但无法侦测大的位移。
第2变化例中的接触孔CHL适于侦测例如X方向的负方向及Y方向的正方向的位移，但X方向的正方向及Y方向的负方向上可侦测的位移量变小。第3变化例中的接触孔CHL能够高精度地侦测例如Y方向的位移量，但不适于检测X方向的位移量。
因此，实施方式的第4变化例的半导体存储器1中，将以上说明的实施方式及第1～第3变化例中的接触孔CHL组合进行使用。
图34表示实施方式的第4变化例的半导体存储器1具备的存储单元阵列10的平面布局的一例，相对于图13所示的存储单元阵列10的平面布局，接点CCL的配置及种类不同。
如图34所示，第4变化例中，在存储单元阵列10中分别设置依照第1变化例的接点CCL1、依照第2变化例的接点CCL2、依照第3变化例的接点CCL3。
像这样，以上说明的实施方式及变化例中的接点CCL(接触孔CHL)也可以组合配置。结果，在第4变化例中的半导体存储器1的制造方法中，能够进一步提高叠加位移量的测定精度。另外，接点CCL的组合并不限定于图34所示的组合，可以是任意组合。
(第5变化例)
以上说明的实施方式的半导体存储器1中，在块群BLKG与BL连接区域BLtap之间也可以配置其他区域。
图35将块群BLKG0及BLKG1间的BL连接区域BLtap附近的区域抽出而表示实施方式的第5变化例的半导体存储器1具备的存储单元阵列10的平面布局的一例。
如图35所示，各块群BLKG中配置于端部的虚设块DBLK、与该块群BLKG相邻的BL连接区域BLtap之间，可配置无效区域。换句话说，BL连接区域BLtap可配置在例如与块群BLKG0相邻的无效区域、与块群BLKG1相邻的无效区域之间。
无效区域中并不配置例如狭缝SLT、SLTa、SLTb及SHE。无效区域中，在设置于虚设块DBLK与无效区域间的狭缝SLT附近，可与活动块ABLK及虚设块DBLK同样地，执行字线WL的置换处理。无效区域中，在可执行字线WL的置换处理的区域，也可以配置不用于数据存储的存储器支柱MP。
另外，在BL连接区域BLtap中，例如不执行字线WL的置换处理，所以有字线WL残留置换前的牺牲构件(例如氮化膜)的情况。即，在BL连接区域BLtap例如形成氧化膜-氮化膜的层叠结构。在此情况下，用于将位线BL与存储单元阵列10下的感测放大器模块16之间电连接的接点贯通氧化膜-氮化膜的层叠结构。
图36中将相邻的虚设块DBLK及无效区域抽出而表示实施方式的第5变化例的半导体存储器1具备的存储单元阵列10的平面布局的一例。
如图36所示，引出区域HA1中的无效区域的平面布局设计为与例如从虚设块DBLK省略狭缝SLT、SLTa、SLTb及SHE后的布局相同。引出区域HA1中，无效区域可具有与虚设块DBLK相同的字线WL的阶梯结构。
并且，在实施方式的第5变化例的半导体存储器1中，在形成于无效区域的字线WL的阶梯部分配置接点CCL。第5变化例中，接点CCL配置在执行字线WL的置换处理的区域、即形成有导电体23的区域。此外，第5变化例中的无效区域内的接点CCL的配置方法可应用所述实施方式及第1～第4变化例中的任一个。
由此，在实施方式的第5变化例的半导体存储器1中，通过使用制造时形成于无效区域的接触孔CHL，能够与实施方式同样地进行阶梯的交界位置的墨线评价，从而能够获得与实施方式相同的效果。
像这样，所述实施方式及变化例中说明的接点CCL未必配置于虚设块DBLK内。接点CCL只要至少配置于虚设块DBLK或无效区域即可，也可以配置在虚设块DBLK与无效区域的两方。
[2]其他变化例
实施方式的半导体存储器包含第1及第2区域、活动区域及非活动区域、第1及第2层叠体、第1支柱、及第1及第2接点。第1及第2区域在第1方向排列。活动区域包含第1及第2区域各自的一部分。非活动区域包含第1及第2区域各自的一部分。第1层叠体包含于活动区域。第1层叠体包含交替层叠的第1绝缘体及第1导电体。层叠的第1导电体的各个包含不与上层的第1导电体重叠的阶梯部分。第1导电体的阶梯部分包含于第2区域。多个第1支柱分别在第1区域内贯通第1层叠体。第1支柱与第1导电体的交叉部分作为存储单元发挥功能。第1接点设置在第1配线层内的第1导电体的阶梯部分上。第2层叠体包含于非活动区域。第2层叠体包含交替层叠的第2绝缘体及第2导电体。层叠的第2导电体的各个包含不与上层的第2导电体重叠的阶梯部分。第2导电体的阶梯部分包含于第2区域。第2接点在第2区域中分别与第1配线层内的第2导电体、及不同于第1配线层的第2配线层内的第2导电体相接。由此，实施方式的半导体存储器能够提高良率。
实施方式中，着眼于接触孔CHL的叠加位移量进行了说明，但也可以在步骤S12的处理中算出位移量以外的参数。例如，也可以对多个接触孔CHL分别执行测定，根据测定结果算出倍率、旋转等与叠加相关的数值。所述实施方式像这样适当地增加测定点，增加用于校正的参数的种类，由此能够反馈更适当的校正值。
实施方式中，例示了对接触孔CHL的底部进行测定时使用SEM(Scanning ElectronMicroscope)的情况，但并不限定于此。也可以在实施方式中使用图16说明的步骤S12的处理中，使用其他测定设备来测定接触孔CHL的底部，只要选择至少能够非破坏地进行测定的装置即可。
实施方式中，着眼于字线WL的阶梯部分中的接点CC及CCL的叠加位移进行了说明，但并不限定于此。像接触孔CHL这样用于叠加测定的接点的结构也能适用于形成其他接点的工序。
实施方式中，例示了在引出区域HA中字线WL的端部以3列的阶梯状形成的情况，但并不限定于此。字线WL的端部也可是例如2列或4列以上的阶梯结构。
实施方式中，例示了对在Y方向排列的活动块ABLK施加电压的方向在第偶数个块BLK与第奇数个块BLK中不同的情况，但并不限定于此。例如，也可以是相对于单元区域CA而仅在X方向的其中一侧设置引出区域HA的结构。在此情况下，从相同方向对与块群BLKG内的活动块ABLK对应的层叠配线施加电压。
实施方式中，例示了从X方向的其中一侧对字线WL等层叠配线施加电压的结构的情况，但并不限定于此。例如，也可以在某个活动块ABLK中在引出区域HA1及HA2分别设置接点CC并从X方向的两侧对字线WL等施加电压。
存储器支柱MP也可以是多个支柱在Z方向连结的结构。例如，存储器支柱MP也可以贯通导电体24(选择栅极线SGD)的支柱、与贯通多个导电体23(字线WL)的支柱连结的结构。此外，存储器支柱MP还可以是分别贯通多个导电体23的多个支柱在Z方向连结的结构。
实施方式中，例示了狭缝SLT及SLTa将导电体24分断的结构，但狭缝SLT及SLTa也可以不将导电体24分断。在此情况下，存储器支柱MP具有多个支柱在Z方向连结的结构，例如设于下方的支柱贯通导电体22及23，设于上方的支柱贯通导电体24。并且，导电体24例如由不同于狭缝SLT及SLTa的狭缝分断，且分割为多个的导电体24的各个作为选择栅极线SGD发挥功能。
在实施方式的半导体存储器1中，例如使用狭缝SLT、SLTa及SLTb执行置换处理，由此可形成导电体23及24。在此情况下，例如可在相邻的狭缝SLT及SLTb间形成分别由绝缘体形成且贯通形成有导电体23及24的层叠结构体的多个支柱。实施方式中说明的接点CCL可以与这样的支柱重叠，也可以不重叠。在接点CCL与支柱重叠的情况下，接点CCL可具有经由形成有支柱的区域而通过导电体23的部分。
实施方式中，以半导体存储器1具有在存储单元阵列10下设置感测放大器模块16等电路的结构的情况为例进行了说明，但并不限定于此。例如，半导体存储器1也可以是在半导体基板20上形成有存储单元阵列10及感测放大器模块16的结构。在此情况下，存储器支柱MP例如经由存储器支柱MP的底面而将半导体31与源极线SL电连接。
存储单元阵列10的结构也可以是其他结构。关于其他存储单元阵列10的构成，例如记载于“三维层叠非易失性半导体存储器”这一2009年3月19日申请的美国专利申请12/407,403号。记载于“三维层叠非易失性半导体存储器”这一2009年3月18日申请的美国专利申请12/406,524号、“非易失性半导体存储装置及其制造方法”这一2010年3月25日申请的美国专利申请12/679,991号。记载于“半导体存储器及其制造方法”这一2009年3月23日申请的美国专利申请12/532,030号。这些专利申请的所有内容通过参照的方式并入本申请说明书中。
本说明书中的“连接”表示电连接，但并不排出例如中间介置其他元件。
虽对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提示的，并不意图限定发明的范围。这些新颖的实施方式能以其他各种形态实施，且在不脱离发明主旨的范围内可进行各种省略、置换、变更。这些实施方式及其变化包含于发明的范围及主旨，且包含于权利要求记载的发明及其均等范围。

Claims (20)

1.一种半导体存储器，具备：在第1方向排列的第1及第2区域；
活动区域，包含所述第1及第2区域各自的一部分；
非活动区域，包含所述第1及第2区域各自的一部分；
第1层叠体，设置于所述活动区域内，是包含交替层叠的第1绝缘体及第1导电体的层叠体，且在所述第2区域中所述第1导电体分别包含不与上层的第1导电体重叠的阶梯部分；
多个第1支柱，分别在所述第1区域内贯通所述第1层叠体，且与所述第1导电体的交叉部分作为存储单元发挥功能；
第1配线层内的第1导电体的阶梯部分上的第1接点；
第2层叠体，设置于所述非活动区域内，是包含交替层叠的第2绝缘体及第2导电体的层叠体，且在所述第2区域中所述第2导电体分别包含不与上层的第2导电体重叠的阶梯部分；以及
第2接点，在所述第2区域内，与所述第1配线层内的第2导电体、及不同于所述第1配线层的第2配线层内的第2导电体的各个相接。
2.根据权利要求1所述的半导体存储器，其中，所述第1接点与所述第2接点的各个设置为柱状，
与基板的表面平行的剖面中的所述第2接点的外径大于所述剖面中的所述第1接点的外径。
3.根据权利要求1所述的半导体存储器，其中，在所述第1导电体的上方还具备第3导电体，
所述第3导电体电连接于所述第1接点，
所述第2导电体以外的配线并不电连接于所述第2接点。
4.根据权利要求1所述的半导体存储器，其中，在所述第2区域内，所述第1配线层内的所述第2导电体具有不与上层的第2导电体重叠的第1阶梯部分，所述第2配线层内的所述第2导电体具有不与上层的第2导电体重叠的第2阶梯部分，不同于所述第1及第2配线层的第3配线层内的第2导电体具有不与上层的第2导电体重叠的第3阶梯部分，不同于所述第1至第3配线层的第4配线层内的第2导电体具有不与上层的第2导电体重叠的第4阶梯部分，
所述第1阶梯部分与所述第2阶梯部分在所述第1方向或与所述第1方向交叉的第2方向相邻，
所述第3阶梯部分与所述第4阶梯部分在所述第1方向或所述第2方向相邻，
所述第1阶梯部分与所述第3阶梯部分在所述第2方向或所述第1方向相邻，
所述第2阶梯部分与所述第4阶梯部分在所述第2方向或所述第1方向相邻，且
所述第2接点与所述第1至第4阶梯部分的各个相接。
5.根据权利要求1所述的半导体存储器，其中，在所述第2区域内，所述第1配线层内的所述第2导电体具有不与上层的第2导电体重叠的第1阶梯部分，所述第2配线层内的所述第2导电体具有不与上层的第2导电体重叠的第2阶梯部分，不同于所述第1及第2配线层的第3配线层内的第2导电体具有不与上层的第2导电体重叠的第3阶梯部分，
所述第1至第3阶梯部分在所述第1方向或与所述第1方向交叉的第2方向排列，且
所述第2接点与所述第1至第3阶梯部分的各个相接。
6.根据权利要求1所述的半导体存储器，其中，在所述层叠体的层叠方向上，所述第1接点的上端位置与所述第2接点的上端位置大致相等。
7.根据权利要求1所述的半导体存储器，其中，所述第1接点与所述第2接点的各个包含相同材料。
8.根据权利要求1所述的半导体存储器，其中，还具备分别在所述第1区域内贯通所述第2层叠体的多个第2支柱。
9.根据权利要求8所述的半导体存储器，其中，还具备作为位线使用的第4导电体，
所述多个第1支柱中至少1个电连接于所述第4导电体，
所述多个第2支柱并未电连接于所述第4导电体。
10.一种半导体存储器，具备：在第1方向排列的第1及第2区域；
活动区域，包含所述第1及第2区域各自的一部分；
非活动区域，包含所述第1及第2区域各自的一部分；
第1层叠体，设置在所述活动区域内，是包含交替层叠的第1绝缘体及第1导电体的层叠体，且在所述第2区域中所述第1导电体的各个包含不与上层的第1导电体重叠的阶梯部分；
多个第1支柱，分别在所述第1区域内贯通所述第1层叠体，且与所述第1导电体的交叉部分作为存储单元发挥功能；
第1配线层内的第1导电体的阶梯部分上的第1接点；
第2层叠体，设置在所述非活动区域内，是包含交替层叠的第2绝缘体及第2导电体的层叠体，且在所述第2区域中所述第2导电体的各个包含不与上层的第2导电体重叠的阶梯部分；以及
第2接点，在所述第2区域内，与层叠的所述第2导电体中的至少1个第2导电体相接；且
所述第1接点与所述第2接点分别设置为柱状，
与基板的表面平行的剖面中的所述第2接点的外径大于所述剖面中的所述第1接点的外径。
11.根据权利要求10所述的半导体存储器，其中，在所述第1导电体的上方还具备第3导电体，
所述第3导电体电连接于所述第1接点，
所述第2导电体以外的配线未电连接于所述第2接点。
12.根据权利要求11所述的半导体存储器，其中，在所述第2区域内，所述第1配线层内的第2导电体具有不与上层的第2导电体重叠的第1阶梯部分，不同于所述第1配线层的第2配线层内的第2导电体具有不与上层的第2导电体重叠的第2阶梯部分，不同于所述第1及第2配线层的第3配线层内的第2导电体具有不与上层的第2导电体重叠的第3阶梯部分，不同于所述第1至第3配线层的第4配线层内的第2导电体具有不与上层的第2导电体重叠的第4阶梯部分，
所述第1阶梯部分与所述第2阶梯部分在所述第1方向或与所述第1方向交叉的第2方向相邻，
所述第3阶梯部分与所述第4阶梯部分在所述第1方向或所述第2方向相邻，
所述第1阶梯部分与所述第3阶梯部分在所述第2方向或所述第1方向相邻，
所述第2阶梯部分与所述第4阶梯部分在所述第2方向或所述第1方向相邻，且
所述第2接点与所述第1至第4阶梯部分的各个相接。
13.根据权利要求10所述的半导体存储器，其中，在所述第2区域内，所述第1配线层内的第2导电体具有不与上层的第2导电体重叠的第1阶梯部分，不同于所述第1配线层的第2配线层内的第2导电体具有不与上层的第2导电体重叠的第2阶梯部分，不同于所述第1及第2配线层的第3配线层内的第2导电体具有不与上层的第2导电体重叠的第3阶梯部分，
所述第1至第3阶梯部分在所述第1方向或与所述第1方向交叉的第2方向上排列，
所述第2接点与所述第1至第3阶梯部分的各个相接。
14.根据权利要求10所述的半导体存储器，其中，在所述层叠体的层叠方向上，所述第1接点的上端位置与所述第2接点的上端位置大致相等。
15.根据权利要求10所述的半导体存储器，其中，所述第1接点与所述第2接点分别包含相同材料。
16.根据权利要求10所述的半导体存储器，其中，还具备分别在所述第1区域内贯通所述第2层叠体的多个第2支柱。
17.根据权利要求16所述的半导体存储器，其中，还具备作为位线使用的第4导电体，
所述多个第1支柱中至少1个电连接于所述第4导电体，
所述多个第2支柱未电连接于所述第4导电体。
18.一种半导体存储器的制造方法，具备以下步骤：
形成第1层叠体及第2层叠体，所述第1层叠体是包含交替层叠的第1导电体及第1绝缘体的层叠体，且所述第1导电体的各个在其端部区域具有不与上层的第1导电体重叠的阶梯部分，所述第2层叠体是包含交替层叠的第2导电体及第2绝缘体的层叠体，且所述第2导电体的各个在其端部区域具有不与上层的第2导电体重叠的阶梯部分；
形成第1孔及第2孔，所述第1孔使层叠的所述第1导电体中的第1配线层内的第1导电体的阶梯部分露出，所述第2孔使层叠的所述第2导电体中的所述第1配线层内的第2导电体的阶梯部分、及不同于所述第1配线层的第2配线层内的第2导电体的阶梯部分露出；
基于所述第2孔的形状、及在所述第2孔的底部露出的相邻的阶梯部分的交界部分，测定所述第2孔的叠加位移量；以及
在所述测定后，在所述第1孔的内部形成接点。
19.根据权利要求18所述的半导体存储器的制造方法，其中，与基板的表面平行的剖面中的所述第2孔的外径大于所述剖面中的所述第1孔的外径。
20.根据权利要求18所述的半导体存储器的制造方法，具备以下步骤：
形成所述第1层叠体及所述第2层叠体；
将第1牺牲构件与所述第1绝缘体交替层叠；
将第2牺牲构件与所述第2绝缘体交替层叠；
形成多个第1支柱，所述多个第1支柱分别包含电荷蓄积层且贯通所述第1牺牲构件及第1绝缘体；
多个第2支柱，所述多个第2支柱分别包含电荷蓄积层且贯通所述第2牺牲构件及第2绝缘体；以及
在形成所述多个第1支柱及所述多个第2支柱后，将所述第1牺牲构件与所述第2牺牲构件分别置换为所述第1导电体及所述第2导电体。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113345901A (zh) * 2020-03-02 2021-09-03 铠侠股份有限公司 半导体存储装置
CN113410240A (zh) * 2020-03-16 2021-09-17 铠侠股份有限公司 半导体存储装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150295A (ja) 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
KR20220048737A (ko) * 2020-10-13 2022-04-20 삼성전자주식회사 반도체 메모리 장치
JP2022147748A (ja) 2021-03-23 2022-10-06 キオクシア株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170263638A1 (en) * 2016-03-11 2017-09-14 Kabushiki Kaisha Toshiba Semiconductor memory device
CN107195632A (zh) * 2016-03-10 2017-09-22 东芝存储器株式会社 半导体装置及其制造方法
CN108055873A (zh) * 2016-01-13 2018-05-18 东芝存储器株式会社 半导体存储装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
US8569829B2 (en) * 2009-12-28 2013-10-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9953870B2 (en) * 2011-06-28 2018-04-24 Monolithic 3D Inc. 3D semiconductor device and system
JP2012174892A (ja) 2011-02-22 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
US9595533B2 (en) * 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
JP2015026674A (ja) * 2013-07-25 2015-02-05 株式会社東芝 不揮発性記憶装置およびその製造方法
KR20150139255A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US20160013129A1 (en) * 2014-07-14 2016-01-14 Kabushiki Kaisha Toshiba Semiconductor memory device
US9601370B2 (en) * 2014-09-12 2017-03-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
KR102275543B1 (ko) * 2014-10-27 2021-07-13 삼성전자주식회사 3차원 반도체 메모리 장치
KR102333478B1 (ko) * 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
US9589981B2 (en) 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9711528B2 (en) * 2015-10-06 2017-07-18 Kabushiki Kaisha Toshiba Semiconductor memory device
US9935124B2 (en) * 2015-11-25 2018-04-03 Sandisk Technologies Llc Split memory cells with unsplit select gates in a three-dimensional memory device
US9806088B2 (en) 2016-02-15 2017-10-31 Toshiba Memory Corporation Semiconductor memory device having memory cells arranged three-dimensionally and method of manufacturing the same
JP6515046B2 (ja) 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
US10157933B2 (en) * 2016-04-19 2018-12-18 Micron Technology, Inc. Integrated structures including material containing silicon, nitrogen, and at least one of carbon, oxygen, boron and phosphorus
US20180083018A1 (en) * 2016-09-19 2018-03-22 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
CN107958909B (zh) * 2016-10-17 2020-09-22 中芯国际集成电路制造(北京)有限公司 闪存器件及其制造方法
KR102650995B1 (ko) * 2016-11-03 2024-03-25 삼성전자주식회사 수직형 메모리 장치
KR102353929B1 (ko) * 2017-03-07 2022-01-21 삼성전자주식회사 반도체 장치
KR102332346B1 (ko) * 2017-04-10 2021-12-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102640174B1 (ko) 2018-07-17 2024-02-26 삼성전자주식회사 3차원 반도체 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108055873A (zh) * 2016-01-13 2018-05-18 东芝存储器株式会社 半导体存储装置
CN107195632A (zh) * 2016-03-10 2017-09-22 东芝存储器株式会社 半导体装置及其制造方法
US20170263638A1 (en) * 2016-03-11 2017-09-14 Kabushiki Kaisha Toshiba Semiconductor memory device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113345901A (zh) * 2020-03-02 2021-09-03 铠侠股份有限公司 半导体存储装置
CN113410240A (zh) * 2020-03-16 2021-09-17 铠侠股份有限公司 半导体存储装置
CN113410240B (zh) * 2020-03-16 2023-08-29 铠侠股份有限公司 半导体存储装置

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Publication number Publication date
TWI701803B (zh) 2020-08-11
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