TWI711161B - 半導體記憶裝置 - Google Patents

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TWI711161B
TWI711161B TW108128856A TW108128856A TWI711161B TW I711161 B TWI711161 B TW I711161B TW 108128856 A TW108128856 A TW 108128856A TW 108128856 A TW108128856 A TW 108128856A TW I711161 B TWI711161 B TW I711161B
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松本壮太
柴田潤一
西村貴仁
鷲田一博
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日商東芝記憶體股份有限公司
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Abstract

實施形態之半導體記憶裝置包含積層部、柱以及第1及第2接點。積層部設置於第1區域與第2區域，且包含複數個第1導電體層、複數個第2導電體層及第1絕緣體層。第1絕緣體層設置於最上層之第1導電體層與最下層之第2導電體層之間。柱於第1區域內貫通複數個第1導電體層、複數個第2導電體層及第1絕緣體層。第1接點於第2區域內連接於第1導電體層。第2接點於第2區域內連接於第2導電體層。上述第1區域內之上述第1絕緣體層之上述第1方向上之厚度，較上述第2區域內之上述第1絕緣體層之上述第1方向上之厚度厚。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為非揮發地記憶資料之半導體記憶裝置，已知有NAND型快閃記憶體。
實施形態提供一種能夠提高良率之半導體記憶裝置。
實施形態之半導體記憶裝置包含積層部、柱以及第1及第2接點。積層部設置於第1區域與第2區域，且包含複數個第1導電體層、複數個第2導電體層及第1絕緣體層。第1區域包含記憶胞。第2區域與第1區域不同。複數個第1導電體層於基板之上方相互於第1方向相隔而積層。複數個第2導電體層於複數個第1導電體層之上方相互於第1方向相隔而積層。第1絕緣體層設置於最上層之第1導電體層與最下層之第2導電體層之間。柱於第1區域內貫通複數個第1導電體層、複數個第2導電體層及第1絕緣體層。複數個第1接點於第2區域內分別連接於複數個第1導電體層。複數個第2接點於第2區域內分別連接於複數個第2導電體層。上述第1區域內之上述第1絕緣體層之上述第1方向上之厚度較上述第2區域內之上述第1絕緣體層之上述第1方向上之厚度厚。
1:半導體記憶裝置
2:記憶體控制器
10:記憶胞陣列
11:指令暫存器
12:位址暫存器
13:定序器
14:驅動器模組
15:列解碼器模組
16:感測放大器模組
20:半導體基板
21:導電體層
22:導電體層
23:導電體層
24:導電體層
25:導電體層
26:導電體層
30:芯構件
31:半導體層
32:隧道絕緣膜
33:絕緣膜
34:阻擋絕緣膜
35:半導體部
40:絕緣體層
41:導電體層
50:絕緣體層
51:絕緣體層
52:犧牲構件
53:絕緣體層
54:犧牲構件
55:絕緣體層
56:犧牲構件
57:絕緣體層
60:導電體層
61:絕緣體層
70:犧牲構件
ADD:位址資訊
BAd:區塊位址
BL:位元線
BL0~BLm:位元線
BLK0~BLKn:區塊
CA:胞區域
CAd:行位址
CC:接點
CMD:指令
CU:胞單元
DWL:虛設字元線
HA:引出區域
HM:硬質遮罩
JT:接合部
L0~L19:階差
LMH:記憶體孔
MP:記憶體柱
MPC:接點
MT0~MT15:記憶胞電晶體
NS:NAND串
PAd:頁位址
PR:遮罩
SGD0~SGD3:選擇閘極線
SGS:選擇閘極線
SL:源極線
SLP:傾斜區域
SLT:狹縫
ST1:選擇電晶體
ST2:選擇電晶體
STL:下層連接區域
STU:上層連接區域
SU:串單元
SU0~SU3:串單元
UMH:記憶體孔
WL0~WL15:字元線
圖1係表示第1實施形態之半導體記憶裝置之構成例之方塊圖。
圖2係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例的電路圖。
圖3係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例的俯視圖。
圖4係表示第1實施形態之半導體記憶裝置之胞區域中之記憶胞陣列之詳細之平面佈局之一例的俯視圖。
圖5係表示第1實施形態之半導體記憶裝置之胞區域中之記憶胞陣列之剖面構造之一例之沿著圖4之V-V線的剖視圖。
圖6係表示第1實施形態之半導體記憶裝置之引出區域中之記憶胞陣列之詳細之平面佈局之一例的俯視圖。
圖7係表示第1實施形態之半導體記憶裝置之引出區域中之記憶胞陣列之剖面構造之一例的剖視圖。
圖8係表示第1實施形態之半導體記憶裝置之製造方法之一例的流程圖。
圖9係表示第1實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的剖視圖。
圖10及圖11係表示第1實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的剖視圖。
圖12係表示第1實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的俯視圖。
圖13及圖14係表示第1實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的剖視圖。
圖15及圖16係表示第1實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的俯視圖。
圖17、圖18、圖19及圖20係表示第1實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的剖視圖。
圖21係表示第1實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的俯視圖。
圖22係表示第1實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的剖視圖。
圖23係表示第1實施形態之比較例中之記憶胞陣列之剖面構造之一例的剖視圖。
圖24係表示第2實施形態之半導體記憶裝置之引出區域中之記憶胞陣列之詳細之平面佈局之一例的俯視圖。
圖25係表示第2實施形態之半導體記憶裝置之引出區域中之記憶胞陣列之剖面構造之一例的剖視圖。
圖26係表示第2實施形態之半導體記憶裝置之製造方法之一例的流程圖。
圖27係表示第2實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的剖視圖。
圖28係表示第2實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的俯視圖。
圖29、圖30、圖31、圖32及圖33係表示第2實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的剖視圖。
圖34係表示第2實施形態之半導體記憶裝置之製造製程之一例之記憶 胞陣列的俯視圖。
圖35及圖36係表示第2實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的剖視圖。
圖37係表示第3實施形態之半導體記憶裝置之引出區域中之記憶胞陣列之詳細之平面佈局之一例的俯視圖。
圖38係表示第3實施形態之半導體記憶裝置之引出區域中之記憶胞陣列之剖面構造之一例的剖視圖。
圖39係表示第3實施形態之半導體記憶裝置之製造方法之一例的流程圖。
圖40係表示第3實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的剖視圖。
圖41係表示第3實施形態之半導體記憶裝置中之接觸孔之加工方法之一例的表格。
圖42係表示第3實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的剖視圖。
圖43係表示第4實施形態之半導體記憶裝置之引出區域中之記憶胞陣列之詳細之平面佈局之一例的俯視圖。
圖44係表示第4實施形態之半導體記憶裝置之引出區域中之記憶胞陣列之剖面構造之一例的剖視圖。
圖45及圖46係表示第4實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的俯視圖。
圖47係表示第4實施形態之半導體記憶裝置之製造製程之一例之記憶胞陣列的剖視圖。
圖48係表示第4實施形態之變化例之半導體記憶裝置之引出區域中之記憶胞陣列之詳細之平面佈局之一例的俯視圖。
圖49係表示第4實施形態之變化例之半導體記憶裝置之引出區域中之記憶胞陣列之剖面構造之一例的剖視圖。
以下，參照圖式對實施形態進行說明。各實施形態例示了用以使發明之技術性思想具體化之裝置或方法。圖式係模式性或概念性的圖，各圖式之尺寸及比率等未必與實物相同。本發明之技術思想並不藉由構成要素之形狀、構造、配置等而特定。
再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之字元之後之數字藉由包含相同之字元之參照符號而參照，且係為了將具有相同之構成之要素彼此加以區別而使用。於無須將由包含相同之字元之參照符號所示之要素相互加以區別之情形時，該等要素分別藉由僅包含字元之參照符號而參照。
[1]第1實施形態
以下，對第1實施形態之半導體記憶裝置1進行說明。
[1-1]半導體記憶裝置1之構成
[1-1-1]半導體記憶裝置1之整體構成
圖1係表示第1實施形態之半導體記憶裝置1之構成例。半導體記憶裝置1係能夠非揮發地記憶資料之NAND型快閃記憶體，藉由外部之記憶體控制器2而控制。半導體記憶裝置1與記憶體控制器2之間之通信例如支持NAND介面標準。
如圖1所示，半導體記憶裝置1例如具備記憶胞陣列10、指 令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15以及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0~BLKn(n為1以上之整數)。區塊BLK係能夠非揮發地記憶資料之複數個記憶胞之集合，例如用作資料之刪除單位。又，於記憶胞陣列10設置有複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。關於記憶胞陣列10之詳細之構成將於下文敍述。
指令暫存器11保存半導體記憶裝置1自記憶體控制器2接收之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、刪除動作等之命令。
位址暫存器12保存半導體記憶裝置1自記憶體控制器2接收之位址資訊ADD。位址資訊ADD例如包含區塊位址BAd、頁位址PAd及行位址CAd。例如，區塊位址BAd、頁位址PAd及行位址CAd分別用於區塊BLK、字元線及位元線之選擇。
定序器13對半導體記憶裝置1整體之動作進行控制。例如，定序器13基於保存於指令暫存器11之指令CMD對驅動器模組14、列解碼器模組15及感測放大器模組16等進行控制，執行讀出動作、寫入動作、刪除動作等。
驅動器模組14產生讀出動作、寫入動作、刪除動作等所使用之電壓。而且，驅動器模組14例如基於保存於位址暫存器12之頁位址PAd，對與已選擇之字元線對應之信號線施加已產生之電壓。
列解碼器模組15基於保存於位址暫存器12之區塊位址BAd，選擇所對應之記憶胞陣列10內之1個區塊BLK。而且，列解碼器模 組15例如將施加至與已選擇之字元線對應之信號線之電壓傳送至已選擇之區塊BLK內之已選擇之字元線。
感測放大器模組16於寫入動作中，根據自記憶體控制器2接收之寫入資料DAT，對各位元線施加所期望之電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓判定記憶於記憶胞之資料，將判定結果作為讀出資料DAT傳送至記憶體控制器2。
以上所說明之半導體記憶裝置1及記憶體控制器2亦可藉由其等之組合而構成1個半導體裝置。作為此種半導體裝置，例如可列舉如SD(Secure Digital，安全數位)TM卡般之記憶卡或SSD(solid state drive，固態驅動器)等。
[1-1-2]記憶胞陣列10之電路構成
圖2係將記憶胞陣列10中所包含之複數個區塊BLK中1個區塊BLK抽出表示第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成之一例。如圖2所示，區塊BLK例如包含4個串單元SU0~SU3。
各串單元SU包含與位元線BL0~BLm(m為1以上之整數)分別建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0~MT15以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷儲存層，且非揮發地保存資料。選擇電晶體ST1及ST2之各者用以各種動作時之串單元SU之選擇。
於各NAND串NS中，記憶胞電晶體MT0~MT15串聯連接。選擇電晶體ST1之汲極連接於被建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0~MT15之一端。選擇電晶 體ST2之汲極連接於串聯連接之記憶胞電晶體MT0~MT15之另一端。選擇電晶體ST2之源極連接於源極線SL。
於同一之區塊BLK中，記憶胞電晶體MT0~MT15之控制閘極分別共通連接於字元線WL0~WL15。串單元SU0~SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
於以上所說明之記憶胞陣列10之電路構成中，字元線WL0~WL7與下述記憶體孔LMH對應，字元線WL8~WL15與下述記憶體孔UMH對應。位元線BL於各串單元SU由分配有同一之行位址之NAND串NS共有。源極線SL例如於複數個區塊BLK間共有。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如稱為胞單元CU。例如，將包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU根據記憶胞電晶體MT所記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可分別設計為任意之個數。各區塊BLK所包含之串單元SU之個數可設計為任意之個數。
又，亦可於字元線WL7及WL8間設置有1條以上之虛設字元線。於設置有虛設字元線之情形時，於各NAND串NS之記憶胞電晶體MT7及MT8間，與虛設字元線之條數對應地設置有虛設電晶體。虛設電晶體係具有與記憶胞電晶體MT相同之構造，且不使用於資料之記憶之電 晶體。
[1-1-3]記憶胞陣列10之構造
以下，對第1實施形態中之記憶胞陣列10之構造之一例進行說明。
再者，於以下將參照之圖式中，X方向與字元線WL之延伸方向對應，Y方向與位元線BL之延伸方向對應，Z方向與相對於形成有半導體記憶裝置1之半導體基板20之表面之鉛直方向對應。於俯視圖中，為了容易觀察圖而適當附加有影線。附加於俯視圖之影線未必與附加有影線之構成要素之素材或特性關聯。於剖視圖中，為了容易觀察圖而將絕緣層(層間絕緣膜)、配線、接點等構成要素適當省略。
圖3係第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之平面佈局之一例，且將包含與1個區塊BLK(即，串單元SU0~SU3)對應之構造體之區域抽出表示。如圖3所示，記憶胞陣列10包含複數個狹縫SLT。
複數個狹縫SLT分別於X方向延伸，且排列於Y方向。狹縫SLT包含絕緣體，例如將與字元線WL對應之配線層、與選擇閘極線SGD對應之配線層及與選擇閘極線SGS對應之配線層之各者分斷。於本例中，藉由狹縫SLT而分隔之區域與1個串單元SU對應。即，分別於X方向延伸之串單元SU0~SU3排列於Y方向。於記憶胞陣列10，例如圖3所示之佈局於Y方向重複配置。
以上所說明之記憶胞陣列10之平面佈局於X方向上被分割為胞區域CA與引出區域HA。胞區域CA係形成有NAND串NS之區域。引出區域HA係形成有用以將連接於NAND串NS之字元線WL以及選擇閘極 線SGS及SGD與列解碼器模組15之間電性地連接之接點之區域。以下，對記憶胞陣列10之胞區域CA中之詳細之構造與引出區域HA中之詳細之構造依次進行說明。
(記憶胞陣列10之胞區域CA中之構造)
圖4係表示第1實施形態之半導體記憶裝置1之胞區域CA中之記憶胞陣列10之詳細之平面佈局的一例。如圖4所示，於胞區域CA中記憶胞陣列10包含複數個記憶體柱MP及複數條位元線BL。
複數個記憶體柱MP於相鄰之狹縫SLT間之區域中，例如配置為4行鋸齒狀。再者，相鄰之狹縫SLT間之記憶體柱MP之個數及配置並不限定於此，可適當變更。記憶體柱MP之各者例如作為1個NAND串NS發揮功能。
複數條位元線BL分別於Y方向延伸，且排列於X方向。各位元線BL以針對每個串單元SU至少與1個記憶體柱MP重疊之方式配置。於本例中，與各記憶體柱MP重疊而配置有2條位元線BL。於與記憶體柱MP重疊之複數條位元線BL中之1條位元線BL與該記憶體柱MP之間設置有接點MPC。各記憶體柱MP經由接點MPC而與所對應之位元線BL電性地連接。
圖5係沿著圖4之V-V線之剖視圖，表示了第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之胞區域CA中之剖面構造的一例。如圖5所示，記憶胞陣列10進而包含導電體層21~26。導電體層21~26設置於半導體基板20之上方。
具體而言，於半導體基板20之上方，介隔絕緣體層設置有導電體層21。雖然省略圖示，但於半導體基板20與導電體層21之間之絕 緣體層，例如設置有感測放大器模組16等電路。導電體層21例如形成為沿著XY平面擴展之板狀，且用作源極線SL。導電體層21例如包含矽(Si)。
於導電體層21之上方，介隔絕緣體層設置有導電體層22。導電體層22例如形成為沿著XY平面擴展之板狀，且用作選擇閘極線SGS。導電體層22例如包含鎢(W)。
於導電體層22之上方，絕緣體層與導電體層23交替地積層。導電體層23例如形成為沿著XY平面擴展之板狀。例如，積層之複數個導電體層23自半導體基板20側起依次用作字元線WL0~WL7。導電體層23例如包含鎢。
於最上層之導電體層23之上方，絕緣體層與導電體層24交替地積層。導電體層24例如形成為沿著XY平面擴展之板狀。例如，積層之複數個導電體層24自半導體基板20側起依次分別用作字元線WL8~WL15。導電體層24例如包含鎢。
再者，最上層之導電體層23與最下層之導電體層24之間之絕緣體層之厚度，較相鄰之導電體層23間之絕緣體層之厚度厚，且較相鄰之導電體層24間之絕緣體層之厚度厚。換言之，最上層之導電體層23與最下層之導電體層24之Z方向上之間隔，大於相鄰之導電體層23間之Z方向上之間隔，且大於相鄰之導電體層24間之Z方向上之間隔。
於最上層之導電體層24之上方，介隔絕緣體層設置有導電體層25。導電體層25例如形成為沿著XY平面擴展之板狀，用作選擇閘極線SGD。導電體層25例如包含鎢。
於導電體層25之上方，介隔絕緣體層設置有導電體層26。 導電體層26例如形成為沿著Y方向延伸之線狀，用作位元線BL。即，於未圖示之區域中複數個導電體層26沿著X方向排列。導電體層26例如包含銅(Cu)。
記憶體柱MP沿著Z方向延伸而設置，且貫通導電體層22~25。又，記憶體柱MP之各者具有形成於下層之記憶體孔LMH內之第1部分、形成於上層之記憶體孔UMH內之第2部分及第1部分與第2部分之間之接合部JT。
具體而言，與記憶體孔LMH對應之第1部分貫通導電體層22及23，底部接觸於導電體層21。與記憶體孔UMH對應之第2部分設置於與記憶體孔LMH對應之第1部分之上方，貫通導電體層24及25。接合部JT包含於最上層之導電體層23與最下層之導電體層24之間之層，且將記憶體柱MP之第1部分與第2部分連結。於記憶體柱MP中，接合部JT之外徑大於第1部分之上端之外徑，且大於第2部分之下端之外徑。
又，記憶體柱MP例如包含芯構件30、半導體層31、隧道絕緣膜32、絕緣膜33、阻擋絕緣膜34及半導體部35。例如，芯構件30、半導體層31、隧道絕緣膜32、絕緣膜33及阻擋絕緣膜34連續地設置於記憶體柱MP之第1部分與第2部分之間。
具體而言，芯構件30沿著Z方向延伸而設置。例如，芯構件30之上端包含於較設置有導電體層25之層靠上層，芯構件30之下端包含於設置有導電體層21之層內。芯構件30例如包含氧化矽(SiO2)等絕緣體。
半導體層31例如具有覆蓋芯構件30之側面及底面之部分及於芯構件30之底部中於Z方向延伸之柱狀部。例如半導體層31之柱狀部之 底部接觸於導電體層21。半導體層31例如包含矽。
隧道絕緣膜32將設置有半導體層31之柱狀部之部分除外，覆蓋半導體層31之側面及底面。絕緣膜33覆蓋隧道絕緣膜32之側面及底面。阻擋絕緣膜34覆蓋絕緣膜33之側面及底面。隧道絕緣膜32及阻擋絕緣膜34之各者例如包含氧化矽。絕緣膜33例如包含氮化矽(SiN)。
半導體部35包含於較導電體層25靠上層，例如側面與半導體層31之內壁相接，底面與芯構件30相接。半導體部35與半導體層31之間電性地連接。半導體部35例如由與半導體層31相同之材料設置。
於記憶體柱MP內之半導體層31及半導體部35之上表面，設置有柱狀之接點MPC。於圖示之區域，顯示了2條記憶體柱MP中與1條記憶體柱MP對應之接點MPC。於在該區域中未連接接點MPC之記憶體柱MP，於未圖示之區域中連接有接點MPC。於接點MPC之上表面，接觸有1個導電體層26，即1條位元線BL。於1條位元線BL，於由狹縫SLT分隔之空間之各者中，連接有1個接點MPC。
狹縫SLT例如形成為沿著XZ平面擴展之板狀，且將導電體層22~25分斷。狹縫SLT之上端包含於導電體層25與導電體層26之間之層。狹縫SLT之下端例如包含於設置有導電體層21之層。狹縫SLT例如包含氧化矽等絕緣體。
於以上所說明之記憶體柱MP之構造中，記憶體柱MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層23交叉之部分及記憶體柱MP與導電體層24交叉之部分之各者作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層25交叉之部分作為選擇電晶體ST1發揮功能。
即，半導體層31用作記憶胞電晶體MT以及選擇電晶體ST1及ST2之各者之通道。絕緣膜33用作記憶胞電晶體MT之電荷儲存層。藉此，記憶體柱MP之各者可作為1個NAND串NS發揮功能。
(記憶胞陣列10之引出區域HA中之構造)
圖6係第1實施形態之半導體記憶裝置1之引出區域HA中之記憶胞陣列10之詳細之平面佈局的一例，且將與1個串單元SU對應之區域抽出表示。如圖6所示，於引出區域HA中記憶胞陣列10之平面佈局例如沿著X方向被分割為下層連接區域STL、上層連接區域STU及傾斜區域SLP。又，於引出區域HA中記憶胞陣列10包含複數個接點CC。
下層連接區域STL係設置有用以將記憶體孔LMH所貫通之導電體層22及23與列解碼器模組15之間連接之接點CC之區域。具體而言，下層連接區域STL包含階差(Level)L0~L9。階差L1~L9於階差L0之X方向上之兩側之各者階梯狀地設置。階差L1與選擇閘極線SGS對應。階差L2~L9分別與字元線WL0~WL7對應。
上層連接區域STU係設置有用以將記憶體孔UMH所貫通之導電體層24及25與列解碼器模組15之間連接之接點CC之區域。具體而言，上層連接區域STU包含階差L10~L19。階差L11~L19於階差L10之X方向上之兩側之各者階梯狀地設置。階差L10之高度例如與下層連接區域STL中之階差L9相同。階差L11~L18分別與字元線WL8~WL15對應。階差L19與選擇閘極線SGD對應。
傾斜區域SLP配置於下層連接區域STL及上層連接區域STU與胞區域CA之間。換言之，傾斜區域SLP位於引出區域HA中之胞區域CA之附近。於第1實施形態之半導體記憶裝置1中，於上層連接區域 STU內連接有接點CC之配線層具有於傾斜區域SLP中彎曲之構造(傾斜構造)。
複數個接點CC分別與於下層連接區域STL內設置於胞區域CA側之階差L1~L9及於上層連接區域STU內設置於胞區域CA側之階差L11~L19對應地設置。即，選擇閘極線SGS電性地連接於與階差L1對應之接點CC。字元線WL0~WL7分別電性地連接於與階差L2~L9對應之接點CC。字元線WL8~WL15分別電性地連接於與階差L11~L18對應之接點CC。選擇閘極線SGD電性地連接於與階差L19對應之接點CC。
圖7係表示第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA中之剖面構造的一例。再者，於包含以下之說明中之引出區域HA之剖視圖中，將記憶體柱MP之構造簡化表示。如圖7所示，於引出區域HA中記憶胞陣列10具有使用圖6所說明之階梯構造及傾斜構造。又，記憶胞陣列10進而包含絕緣體層40及導電體層41。
與選擇閘極線SGS、字元線WL0~WL15及選擇閘極線SGD分別對應之複數個導電體層之各者之端部自胞區域CA朝向引出區域HA引出。而且，與選擇閘極線SGS、字元線WL0~WL15及選擇閘極線SGD分別對應之複數個導電體層之各者具有不與上層之導電體層重疊之平台部分。例如，導電體層22及23之各者之平台部分包含於下層連接區域STL。導電體層24及25之各者之平台部分包含於上層連接區域STU。
再者，圖7所示之複數個平台部分分別與圖6所示之階差L1~L9及L11~L19對應。具體而言，導電體層22之平台部分與階差L1對應。8層之導電體層23之各者之平台部分分別與階差L2~L9對應。8層之導電體層24之各者之平台部分分別與階差L11~L18對應。導電體層25之平台 部分與階差L19對應。
絕緣體層40設置於最上層之導電體層23與最下層之導電體層24之間。於傾斜區域SLP中絕緣體層40之厚度自胞區域CA朝向引出區域HA變薄。因此，胞區域CA中之絕緣體層40之厚度較上層連接區域STU中之絕緣體層40厚。上層連接區域STU中之絕緣體層40之厚度與設置於相鄰之導電體層23間之絕緣體層之厚度大致相等，與設置於相鄰之導電體層24間之絕緣體層之厚度大致相等。
於傾斜區域SLP中，與上層連接區域STU對應之導電體層24及25之各者沿著絕緣體層40之厚度變化之部分設置。導電體層24及25之各者之厚度於胞區域CA及引出區域HA內大致固定地設置。因此，於傾斜區域SLP中導電體層24及25之各者具有彎曲之部分(傾斜構造)。換言之，於傾斜區域SLP中絕緣體層40具有其上表面傾斜之部分，導電體層24及25之各者具有沿著絕緣體層40之傾斜之上表面部分傾斜之部分。
於導電體層22~25之各者之平台部分上，設置有柱狀之接點CC。於各接點CC上，設置有導電體層41。各導電體層41例如設置於較導電體層26靠上層，經由未圖示之區域電性地連接於列解碼器模組15。即，導電體層22~25之各者經由所對應之接點CC及導電體層41電性地連接於列解碼器模組15。
如以上所述，於引出區域HA中記憶胞陣列10於下層連接區域STL與上層連接區域STU之各者中具有凹狀之階梯構造。下層連接區域STL中所包含之接點CC連接於自胞區域CA內之導電體層22或23連續之導電體層22或23之端部。上層連接區域STU中所包含之接點CC連接於自胞區域CA內之導電體層24或25連續之導電體層24或25之端部。
於下層連接區域STL與上層連接區域STU之各者，例如包含未連接接點CC之階梯部分。例如，於連接於最上層之導電體層23之接點CC與連接於最下層之導電體層24之接點CC之間之區域，與導電體層24及25絕緣且設置於與導電體層24及25分別相同之層之複數個導電體層階梯狀地設置。
再者，以上所說明之記憶胞陣列10之構造只不過為一例，記憶胞陣列10亦可具有其他構造。例如，導電體層23及24之個數基於字元線WL之條數設計。於選擇閘極線SGS，亦可分配設置為複數層之複數個導電體層22。於選擇閘極線SGS設置為複數層之情形時，亦可於不同之配線層使用不同之導電體。亦可於與選擇閘極線SGD對應之導電體層25，分配設置為複數層之複數個導電體層25。
[1-2]半導體記憶裝置1之製造方法
以下，適當參照圖8，對第1實施形態之半導體記憶裝置1中之與和字元線WL對應之積層構造之形成相關之一系列之製造製程的一例進行說明。圖8係表示第1實施形態之半導體記憶裝置1之製造方法之一例的流程圖。圖9~圖22之各者係表示第1實施形態之半導體記憶裝置1之製造製程中之包含與記憶胞陣列10對應之構造體之剖面構造或平面佈局之一例。再者，於以下將參照之各製造製程之俯視圖表示與圖6對應之區域，於剖視圖表示與圖7對應之區域。
首先，執行步驟S101之處理，如圖9所示積層下層之犧牲構件。下層之犧牲構件係藉由其後之製程而與記憶體孔LMH所貫通之積層配線對應。於本製程中，首先，於半導體基板20上，將絕緣體層50及導電體層21依次積層。雖然省略圖示，但於絕緣體層50內，形成有與感 測放大器模組16等對應之電路。然後，於導電體層21上將絕緣體層51及犧牲構件52交替地積層，於最上層之犧牲構件52上形成絕緣體層53。
導電體層21用作源極線SL。導電體層21例如包含矽(Si)。絕緣體層51及53之各者例如包含氧化矽(SiO2)。例如，形成有犧牲構件52之層數與記憶體孔LMH所貫通之選擇閘極線SGS及字元線WL之條數對應。犧牲構件52例如包含氮化矽(SiN)。
其次，執行步驟S102之處理，如圖10所示形成記憶體孔LMH。具體而言，首先，藉由光微影等，形成與記憶體孔LMH對應之區域開口之遮罩。然後，藉由使用所形成之遮罩之各向異性蝕刻，形成記憶體孔LMH。於俯視時，所形成之複數個記憶體孔LMH例如鋸齒狀地配置。
本製程中所形成之記憶體孔LMH貫通絕緣體層51及53以及犧牲構件52之各者，記憶體孔LMH之底部例如於導電體層21內停止。本製程中之各向異性蝕刻例如為RIE(Reactive Ion Etching，反應式離子蝕刻)。
其次，執行步驟S103之處理，如圖11所示執行接合部JT之加工與犧牲構件54之填埋。具體而言，首先，於記憶體孔LMH內，以填埋至最上層之絕緣體層51之高度為止之方式形成犧牲構件54。然後，例如藉由濕式蝕刻而將絕緣體層53各向同性地蝕刻，以記憶體孔LMH上部之直徑變大之方式加工。
藉此，於記憶體孔LMH上部，形成與接合部JT對應之開口部。再者，於以下之製造製程之說明中，為了簡化說明，設為記憶體孔LMH包含接合部JT。然後，於與接合部JT對應之開口部填埋犧牲構件 54。其結果，形成記憶體孔LMH內藉由犧牲構件54而填埋之構造。
其次，執行步驟S104之處理，如圖12及圖13所示將引出區域HA之絕緣體層53去除。具體而言，首先，藉由光微影等，形成覆蓋胞區域CA與引出區域HA內之傾斜區域SLP之一部分之遮罩PR。遮罩PR例如為光阻。
然後，執行使用所形成之遮罩PR之各向同性蝕刻。於是，於引出區域HA中，將設置於下層連接區域STL及上層連接區域STU之絕緣體層53去除。另一方面，於傾斜區域SLP中，伴隨蝕刻之進展而將遮罩PR之端部之下部中之絕緣體層53之一部分去除，於絕緣體層53形成傾斜部TP。本製程中所使用之遮罩PR係於絕緣體層53之加工完成之後去除。
其次，執行步驟S105之處理，如圖14所示積層上層之犧牲構件。上層之犧牲構件係藉由其後之製程而與記憶體孔UMH所貫通之積層配線對應。於本製程中，於最上層之犧牲構件52及絕緣體層53之露出之部分之上將絕緣體層55及犧牲構件56交替地積層，於最上層之犧牲構件56上形成絕緣體層57。其結果，於傾斜區域SLP中，形成為已積層之絕緣體層55及57以及犧牲構件56沿著絕緣體層53之傾斜部TP傾斜之構造。
絕緣體層55及57之各者例如包含氧化矽。例如，形成犧牲構件56之層數與記憶體孔UMH所貫通之選擇閘極線SGD及字元線WL之條數對應。犧牲構件56由與犧牲構件52相同之材料形成，例如包含氮化矽。本製程中所形成之最下層之絕緣體層55與絕緣體層53之組與使用圖7所說明之絕緣體層40對應。
其次，執行步驟S106之處理，如圖15所示執行上層之階梯加工。具體而言，首先，藉由光微影等，形成與圖6中之階差L0及L10對 應之區域分別開口之遮罩PR。然後，藉由各向異性蝕刻將絕緣體層57與犧牲構件56之組加工1段量，如圖15(1)所示於遮罩PR之開口部分形成階差L18(第1段加工)。
然後，以與圖6中之階差L1及L11對應之區域分別露出之方式執行遮罩PR之細化處理。接著，藉由各向異性蝕刻將絕緣體層55或57與犧牲構件56之組加工1段量，如圖15(2)所示於遮罩PR之開口部分形成階差L17及L18(第2段加工)。
然後，以與圖6中之階差L2及L12對應之區域分別露出之方式執行遮罩PR之細化處理。接著，藉由各向異性蝕刻將絕緣體層55或57與犧牲構件56之組加工1段量，如圖15(3)所示於遮罩PR之開口部分形成階差L16、L17及L18(第3段加工)。
以後亦同樣地，將遮罩PR之細化處理與各向異性蝕刻之組重複執行直至形成階差L10為止。然後，本製程中所使用之遮罩PR係於上層之階梯加工完成之後去除。藉此，如圖16及圖17所示，形成階差L10~L19。更具體而言，階差L11~L19於下層連接區域STL與上層連接區域STU之各者中，於階差L10之X方向上之兩側之各者階梯狀地設置。
其次，執行步驟S107之處理，如圖18所示執行下層之階梯加工。具體而言，首先，藉由光微影等，形成下層連接區域STL開口之遮罩PR，接著執行各向異性蝕刻。於本製程中，於下層連接區域STL中，於加工前形成有階差L10之部分執行蝕刻直至到達至階差L0為止。藉此，形成階差L0~L9。更具體而言，階差L1~L9於下層連接區域STL中，於階差L0之X方向上之兩側之各者階梯狀地設置。本製程中所使用之遮罩PR係於下層之階梯加工完成之後去除。
其次，執行步驟S108之處理，如圖19所示形成記憶體孔UMH。具體而言，首先，形成絕緣體層58，將形成於下層連接區域STL與上層連接區域STU之各者之階梯部分藉由絕緣體層58填埋。然後，例如藉由CMP(Chemical Mechanical Polishing，化學機械拋光)，使絕緣體層58之上表面平坦化。
然後，藉由光微影等，形成與記憶體孔UMH對應之區域開口之遮罩。然後，藉由使用所形成之遮罩之各向異性蝕刻，形成記憶體孔UMH。於俯視時，所形成之複數個記憶體孔UMH分別與複數個記憶體孔LMH重疊。即，藉由本製程，形成於記憶體孔LMH內之犧牲構件54於記憶體孔UMH之底部露出。
其次，執行步驟S109之處理，如圖20所示形成記憶體柱MP。具體而言，首先，經由記憶體孔UMH，將記憶體孔LMH內之犧牲構件54去除。藉此，形成開口為記憶體柱MP之形狀之記憶體孔。然後，於記憶體孔之側面及底面與絕緣體層58之上表面，依次形成阻擋絕緣膜34、絕緣膜33及隧道絕緣膜32。
然後，於將記憶體孔底部之阻擋絕緣膜34、絕緣膜33及隧道絕緣膜32去除之後，依次形成半導體層31及芯構件30，將記憶體孔內藉由芯構件30填埋。然後，將形成於記憶體孔上部之芯構件30之一部分去除，於其空間填埋半導體材料(半導體部35)。然後，將殘存於較絕緣體層58靠上層之阻擋絕緣膜34、絕緣膜33、隧道絕緣膜32、半導體層31及半導體材料去除。
藉此，於記憶體孔內形成與記憶體柱MP對應之構造體。於形成記憶體柱MP之後，於記憶體柱MP之上表面及絕緣體層58上，例如 形成絕緣體層59。絕緣體層59例如包含氧化矽。
其次，執行步驟S110之處理，如圖21及圖22所示執行積層配線之置換處理。具體而言，首先，藉由光微影等，形成與狹縫SLT對應之區域開口之遮罩。然後，藉由使用所形成之遮罩之各向異性蝕刻，形成狹縫SLT。本製程中所形成之狹縫SLT將絕緣體層51、53、55、57、58及59以及犧牲構件52及56之各者分斷，狹縫SLT之底部例如於設置有導電體層21之層內停止。再者，狹縫SLT之底部只要至少到達至形成有導電體層21之層即可。本製程中之各向異性蝕刻例如為RIE。
然後，例如藉由利用熱磷酸之濕式蝕刻，將犧牲構件52及56選擇性地去除。將犧牲構件52及56去除之構造體藉由複數個記憶體柱MP等維持其立體構造。然後，經由狹縫SLT，於將犧牲構件52及56去除之空間填埋導電體。本製程中之導電體之形成例如使用CVD。然後，藉由回蝕處理，將形成於狹縫SLT內部與絕緣體層59之上表面之導電體去除。於本製程中，只要至少於狹縫SLT內形成於相鄰之配線層之導電體分離即可。
藉此，分別形成與選擇閘極線SGS對應之導電體層22、與字元線WL0~WL7分別對應之複數個導電體層23、與字元線WL8~WL15分別對應之複數個導電體層24及與選擇閘極線SGD對應之導電體層25。本製程中所形成之導電體層22~25亦可包含障壁金屬。於該情形時，於犧牲構件52及56之去除後之導電體之形成中，例如於作為障壁金屬成膜氮化鈦之後，形成鎢。本製程中所使用之狹縫SLT於形成有積層配線之後藉由絕緣體填埋。
藉由以上所說明之第1實施形態之半導體記憶裝置1之製造 製程，形成記憶體柱MP、連接於記憶體柱MP源極線SL、字元線WL以及選擇閘極線SGS及SGD之各者。然後，藉由其後之製造製程，使用藉由上述製造製程而形成之階差L1~L9及L11~L19，形成分別連接於字元線WL以及選擇閘極線SGS及SGD之複數個接點CC。再者，以上所說明之製造製程只不過為一例，亦可於各製造製程之間插入其他處理，亦可將製造製程之順序於不產生問題之範圍內替換。
[1-3]第1實施形態之效果
根據以上所說明之第1實施形態之半導體記憶裝置1，可抑制接點CC起因之不良，可提高良率。以下，對第1實施形態之半導體記憶裝置1之詳細之效果進行說明。
於記憶胞三維地積層而成之半導體記憶裝置中，例如將用作字元線WL之板狀之配線積層，於貫通該積層配線之記憶體柱內，形成用以作為記憶胞電晶體MT發揮功能之構造體。所積層之字元線WL例如於端部中階梯狀地引出，於該階梯狀之區域設置有用以與列解碼器模組電性地連接之接點。
又，於記憶胞三維地積層而成之半導體記憶裝置中，存在隨著字元線WL之積層數增加，而於Z方向形成2根以上之柱連結之記憶體柱之情形。而且，於柱連結之部分中，可形成較於其他部分相鄰之配線層間之層間絕緣膜厚之層間絕緣膜。將此種半導體記憶裝置中之引出區域HA之剖面構造之一例示於圖23。圖23係第1實施形態之比較例中之記憶胞陣列10之剖面構造之一例，表示與第1實施形態中所說明之圖7對應之區域。
如圖23所示，第1實施形態之比較例中之記憶胞陣列10之 構造相對於第1實施形態中所說明之記憶胞陣列10之構造，將傾斜區域SLP省略，最上層之導電體層23與最下層之導電體層24之間之構造不同。具體而言，於第1實施形態之比較例中之記憶胞陣列10中，於最上層之導電體層23與最下層之導電體層24之間設置有絕緣體層42。而且，絕緣體層42自胞區域CA遍及引出區域HA內之上層連接區域STU以大致均勻之厚度設置。
即，於第1實施形態之比較例中之記憶胞陣列10中，於上層連接區域STU中，最上層之導電體層23與最下層之導電體層24之間之絕緣體層42之厚度較相鄰之導電體層23間之絕緣體層之厚度厚，且較相鄰之導電體層24間之絕緣體層之厚度厚。換言之，於第1實施形態之比較例中之記憶胞陣列10中，於引出區域HA中包含絕緣體層之間隔不同之部分。
因此，於第1實施形態之比較例中之記憶胞陣列10之構造中，如第1實施形態中所說明之步驟S106及S107般，於將凹狀之階梯構造形成於上層連接區域STU與下層連接區域STL之各者之後將下層連接區域STL中之凹狀之階梯構造一起加工至下層為止之情形時，會產生由絕緣體層42之影響所致之蝕刻不均。即，於第1實施形態之比較例中之記憶胞陣列10之構造中，會產生由下層連接區域STL中之階梯構造不均所致之接點CC之不良。
相對於此，第1實施形態之半導體記憶裝置1於記憶胞陣列10之引出區域HA具有傾斜區域SLP。而且，與上層連接區域STU對應之最下層之導電體層24於傾斜區域SLP中傾斜，於上層連接區域STU中經由最上層之導電體層23與絕緣體層40而相鄰。即，於第1實施形態中之記憶 胞陣列10中，引出區域HA中之積層配線之端部中之絕緣體層之間隔大致均等地設置。
藉此，於第1實施形態之半導體記憶裝置1之製造方法中，如步驟S106及S107般，於將凹狀之階梯構造形成於上層連接區域STU與下層連接區域STL之各者之後將下層連接區域STL中之凹狀之階梯構造一起加工至下層為止之情形時，抑制由絕緣體層40之影響所致之蝕刻不均。
其結果，於第1實施形態之半導體記憶裝置1之製造方法中，可抑制由下層連接區域STL中之階梯構造不均所致之接點CC之不良。即，第1實施形態之半導體記憶裝置1可抑制接點CC起因之不良，可提高良率。
[2]第2實施形態
於第2實施形態之半導體記憶裝置1中，相對於第1實施形態之半導體記憶裝置1，於引出區域HA中與接合部JT對應之層追加虛設字元線。以下，關於第2實施形態之半導體記憶裝置1對與第1實施形態不同之方面進行說明。
[2-1]記憶胞陣列10之構造
圖24係表示第2實施形態之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA中之平面佈局的一例。如圖24所示，第2實施形態中之引出區域HA內之記憶胞陣列10之平面佈局相對於第1實施形態中使用圖6所說明之記憶胞陣列10之平面佈局，上層連接區域STU中之階差之數量不同。
具體而言，第2實施形態中之上層連接區域STU包含階差L10~L20。階差L11~L20於階差L10之X方向上之兩側之各者階梯狀地設 置。階差L10之高度例如與下層連接區域STL中之階差L9相同。階差L11與虛設字元線DWL對應。該虛設字元線DWL為不連接於NAND串NS之配線。階差L12~L19分別與字元線WL8~WL15對應。階差L20與選擇閘極線SGD對應。
複數個接點CC例如於上層連接區域STU內與設置於胞區域CA側之階差L12~L20對應地設置。即，於第2實施形態中，字元線WL8~WL15分別電性地連接於與階差L12~L19對應之接點CC。選擇閘極線SGD電性地連接於與階差L20對應之接點CC。再者，於第2實施形態中之虛設字元線DWL可連接有接點CC，亦可不連接接點CC。
圖25係表示第2實施形態之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA中之剖面構造的一例。如圖25所示，第2實施形態中之引出區域HA內之記憶胞陣列10之構造相對於第1實施形態中使用圖7所說明之記憶胞陣列10之構造，自接合部JT起上方之積層配線之構造不同。具體而言，第2實施形態中之記憶胞陣列10於引出區域HA中包含導電體層60，於胞區域中包含絕緣體層61。
導電體層60與虛設字元線DWL對應。導電體層60於上層連接區域STU中，設置於最上層之導電體層23與最下層之導電體層24之間，最上層之導電體層23與最下層之導電體層24之各者藉由絕緣體層而分離。而且，導電體層60於傾斜區域SLP中斷開。導電體層60之厚度設計為與導電體層23及24之各者之厚度大致相等。又，隔著導電體層60之絕緣體層之各者之厚度設計為與相鄰之導電體層23間之絕緣體層之厚度大致相等，且與相鄰之導電體層24間之絕緣體層之厚度大致相等。
絕緣體層61於胞區域CA中，設置於最上層之導電體層23 與最下層之導電體層24之間，例如與最上層之導電體層23與最下層之導電體層24之各者接觸。而且，絕緣體層61於傾斜區域SLP中斷開，斷開之絕緣體層61之側面與導電體層60之端部之側面及隔著導電體層60之絕緣體層之端部之側面接觸。又，絕緣體層61之厚度較隔著導電體層60之絕緣體層之各者之厚度厚，且較隔著導電體層60之絕緣體層之合計厚度厚，進而絕緣體層61之上表面與導電體層60上之絕緣體層之上表面對齊。因此，於第2實施形態中之記憶胞陣列10中，最上層之導電體層23與最下層之導電體層24之Z方向上之間隔於胞區域CA與引出區域HA之上層連接區域STU相互大致相同。換言之，於第2實施形態中，於傾斜區域SLP中，不具有導電體層24及25彎曲之部分(傾斜部分)。
於第2實施形態中，與虛設字元線DWL、字元線WL8~WL15及選擇閘極線SGD分別對應之複數個導電體層之各者於上層連接區域STU中，具有不與上層之導電體層重疊之平台部分。圖25所示之上層連接區域STU中之複數個平台部分分別與圖24所示之階差L11~S20對應。具體而言，導電體層60之平台部分與階差L11對應。8層之導電體層24之各者之平台部分分別與階差L12~L19對應。導電體層25之平台部分與階差L20對應。
第2實施形態之半導體記憶裝置1之其他構成由於與第1實施形態之半導體記憶裝置1相同，故而省略說明。再者，於第2實施形態之半導體記憶裝置1中，接合部JT之上表面可接觸於導電體層24，亦可不接觸於導電體層24。又，設置於最上層之導電體層23與最下層之導電體層24之間之導電體層60之數量並不限定為1個，亦可設置複數個。
[2-2]半導體記憶裝置1之製造方法
以下，適當參照圖26，對第2實施形態之半導體記憶裝置1中之與和字元線WL對應之積層構造之形成相關之一系列之製造製程的一例進行說明。圖26係表示第2實施形態之半導體記憶裝置1之製造方法之一例的流程圖。圖27~圖36之各者係表示第2實施形態之半導體記憶裝置1之製造製程中之包含與記憶胞陣列10對應之構造體之剖面構造或平面佈局的一例。
首先，執行步驟S201之處理，如圖27所示積層下層之犧牲構件。於本製程中，首先，與第1實施形態中之步驟S101相同，於半導體基板20上，將絕緣體層50及導電體層21依次積層，於導電體層21上將絕緣體層51及犧牲構件52交替地積層。然後，於最上層之犧牲構件52上，依次形成絕緣體層51、犧牲構件70及絕緣體層53。犧牲構件70與虛設字元線DWL對應。犧牲構件70由與犧牲構件52相同之材料形成，例如包含氮化矽(SiN)。
其次，執行步驟S202之處理，如圖28及圖29所示將胞區域CA之犧牲構件70去除。具體而言，首先，藉由光微影等，形成覆蓋下層連接區域STL及上層連接區域STU與傾斜區域SLP之一部分之遮罩PR。遮罩PR例如為光阻。
然後，執行使用所形成之遮罩PR之蝕刻。於是，於胞區域CA中，將較最上層之犧牲構件52靠上層之絕緣體層51及53以及犧牲構件70去除。另一方面，於傾斜區域SLP中，伴隨蝕刻之進展而將遮罩PR之端部之下部中之絕緣體層53之一部分去除。本製程中所使用之遮罩PR係於絕緣體層51及53以及犧牲構件70之加工完成之後去除。再者，於本製程中之蝕刻中，只要至少將胞區域CA中之犧牲構件70去除即可。又，於 本製程中可使用各向異性蝕刻，亦可使用各向同性蝕刻。
其次，執行步驟S203之處理，執行絕緣體層61之形成及平坦化。具體而言，首先，如圖30所示形成絕緣體層61，將於步驟S202中將犧牲構件70及絕緣體層51去除之區域藉由絕緣體層61而填埋。
然後，例如藉由CMP(Chemical Mechanical Polishing)使絕緣體層61之上表面平坦化，如圖31所示，形成於在步驟S202中將犧牲構件70及絕緣體層51去除之區域殘留絕緣體層61之構造。於本製程中，較佳為將絕緣體層53之厚度維持為與絕緣體層51大致相同之厚度。再者，於第2實施形態中，亦可以殘留於絕緣體層53與絕緣體層51上之絕緣體層61之合計之厚度成為與絕緣體層51大致相同之厚度之方式形成。
其次，執行第1實施形態中所說明之步驟S102及S103之處理，如圖32所示，形成記憶體孔LMH，執行接合部JT之加工與犧牲構件54之填埋。於第2實施形態中，記憶體孔LMH貫通絕緣體層61而設置。於接合部JT之加工中，例如以於絕緣體層61內記憶體孔LMH所貫通之部分之直徑變大之方式加工。
其次，執行第1實施形態中所說明之步驟S105之處理，如圖33所示積層上層之犧牲構件。於本製程中，於絕緣體層53及絕緣體層61上將犧牲構件56及絕緣體層55交替地積層，於最上層之犧牲構件56上形成絕緣體層57。於第2實施形態中，由於絕緣體層53之上表面與絕緣體層61之上表面對齊，故而於傾斜區域SLP中，未形成如第1實施形態般之傾斜之構造。
其次，執行步驟S204之處理，執行上層之階梯加工。步驟S204中之階梯加工之方法與第1實施形態中所說明之步驟S106相同，所形 成之遮罩之細化處理與各向異性蝕刻之組重複執行直至形成階差L10為止。即，執行本製程中之蝕刻直至將犧牲構件70分斷為止。藉此，如圖34及圖35所示，形成階差L10~L20。更具體而言，階差L11~L20於下層連接區域STL與上層連接區域STU之各者中，於階差L10之X方向上之兩側之各者階梯狀地設置。
其次，執行步驟S205之處理，如圖36所示執行下層之階梯加工。步驟S205中之階梯加工之方法與第1實施形態中所說明之步驟S107相同，首先，形成與下層連接區域STL對應之區域開口之遮罩PR。然後，執行各向異性蝕刻直至於加工前形成有階差L10之部分到達至階差L0為止。藉此，形成階差L0~L9。本製程中所使用之遮罩PR係於下層之階梯加工完成之後去除。
其次，依次執行第1實施形態中所說明之步驟S108、S109及S110之處理。藉此，形成記憶體柱MP與連接於記憶體柱MP之源極線SL、字元線WL以及選擇閘極線SGS及SGD之各者。然後，藉由其後之製造製程，使用藉由上述製造製程而形成之階差L1~L9及L12~L20，形成分別連接於字元線WL以及選擇閘極線SGS及SGD之複數個接點CC。
關於以上所說明之第2實施形態之半導體記憶裝置1之製造製程之其他之方面由於與第1實施形態之半導體記憶裝置1相同，故而省略說明。再者，以上所說明之製造製程只不過為一例，亦可於各製造製程之間插入其他處理，亦可將製造製程之順序於不產生問題之範圍內替換。
[2-3]第2實施形態之效果
如以上所述，第2實施形態之半導體記憶裝置1於記憶胞陣列10之引出區域HA具有虛設字元線DWL(導電體層60)。而且，最下層之 導電體層24與導電體層60之間之絕緣體層、與最上層之導電體層23與導電體層60之間之絕緣體層以大致均等之厚度設置。即，於第2實施形態之半導體記憶裝置1之製造製程中，引出區域HA中之絕緣體層及犧牲構件之厚度可大致均等地形成。
藉此，於第2實施形態之半導體記憶裝置1之製造方法中，如步驟S204及S205般，於將凹狀之階梯構造形成於上層連接區域STU與下層連接區域STL之各者之後將下層連接區域STL中之凹狀之階梯構造一起加工至下層為止之情形時，抑制由最上層之導電體層23與最下層之導電體層24之間之層之影響所致之蝕刻不均。
其結果，於第2實施形態之半導體記憶裝置1之製造方法中，可抑制由下層連接區域STL中之階梯構造不均所致之接點CC之不良。即，第2實施形態之半導體記憶裝置1與第1實施形態相同，可抑制接點CC起因之不良，可提高良率。
[3]第3實施形態
於第3實施形態之半導體記憶裝置1中，相對於第2實施形態之半導體記憶裝置1將引出區域HA中之階梯構造省略，藉由貫通積層配線之接點而將積層配線與列解碼器模組15電性地連接。以下，關於第3實施形態之半導體記憶裝置1對與第1及第2實施形態不同之方面進行說明。
[3-1]記憶胞陣列10之構造
圖37係表示第3實施形態之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA中之平面佈局的一例。如圖37所示，第3實施形態中之引出區域HA內之記憶胞陣列10之平面佈局相對於第2實施形態中使用圖24所說明之記憶胞陣列10之平面佈局，將階梯構造，即階差L0~L20 省略。又，第3實施形態中之接點CC具有導電體部80及絕緣體膜81。
具體而言，第3實施形態中之接點CC貫通字元線WL等積層配線。而且，與選擇閘極線SGS、字元線WL0~WL15及選擇閘極線SGD分別對應之複數個接點CC之各者之底部分別接觸於對應之配線層。於各接點CC中，導電體部80設置為於Z方向延伸之柱狀。絕緣體膜81以覆蓋導電體部80之側面之方式設置，將接點CC所貫通之積層配線與該接點CC之間電性地絕緣。
圖38係表示第3實施形態之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA中之剖面構造的一例。如圖38所示，第3實施形態中之引出區域HA內之記憶胞陣列10之構造相對於第2實施形態中使用圖25所說明之記憶胞陣列10之構造，積層配線及接點CC之構造不同。
具體而言，於引出區域HA中，導電體層22、23、24及25之各者之端部自胞區域CA設置至下層連接區域STL為止。於下層連接區域STL及上層連接區域STU中，導電體層60設置於最上層之導電體層23及最下層之導電體層24之間。而且，各接點CC貫通較所對應之導電體層靠上層之導電體層。
例如，與選擇閘極線SGS對應之接點CC貫通較導電體層22靠上層之導電體層23、24、25及60，底部接觸於導電體層22。與字元線WL0對應之接點CC貫通較最下層之導電體層23靠上層之導電體層23、24、25及60，底部接觸最下層之導電體層23。與字元線WL8對應之接點CC貫通較最下層之導電體層24靠上層之導電體層24及25，底部接觸於最下層之導電體層24。關於其他接點CC亦相同，根據所連接之配線層貫通上層之導電體層，底部接觸於所對應之導電體層。
第3實施形態之半導體記憶裝置1之其他構成由於與第2實施形態之半導體記憶裝置1相同，故而省略說明。再者，於第3實施形態之半導體記憶裝置1中，接合部JT之上表面可接觸於導電體層24，亦可不接觸於導電體層24。設置於最上層之導電體層23與最下層之導電體層24之間之導電體層60之數量並不限定為1個，亦可設置複數個。又，第3實施形態之半導體記憶裝置1之接點構造亦能夠應用於與第1實施形態之半導體記憶裝置1對應之引出區域HA中之積層配線之構造。
[3-2]半導體記憶裝置1之製造方法
以下，適當參照圖39，對第3實施形態之半導體記憶裝置1中之與和字元線WL對應之積層構造之形成相關之一系列之製造製程的一例進行說明。圖39係表示第3實施形態之半導體記憶裝置1之製造方法之一例的流程圖。圖40及圖42之各者係表示第3實施形態之半導體記憶裝置1之製造製程中之包含與記憶胞陣列10對應之構造體之剖面構造的一例。
首先，與第2實施形態相同，依次執行步驟S201、S202、S203、S102、S103及S105之處理。藉此，於半導體基板20上，形成與第2實施形態中所說明之圖33相同之構造。
其次，執行步驟S301之處理，形成接觸部。具體而言，首先，如圖40所示形成硬質遮罩HM。為了硬質遮罩HM之形成，首先於絕緣體層57上形成例如金屬膜。然後，將該金屬膜藉由光微影及蝕刻而以形成有與選擇閘極線SGS及SGD以及字元線WL0~WL15分別對應之複數個接點CC之區域開口之方式加工。以下，將與選擇閘極線SGS對應之硬質遮罩HM之開口部稱為開口部HS。將與字元線WL15~WL0對應之硬質遮罩HM之開口部分別稱為開口部H1~H16。將與選擇閘極線SGD對應之硬 質遮罩HM之開口部稱為開口部HD。
此處，使用圖41，對形成分別到達至與開口部H1~H16分別對應之複數個導電體層之複數個接觸孔之方法之一例進行說明。圖41係表示第3實施形態之半導體記憶裝置1之製造製程中之接觸孔之加工方法之一例的表格。圖41表示了蝕刻執行次數與作為蝕刻執行時之蝕刻對象之開口部之關係。又，於加工時實施蝕刻之部位記載“○”。未記載“○”之開口部於其加工時由光阻等覆蓋，避免開口部之蝕刻。
如圖41所示，於第1次之加工中，以開口部H1~H16作為對象執行蝕刻，例如將硬質遮罩HM與到達至最上層之接觸層之接觸孔開口。於本說明書中所謂“接觸層”，與到達接觸孔之目標之導電體層對應。
於第2次之加工中，以開口部H2、H4、H6、H8、H10、H12、H14及H16作為對象將1組(20)之犧牲構件及絕緣體層蝕刻，形成分別到達至不同之2層之複數個接觸孔。
於第3次之加工中，以開口部H3、H4、H7、H8、H11、H12、H15及H16作為對象將2組(21)之犧牲構件及絕緣體層蝕刻，形成分別到達至不同之4層之複數個接觸孔。
於第4次之加工中，以開口部H5、H6、H7、H8、H13、H14、H15及H16作為對象將4組(22)之犧牲構件及絕緣體層蝕刻，形成分別到達至不同之8層之複數個接觸孔。
於第5次之加工中，以開口部H9、H10、H11、H12、H13、H14、H15及H16作為對象將8組(23)+1組之犧牲構件及絕緣體層蝕刻，形成分別到達至不同之16層之複數個接觸孔。
如以上所述，將硬質遮罩HM與到達至最上層之接觸層之接觸孔藉由第1次之加工而開口之後，利用第k次(k為1以上之整數)之加工將2k-1組之犧牲構件及絕緣體層蝕刻。藉此，形成分別到達至不同之2k層之複數個接觸孔。
利用使用圖41所說明之方法形成接觸孔之情形時之記憶胞陣列10之剖面構造之一例與圖42對應。如圖42所示，與開口部HD及HD1~HD8分別對應之複數個接觸孔之底部分別到達至不同之層之犧牲構件56。與開口部HD9~HD16及HS分別對應之複數個接觸孔之底部分別到達至不同之層之犧牲構件52。而且，若接觸孔之加工完成，則將硬質遮罩HM去除。然後，於藉由本製程而形成之複數個接觸孔之內部，例如填埋與犧牲構件52及56不同之犧牲構件。
其次，依次執行第1實施形態中所說明之步驟S108、S109及S110之處理。藉此，形成記憶體柱MP與連接於記憶體柱MP之源極線SL、字元線WL以及選擇閘極線SGS及SGD之各者。然後，使用藉由上述製造製程而形成之接觸孔，形成分別連接於字元線WL以及選擇閘極線SGS及SGD之複數個接點CC。
關於以上所說明之第3實施形態之半導體記憶裝置1之製造製程之其他方面由於與第1實施形態之半導體記憶裝置1相同，故而省略說明。再者，以上所說明之製造製程只不過為一例，亦可於各製造製程之間插入其他處理，亦可將製造製程之順序於不產生問題之範圍內替換。接點CC亦可於接觸孔之形成後且記憶體柱MP之形成前形成。
[3-3]第3實施形態之效果
如以上所述，第3實施形態之半導體記憶裝置1與第2實施 形態相同，於記憶胞陣列10之引出區域HA具有虛設字元線DWL(導電體層60)。而且，於第3實施形態中之記憶胞陣列10中，不形成階梯狀之接觸區域，而設置貫通積層配線之接點CC。
藉此，於第3實施形態之半導體記憶裝置1之製造方法中，如步驟S301般，於形成和與上層連接區域STU對應之積層配線及與下層連接區域STL對應之積層配線之各者對應之接觸孔之加工中，抑制由最上層之導電體層23與最下層之導電體層24之間之層之影響所致之蝕刻不均。
其結果，於第3實施形態之半導體記憶裝置1之製造方法中，可抑制由下層連接區域STL中之接觸孔深度不均所致之接點CC之不良。即，第3實施形態之半導體記憶裝置1與第2實施形態相同，可抑制接點CC起因之不良，可提高良率。
[4]第4實施形態
第4實施形態之半導體記憶裝置1係與第1實施形態之半導體記憶裝置1對應之引出區域HA中之階梯構造之變化例。以下，關於第4實施形態之半導體記憶裝置1對與第1~第3實施形態不同之方面進行說明。
[4-1]記憶胞陣列10之構造
圖43係表示第4實施形態之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA中之平面佈局的一例。如圖43所示，第4實施形態中之引出區域HA內之記憶胞陣列10之平面佈局相對於第1實施形態中使用圖6所說明之記憶胞陣列10之平面佈局，下層連接區域STL中之階梯構造與上層連接區域STU中之階梯構造連續。
具體而言，於第4實施形態中，下層連接區域STL包含階差L0~L8，上層連接區域STU包含階差L9~L17。而且，於引出區域HA中，階差L0~L17沿著X方向排列。階差L0與選擇閘極線SGS對應。階差L1~L16分別與字元線WL0~WL15對應。階差L17與選擇閘極線SGD對應。
圖44係表示第4實施形態之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA中之剖面構造的一例。如圖44所示，第4實施形態中之引出區域HA內之記憶胞陣列10之構造相對於第1實施形態中使用圖7所說明之記憶胞陣列10之構造，例如不設置未連接接點CC之階梯部分。換言之，於第4實施形態中之記憶胞陣列10中，例如不設置在第1實施形態中於下層連接區域STL及上層連接區域STU之各者中沿著X方向凹狀地形成之階梯構造。
因此，於第4實施形態中之記憶胞陣列10中，下層連接區域STL中之最上層之導電體層23之平台部分與上層連接區域STU中之最下層之導電體層24之平台部分相鄰。第4實施形態之半導體記憶裝置1之其他構成由於與第1實施形態之半導體記憶裝置1相同，故而省略說明。
[4-2]半導體記憶裝置1之製造方法
第4實施形態之半導體記憶裝置1之製造方法之流程與第1實施形態之半導體記憶裝置1相同。於第4實施形態中，連續地執行第1實施形態之半導體記憶裝置之製造方法之步驟S106之處理(上層之階梯加工)與步驟S107之處理(下層之階梯加工)，該等處理方法不同。
以下，使用圖45~圖47，對第4實施形態之半導體記憶裝置1之引出區域HA中之階梯加工之方法進行說明。圖45~圖47之各者係表示 第4實施形態之半導體記憶裝置1之製造製程中之包含與記憶胞陣列10對應之構造體之剖面構造或平面佈局的一例。
首先，如圖45所示，藉由光微影等，形成與圖43中之階差L0對應之區域開口之遮罩PR。然後，藉由各向異性蝕刻而將絕緣體層57與犧牲構件56之組加工1段量，如圖45(1)所示於遮罩PR之開口部分形成階差L16(第1段加工)。
然後，以與圖43中之階差L1對應之區域露出之方式執行遮罩PR之細化處理。接著，藉由各向異性蝕刻而將絕緣體層55或57與犧牲構件56之組加工1段量，如圖45(2)所示於遮罩PR之開口部分形成階差L15及L16(第2段加工)。
然後，以與圖6中之階差L2對應之區域露出之方式執行遮罩PR之細化處理。接著，藉由各向異性蝕刻而將絕緣體層55或57與犧牲構件56之組加工1段量，如圖45(3)所示於遮罩PR之開口部分形成階差L14、L15及L16(第3段加工)。
以後亦同樣地，將遮罩PR之細化處理與各向異性蝕刻之組重複執行直至形成階差L0為止。而且，本製程中所使用之遮罩PR係於階梯加工完成之後去除。藉此，如圖46及圖47所示，形成階差L0~L17。更具體而言，下層連接區域STL中之階差L0~L8與上層連接區域STU中之階差L9~L17於X方向依次排列而設置。第4實施形態之半導體記憶裝置1之其他製造製程由於與第1實施形態之半導體記憶裝置1之製造製程相同，故而省略說明。
[4-3]第4實施形態之效果
如以上所述，第4實施形態之半導體記憶裝置1於引出區域 HA中形成與第1實施形態不同之階梯構造。於如第4實施形態之半導體記憶裝置1般之引出區域HA中之記憶胞陣列10之構造中，亦與第1實施形態相同，可抑制由最上層之導電體層23與最下層之導電體層24之間之絕緣體層40之影響所致之階梯構造之不均。因此，第4實施形態之半導體記憶裝置1與第1實施形態相同，可抑制接點CC起因之不良，可提高良率。
[4-4]第4實施形態之變化例
以上所說明之第4實施形態之半導體記憶裝置1之引出區域HA中之階梯構造亦能夠應用於第2實施形態之半導體記憶裝置1。以下，作為第4實施形態之變化例，對將第2實施形態與第4實施形態組合之情形時之一例進行說明。
圖48係表示第4實施形態之變化例之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA中之平面佈局的一例。如圖48所示，第4實施形態之變化例中之引出區域HA內之記憶胞陣列10之平面佈局相對於第2實施形態中使用圖24所說明之記憶胞陣列10之平面佈局，下層連接區域STL中之階梯構造與上層連接區域STU中之階梯構造連續。
具體而言，於第4實施形態之變化例中，下層連接區域STL包含階差L0~L9，上層連接區域STU包含階差L10~L18。而且，於引出區域HA中，階差L0~L18沿著X方向排列。階差L0與選擇閘極線SGS對應。階差L1~L8分別與字元線WL0~WL7對應。階差L9與虛設字元線DWL對應。階差L10~L17分別與字元線WL8~WL15對應。階差L18與選擇閘極線SGD對應。再者，於本例中階差L9包含於下層連接區域STL，但階差L9亦可包含於上層連接區域STU。
圖49係表示第4實施形態之變化例之半導體記憶裝置1所具 備之記憶胞陣列10之引出區域HA中之剖面構造的一例。如圖49所示，第4實施形態之變化例中之引出區域HA內之記憶胞陣列10之構造相對於第2實施形態中使用圖25所說明之記憶胞陣列10之構造，例如不設置未連接接點CC之階梯部分。換言之，於第4實施形態之變化例中之記憶胞陣列10中，例如不設置於第2實施形態中於下層連接區域STL及上層連接區域STU之各者中沿著X方向凹狀地形成之階梯構造。
因此，於第4實施形態之變化例中之記憶胞陣列10中，下層連接區域STL中之最上層之導電體層23之平台部分與上層連接區域STU中之最下層之導電體層24之平台部分經由與虛設字元線DWL對應之平台部分而相鄰。
第4實施形態之變化例之半導體記憶裝置1之其他構成與第2實施形態之半導體記憶裝置1相同。又，第4實施形態之變化例之半導體記憶裝置1之製造方法由於與相對於第2實施形態中所說明之製造方法組合第4實施形態中所說明之製造方法者相同，故而省略說明。第4實施形態之變化例之半導體記憶裝置1可獲得與第4實施形態之半導體記憶裝置1相同之效果。
[5]其他變化例等
實施形態之半導體記憶裝置包含積層部、柱以及第1及第2接點。積層部設置於第1區域與第2區域，包含複數個第1導電體層、複數個第2導電體層及第1絕緣體層。第1區域包含記憶胞。第2區域與第1區域不同。複數個第1導電體層於基板之上方相互於第1方向相隔而積層。複數個第2導電體層於複數個第1導電體層之上方相互於第1方向相隔而積層。第1絕緣體層設置於最上層之第1導電體層與最下層之第2導電體層之間。 柱於第1區域內貫通複數個第1導電體層、複數個第2導電體層及第1絕緣體層。複數個第1接點於第2區域內分別連接於複數個第1導電體層。複數個第2接點於第2區域內分別連接於複數個第2導電體層。上述第1區域內之上述第1絕緣體層之上述第1方向上之厚度較上述第2區域內之上述第1絕緣體層之上述第1方向上之厚度厚。藉此，可提高半導體記憶裝置之良率。
於上述實施形態中，記憶體柱MP與導電體層26之間可經由2個以上之接點而電性地連接，亦可經由其他配線而電性地連接。狹縫SLT內亦可藉由複數種絕緣體而構成。記憶體柱MP之個數及配置可設計為任意之個數及配置。與各記憶體柱MP重疊之位元線BL之條數可設計為任意之條數。於記憶體柱MP高密度地配置之情形時，亦可於相鄰之狹縫SLT間設置1個以上之僅將導電體層25分斷之狹縫。於該情形時，藉由將導電體層25分斷之狹縫與狹縫SLT而分隔之區域與1個串單元SU對應。
於上述實施形態中，例示了於引出區域HA中形成沿著X方向之階梯構造之情形，但亦可於記憶胞陣列10形成2行以上之階梯構造。具體而言，例如於形成2行之階梯構造之情形時，形成與字元線WL0對應之導電體層之平台部分與於Y方向與字元線WL1對應之導電體層相鄰，且與於X方向與字元線WL2對應之導電體層相鄰之構造。
又，於第1及第2實施形態中，例示了於X方向凹狀之階梯構造於下層連接區域STL與上層連接區域STU分別形成各1個之情形，但並不限定於此。例如，凹狀之階梯構造亦可於下層連接區域STL及上層連接區域STU之各者設置2個以上。於該情形時，於引出區域HA中，凹狀之階梯構造可沿著X方向排列3個以上。
於上述實施形態中，記憶胞陣列10之構造亦可為其他構造。例如，記憶體柱MP亦可為複數個柱於Z方向連結有3根以上之構造。於該情形時，於記憶體柱MP，追加貫通與字元線WL對應之積層配線之柱。亦可於記憶體柱MP包含複數個接合部JT。又，於上述實施形態中，例示了記憶體柱MP包含接合部JT之情形，但亦可不形成接合部JT。於該情形時，記憶體柱MP將與記憶體孔LMH對應之部分及與記憶體孔UMH對應之部分直接連接。
於上述實施形態中，以半導體記憶裝置1具有於記憶胞陣列10下設置有感測放大器模組16等電路之構造之情形為例進行了說明，但並不限定於此。例如，半導體記憶裝置1亦可為於半導體基板20上形成有記憶胞陣列10及感測放大器模組16之構造。又，半導體記憶裝置1亦可為將設置有感測放大器模組16等之晶片與設置有記憶胞陣列10之晶片貼合之構造。
於上述實施形態中，對字元線WL與選擇閘極線SGS相鄰，且字元線WL與選擇閘極線SGD相鄰之構造進行了說明，但並不限定於此。例如，亦可於最上層之字元線WL與選擇閘極線SGD之間設置虛設字元線。同樣地，亦可於最下層之字元線WL與選擇閘極線SGS之間設置虛設字元線。又，接合部JT附近之導電體層亦可用作虛設字元線。
於上述實施形態中使用於說明之圖式中，例示了記憶體孔MH或狹縫SLT具有錐形狀之情形，但並不限定於此。例如，記憶體孔MH亦可具有倒錐形狀，亦可具有中間部分鼓出之形狀。同樣地，狹縫SLT亦可具有倒錐形狀，亦可具有中間部分鼓出之形狀。
於上述實施形態中，例示了經由記憶體柱MP之底部而將 半導體層31與導電體層21電性地連接之情形，但並不限定於此。半導體層31與導電體層21亦可經由記憶體柱MP之側面而電性地連接。於該情形時，形成將形成於記憶體柱MP之側面部分之隧道絕緣膜32、絕緣膜33及阻擋絕緣膜34之一部分去除，經由該部分而將半導體層31與導電體層21接觸之構造。
於本說明書中“連接”表示電性地連接，但不將例如於之間介隔其他元件之情況除外。又，“電性地連接”只要能夠與電性地連接者相同地動作，則亦可介隔絕緣體。“連續地設置”表示藉由相同之製造製程而形成。於某構成要素中連續地設置之部分未形成交界。“連續地設置”與自某膜或層中之第1部分至第2部分為止為連續膜為同義。
於本說明書中“厚度大致相等”表示藉由相同之製造製程而形成之層(膜)，亦包含基於成膜位置之不均。“柱狀”表示於半導體記憶裝置1之製造製程中形成之孔內所設置之構造體。形成於記憶體孔LMH及UMH之構造體亦可分別稱為“柱”。即，於第1實施形態中，記憶體柱MP具有於與記憶體孔LMH對應之柱上將與記憶體孔UMH對應之柱經由接合部JT而形成之構造。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等之範圍中。
[相關申請案]
本申請案享有以日本專利申請案2019-19065號(申請日： 2019年2月5日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
20:半導體基板
21:導電體層
22:導電體層
23:導電體層
24:導電體層
25:導電體層
26:導電體層
40:絕緣體層
41:導電體層
CA:胞區域
CC:接點
HA:引出區域
MP:記憶體柱
MPC:接點
SLP:傾斜區域
STL:下層連接區域
STU:上層連接區域

Claims (20)

  1. 一種半導體記憶裝置，其具備：積層部，其係設置於包含記憶胞之第1區域及與上述第1區域不同之第2區域，上述積層部包含複數個第1導電體層、複數個第2導電體層及第1絕緣體層，上述複數個第1導電體層於基板之上方相互於第1方向相隔而積層，上述複數個第2導電體層於上述複數個第1導電體層之上方相互於上述第1方向相隔而積層，上述第1絕緣體層設置於最上層之第1導電體層與最下層之第2導電體層之間；柱，其於上述第1區域內貫通上述複數個第1導電體層、上述複數個第2導電體層及上述第1絕緣體層；複數個第1接點，其等於上述第2區域內分別連接於上述複數個第1導電體層；及複數個第2接點，其等於上述第2區域內分別連接於上述複數個第2導電體層；且上述第1絕緣體層之上述第1方向上之厚度在上述第1區域內較在上述第2區域內厚。
  2. 如請求項1之半導體記憶裝置，其中上述積層部具有於上述第1區域與上述第2區域之間之第3區域內上述第1絕緣體層之上表面傾斜之部分。
  3. 如請求項2之半導體記憶裝置，其中上述複數個第2導電體層具有於上述第3區域內沿著上述第1絕緣體層之上表面傾斜之部分。
  4. 如請求項1之半導體記憶裝置，其中上述第2區域內之上述第1絕緣體層之上述第1方向上之厚度，與相鄰之第1導電體層間之第2絕緣體層之上述第1方向上之厚度相同，且與相鄰之第2導電體層間之第3絕緣體層之上述第1方向上之厚度相同。
  5. 如請求項1之半導體記憶裝置，其中上述柱具有第1部分、第2部分及接合部，上述第1部分貫通上述複數個第1導電體層而設置，上述第2部分貫通上述複數個第2導電體層而設置，上述接合部設置於上述第1部分與上述第2部分之間，上述柱之外徑係上述接合部較上述第1部分之上端大，且上述接合部較上述第2部分之下端大。
  6. 如請求項1之半導體記憶裝置，其中上述積層部包含複數個第3導電體層，該等複數個第3導電體層於設置有上述複數個第1接點之區域與設置有上述複數個第2接點之區域之間之上述第2區域內，設置於與上述複數個第2導電體層分別相同之層，且上述複數個第3導電體層與上述複數個第2導電體層絕緣。
  7. 如請求項1之半導體記憶裝置，其中於上述第2區域內，上述第1導電體層之各者具有不與上層之第1導電體層重疊之平台部分，上述第2導電體層之各者具有不與上層之第2導電體層重疊之平台部分，上述複數個第1接點分別連接於上述第1導電體層之各者之平台部分，上述複數個第2接點分 別連接於上述第2導電體層之各者之平台部分。
  8. 如請求項1之半導體記憶裝置，其中於上述第2區域內，上述複數個第1接點及上述複數個第2接點之各者分別形成於自上述積層部之最上層到達至上述複數個第1導電體層及上述複數個第2導電體層之各者之複數個孔內。
  9. 如請求項1之半導體記憶裝置，其中上述第1絕緣體層於上述第2區域中之上述第1區域之附近斷開。
  10. 如請求項9之半導體記憶裝置，其中上述積層部於與在上述第2區域斷開之上述第1絕緣體層對應之層，進而包含除上述複數個第1導電體層及上述複數個第2導電體層以外之中間導電體層。
  11. 一種半導體記憶裝置，其具備：積層部，其係設置於包含記憶胞之第1區域及與上述第1區域不同之第2區域，上述積層部包含複數個第1導電體層、複數個第2導電體層、第1絕緣體層及中間導電體層，上述複數個第1導電體層於基板之上方相互於第1方向相隔而積層，上述複數個第2導電體層於上述複數個第1導電體層之上方相互於上述第1方向相隔而積層，上述第1絕緣體層於上述第1區域內設置於最上層之第1導電體層與最下層之第2導電體層之間，上述中間導電體層於上述第2區域內於最上層之第1導電體層與最下層之第2導電體層之間，與該等最上層之第1導電體層及最下層之第2導電體層於上述第1方 向分別相隔而設置；柱，其於上述第1區域內貫通上述複數個第1導電體層、上述複數個第2導電體層及上述第1絕緣體層；複數個第1接點，其等於上述第2區域內分別連接於上述複數個第1導電體層；及複數個第2接點，其等於上述第2區域內分別連接於上述複數個第2導電體層；且上述中間導電體層選擇性地設置於上述第1區域與上述第2區域中之上述第2區域。
  12. 如請求項11之半導體記憶裝置，其中上述第1絕緣體層之上述第1方向上之厚度，較上述中間導電體層之上述第1方向上之厚度厚。
  13. 如請求項11之半導體記憶裝置，其中上述積層部具有：於上述第1區域與上述第2區域之間之第3區域內，與上述第1絕緣體層之側面及上述中間導電體層之側面接觸之部分。
  14. 如請求項11之半導體記憶裝置，其中上述中間導電體層之上述第1方向上之厚度與上述第1導電體層之上述第1方向上之厚度相同，且與上述第2導電體層之上述第1方向上之厚度相同。
  15. 如請求項11之半導體記憶裝置，其中上述柱具有第1部分、第2部分及接合部，上述第1部分貫通上述複數個第1導電體層而設置，上述第2部 分貫通上述複數個第2導電體層而設置，上述接合部設置於上述第1部分與上述第2部分之間，與上述基板平行之剖面中之上述柱之外徑係上述接合部較上述第1部分之上端大，上述接合部較上述第2部分之下端大。
  16. 如請求項11之半導體記憶裝置，其中上述積層部包含複數個第3導電體層，該等複數個第3導電體層於設置有上述複數個第1接點之區域與設置有上述複數個第2接點之區域之間之上述第2區域內，設置於與上述複數個第2導電體層分別相同之層，上述複數個第3導電體層與上述複數個第2導電體層絕緣。
  17. 如請求項11之半導體記憶裝置，其中於上述第2區域內，上述第1導電體層之各者具有不與上層之第1導電體層重疊之平台部分，上述第2導電體層之各者具有不與上層之第2導電體層重疊之平台部分，上述複數個第1接點分別連接於上述第1導電體層之各者之平台部分，上述複數個第2接點分別連接於上述第2導電體層之各者之平台部分。
  18. 如請求項11之半導體記憶裝置，其中於上述第2區域內，上述複數個第1接點及上述複數個第2接點之各者分別形成於自上述積層部之最上層到達至上述複數個第1導電體層及上述複數個第2導電體層之各者之複數個孔內。
  19. 如請求項11之半導體記憶裝置，其中上述第1絕緣體層之上述第1方 向上之厚度，較相鄰之第1導電體層間之第2絕緣體層之上述第1方向上之厚度厚，且較相鄰之第2導電體層間之第3絕緣體層之上述第1方向上之厚度厚。
  20. 如請求項11之半導體記憶裝置，其中上述最上層之第1導電體層與上述最下層之第2導電體層之間之上述第1方向上之間隔，於上述第1區域內與上述第2區域內互為相同。
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