CN111524899A - 半导体存储装置 - Google Patents

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柴田润一
西村贵仁
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Abstract

实施方式的半导体存储装置包含积层部、柱、以及第1及第2接点。积层部设置在第1区域与第2区域，且包含多个第1导电体层、多个第2导电体层、及第1绝缘体层。第1绝缘体层设置在最上层的第1导电体层与最下层的第2导电体层之间。柱在第1区域内贯通多个第1导电体层、多个第2导电体层及第1绝缘体层。第1接点在第2区域内连接于第1导电体层。第2接点在第2区域内连接于第2导电体层。所述第1绝缘体层的所述第1方向上的厚度在所述第1区域内比在所述第2区域内厚。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2019-19065号(申请日：2019年2月5日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为非易失地存储数据的半导体存储装置，已知有NAND型闪速存储器。
发明内容
实施方式提供一种能够提高良率的半导体存储装置。
实施方式的半导体存储装置包含积层部、柱、以及第1及第2接点。积层部设置在第1区域与第2区域，且包含多个第1导电体层、多个第2导电体层、及第1绝缘体层。第1区域包含存储单元。第2区域与第1区域不同。多个第1导电体层在衬底的上方相互在第1方向相隔而积层。多个第2导电体层在多个第1导电体层的上方相互在第1方向相隔而积层。第1绝缘体层设置在最上层的第1导电体层与最下层的第2导电体层之间。柱在第1区域内贯通多个第1导电体层、多个第2导电体层及第1绝缘体层。多个第1接点在第2区域内分别连接于多个第1导电体层。多个第2接点在第2区域内分别连接于多个第2导电体层。所述第1绝缘体层的所述第1方向上的厚度在所述第1区域内比在所述第2区域内厚。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。
图3是表示第1实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。
图4是表示第1实施方式的半导体存储装置的单元区域中的存储单元阵列的详细的平面布局的一例的俯视图。
图5是表示第1实施方式的半导体存储装置的单元区域中的存储单元阵列的截面构造的一例的沿着图4的V-V线的剖视图。
图6是表示第1实施方式的半导体存储装置的引出区域中的存储单元阵列的详细的平面布局的一例的俯视图。
图7是表示第1实施方式的半导体存储装置的引出区域中的存储单元阵列的截面构造的一例的剖视图。
图8是表示第1实施方式的半导体存储装置的制造方法的一例的流程图。
图9是表示第1实施方式的半导体存储装置的制造制程的一例的存储单元阵列的剖视图。
图10及图11是表示第1实施方式的半导体存储装置的制造制程的一例的存储单元阵列的剖视图。
图12是表示第1实施方式的半导体存储装置的制造制程的一例的存储单元阵列的俯视图。
图13及图14是表示第1实施方式的半导体存储装置的制造制程的一例的存储单元阵列的剖视图。
图15及图16是表示第1实施方式的半导体存储装置的制造制程的一例的存储单元阵列的俯视图。
图17、图18、图19及图20是表示第1实施方式的半导体存储装置的制造制程的一例的存储单元阵列的剖视图。
图21是表示第1实施方式的半导体存储装置的制造制程的一例的存储单元阵列的俯视图。
图22是表示第1实施方式的半导体存储装置的制造制程的一例的存储单元阵列的剖视图。
图23是表示第1实施方式的比较例中的存储单元阵列的截面构造的一例的剖视图。
图24是表示第2实施方式的半导体存储装置的引出区域中的存储单元阵列的详细的平面布局的一例的俯视图。
图25是表示第2实施方式的半导体存储装置的引出区域中的存储单元阵列的截面构造的一例的剖视图。
图26是表示第2实施方式的半导体存储装置的制造方法的一例的流程图。
图27是表示第2实施方式的半导体存储装置的制造制程的一例的存储单元阵列的剖视图。
图28是表示第2实施方式的半导体存储装置的制造制程的一例的存储单元阵列的俯视图。
图29、图30、图31、图32及图33是表示第2实施方式的半导体存储装置的制造制程的一例的存储单元阵列的剖视图。
图34是表示第2实施方式的半导体存储装置的制造制程的一例的存储单元阵列的俯视图。
图35及图36是表示第2实施方式的半导体存储装置的制造制程的一例的存储单元阵列的剖视图。
图37是表示第3实施方式的半导体存储装置的引出区域中的存储单元阵列的详细的平面布局的一例的俯视图。
图38是表示第3实施方式的半导体存储装置的引出区域中的存储单元阵列的截面构造的一例的剖视图。
图39是表示第3实施方式的半导体存储装置的制造方法的一例的流程图。
图40是表示第3实施方式的半导体存储装置的制造制程的一例的存储单元阵列的剖视图。
图41是表示第3实施方式的半导体存储装置中的接触孔的加工方法的一例的表格。
图42是表示第3实施方式的半导体存储装置的制造制程的一例的存储单元阵列的剖视图。
图43是表示第4实施方式的半导体存储装置的引出区域中的存储单元阵列的详细的平面布局的一例的俯视图。
图44是表示第4实施方式的半导体存储装置的引出区域中的存储单元阵列的截面构造的一例的剖视图。
图45及图46是表示第4实施方式的半导体存储装置的制造制程的一例的存储单元阵列的俯视图。
图47是表示第4实施方式的半导体存储装置的制造制程的一例的存储单元阵列的剖视图。
图48是表示第4实施方式的变化例的半导体存储装置的引出区域中的存储单元阵列的详细的平面布局的一例的俯视图。
图49是表示第4实施方式的变化例的半导体存储装置的引出区域中的存储单元阵列的截面构造的一例的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示了用来使发明的技术性思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等未必与实物相同。本发明的技术思想并不由构成要素的形状、构造、配置等而特定。
此外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的字符之后的数字通过包含相同的字符的参照符号而参照，且是为了将具有相同的构成的要素彼此加以区别而使用。在无须将由包含相同的字符的参照符号所示的要素相互加以区别的情况下，这些要素分别通过仅包含字符的参照符号而参照。
[1]第1实施方式
以下，对第1实施方式的半导体存储装置1进行说明。
[1－1]半导体存储装置1的构成
[1－1－1]半导体存储装置1的整体构成
图1是表示第1实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失地存储数据的NAND型闪速存储器，通过外部的存储器控制器2而控制。半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口标准。
如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模组14、行解码器模组15、以及感测放大器模组16。
存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够非易失地存储数据的多个存储单元的集合，例如用作数据的删除单位。另外，在存储单元阵列10设置着多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细的构成将在下文叙述。
指令寄存器11保存半导体存储装置1从存储器控制器2接收的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、删除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收的地址资讯ADD。地址资讯ADD例如包含区块地址BAd、页地址PAd、及列地址CAd。例如，区块地址BAd、页地址PAd、及列地址CAd分别用于区块BLK、字线、及位线的选择。
定序器13对半导体存储装置1整体的动作进行控制。例如，定序器13基于保存在指令寄存器11的指令CMD对驱动器模组14、行解码器模组15、及感测放大器模组16等进行控制，执行读出动作、写入动作、删除动作等。
驱动器模组14产生读出动作、写入动作、删除动作等所使用的电压。而且，驱动器模组14例如基于保存在地址寄存器12的页地址PAd，对与已选择的字线对应的信号线施加已产生的电压。
行解码器模组15基于保存在地址寄存器12的区块地址BAd，选择所对应的存储单元阵列10内的1个区块BLK。而且，行解码器模组15例如将施加至与已选择的字线对应的信号线的电压传送至已选择的区块BLK内的已选择的字线。
感测放大器模组16在写入动作中，根据从存储器控制器2接收的写入数据DAT，对各位线施加所期望的电压。另外，感测放大器模组16在读出动作中，基于位线的电压判定存储在存储单元的数据，将判定结果作为读出数据DAT传送至存储器控制器2。
以上所说明的半导体存储装置1及存储器控制器2也可通过它们的组合而构成1个半导体装置。作为此种半导体装置，例如可列举像SD(Secure Digital，安全数字)TM卡一样的存储卡或SSD(solid state drive，固态驱动器)等。
[1－1－2]存储单元阵列10的电路构成
图2是将存储单元阵列10中所包含的多个区块BLK中1个区块BLK抽出表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例。如图2所示，区块BLK例如包含4个串单元SU0～SU3。
各串单元SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT15、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷储存层，且非易失地保存数据。选择晶体管ST1及ST2的各者用于各种动作时的串单元SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT15串联连接。选择晶体管ST1的漏极连接于被建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT15的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT15的另一端。选择晶体管ST2的源极连接于源极线SL。
在同一的区块BLK中，存储单元晶体管MT0～MT15的控制栅极分别共通连接于字线WL0～WL15。串单元SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共通连接于选择栅极线SGS。
在以上所说明的存储单元阵列10的电路构成中，字线WL0～WL7与下述存储器孔LMH对应，字线WL8～WL15与下述存储器孔UMH对应。位线BL在各串单元SU由分配有同一的列地址的NAND串NS共有。源极线SL例如在多个区块BLK间共有。
在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为单元组件CU。例如，将包含分别存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。单元组件CU根据存储单元晶体管MT所存储的数据的比特数，可具有2页数据以上的存储容量。
此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可分别设计为任意的个数。各区块BLK所包含的串单元SU的个数可设计为任意的个数。
另外，也可在字线WL7及WL8间设置着1条以上的虚设字线。在设置着虚设字线的情况下，在各NAND串NS的存储单元晶体管MT7及MT8间，与虚设字线的条数对应地设置着虚设晶体管。虚设晶体管是具有与存储单元晶体管MT相同的构造，且不使用于数据的存储的晶体管。
[1－1－3]存储单元阵列10的构造
以下，对第1实施方式中的存储单元阵列10的构造的一例进行说明。
此外，在以下将参照的附图中，X方向与字线WL的延伸方向对应，Y方向与位线BL的延伸方向对应，Z方向与相对于形成着半导体存储装置1的半导体衬底20的表面的铅直方向对应。在俯视图中，为了容易观察图而适当附加有影线。附加在俯视图的影线未必与附加有影线的构成要素的素材或特性关联。在剖视图中，为了容易观察图而将绝缘层(层间绝缘膜)、配线、接点等构成要素适当省略。
图3是第1实施方式的半导体存储装置1所具备的存储单元阵列10的平面布局的一例，且将包含与1个区块BLK(即，串单元SU0～SU3)对应的构造体的区域抽出表示。如图3所示，存储单元阵列10包含多个狭缝SLT。
多个狭缝SLT分别在X方向延伸，且排列在Y方向。狭缝SLT包含绝缘体，例如将与字线WL对应的配线层、与选择栅极线SGD对应的配线层、及与选择栅极线SGS对应的配线层的各者分断。在本例中，通过狭缝SLT而分隔的区域与1个串单元SU对应。即，分别在X方向延伸的串单元SU0～SU3排列在Y方向。在存储单元阵列10，例如图3所示的布局在Y方向重复配置。
以上所说明的存储单元阵列10的平面布局在X方向上被分割为单元区域CA与引出区域HA。单元区域CA是形成着NAND串NS的区域。引出区域HA是形成着用来将连接于NAND串NS的字线WL以及选择栅极线SGS及SGD与行解码器模组15之间电连接的接点的区域。以下，对存储单元阵列10的单元区域CA中的详细的构造与引出区域HA中的详细的构造依次进行说明。
(存储单元阵列10的单元区域CA中的构造)
图4是表示第1实施方式的半导体存储装置1的单元区域CA中的存储单元阵列10的详细的平面布局的一例。如图4所示，在单元区域CA中存储单元阵列10包含多个存储器柱MP、及多条位线BL。
多个存储器柱MP在相邻的狭缝SLT间的区域中，例如配置为4列锯齿状。此外，相邻的狭缝SLT间的存储器柱MP的个数及配置并不限定于此，可适当变更。存储器柱MP的各者例如作为1个NAND串NS发挥功能。
多条位线BL分别在Y方向延伸，且排列在X方向。各位线BL以针对每个串单元SU至少与1个存储器柱MP重叠的方式配置。在本例中，与各存储器柱MP重叠而配置有2条位线BL。在与存储器柱MP重叠的多条位线BL中的1条位线BL与该存储器柱MP之间设置着接点MPC。各存储器柱MP经由接点MPC而与所对应的位线BL电连接。
图5是沿着图4的V-V线的剖视图，表示了第1实施方式的半导体存储装置1所具备的存储单元阵列10的单元区域CA中的截面构造的一例。如图5所示，存储单元阵列10还包含导电体层21～26。导电体层21～26设置在半导体衬底20的上方。
具体来说，在半导体衬底20的上方，介隔绝缘体层设置着导电体层21。虽然省略图示，但在半导体衬底20与导电体层21之间的绝缘体层，例如设置着感测放大器模组16等电路。导电体层21例如形成为沿着XY平面扩展的板状，且用作源极线SL。导电体层21例如包含硅(Si)。
在导电体层21的上方，介隔绝缘体层设置着导电体层22。导电体层22例如形成为沿着XY平面扩展的板状，且用作选择栅极线SGS。导电体层22例如包含钨(W)。
在导电体层22的上方，绝缘体层与导电体层23交替地积层。导电体层23例如形成为沿着XY平面扩展的板状。例如，积层的多个导电体层23从半导体衬底20侧起依次用作字线WL0～WL7。导电体层23例如包含钨。
在最上层的导电体层23的上方，绝缘体层与导电体层24交替地积层。导电体层24例如形成为沿着XY平面扩展的板状。例如，积层的多个导电体层24从半导体衬底20侧起依次分别用作字线WL8～WL15。导电体层24例如包含钨。
此外，最上层的导电体层23与最下层的导电体层24之间的绝缘体层的厚度，比相邻的导电体层23间的绝缘体层的厚度厚，且比相邻的导电体层24间的绝缘体层的厚度厚。换句话说，最上层的导电体层23与最下层的导电体层24的Z方向上的间隔，大于相邻的导电体层23间的Z方向上的间隔，且大于相邻的导电体层24间的Z方向上的间隔。
在最上层的导电体层24的上方，介隔绝缘体层设置着导电体层25。导电体层25例如形成为沿着XY平面扩展的板状，用作选择栅极线SGD。导电体层25例如包含钨。
在导电体层25的上方，介隔绝缘体层设置着导电体层26。导电体层26例如形成为沿着Y方向延伸的线状，用作位线BL。即，在未图示的区域中多个导电体层26沿着X方向排列。导电体层26例如包含铜(Cu)。
存储器柱MP沿着Z方向延伸而设置，且贯通导电体层22～25。另外，存储器柱MP的各者具有形成在下层的存储器孔LMH内的第1部分、形成在上层的存储器孔UMH内的第2部分、及第1部分与第2部分之间的接合部JT。
具体来说，与存储器孔LMH对应的第1部分贯通导电体层22及23，底部接触于导电体层21。与存储器孔UMH对应的第2部分设置在与存储器孔LMH对应的第1部分的上方，贯通导电体层24及25。接合部JT包含在最上层的导电体层23与最下层的导电体层24之间的层，且将存储器柱MP的第1部分与第2部分连结。在存储器柱MP中，接合部JT的外径大于第1部分的上端的外径，且大于第2部分的下端的外径。
另外，存储器柱MP例如包含芯构件30、半导体层31、隧道绝缘膜32、绝缘膜33、阻挡绝缘膜34、及半导体部35。例如，芯构件30、半导体层31、隧道绝缘膜32、绝缘膜33、及阻挡绝缘膜34连续地设置在存储器柱MP的第1部分与第2部分之间。
具体来说，芯构件30沿着Z方向延伸而设置。例如，芯构件30的上端包含在比设置着导电体层25的层靠上层，芯构件30的下端包含在设置着导电体层21的层内。芯构件30例如包含氧化硅(SiO2)等绝缘体。
半导体层31例如具有覆盖芯构件30的侧面及底面的部分、及在芯构件30的底部中在Z方向延伸的柱状部。例如半导体层31的柱状部的底部接触于导电体层21。半导体层31例如包含硅。
隧道绝缘膜32将设置着半导体层31的柱状部的部分除外，覆盖半导体层31的侧面及底面。绝缘膜33覆盖隧道绝缘膜32的侧面及底面。阻挡绝缘膜34覆盖绝缘膜33的侧面及底面。隧道绝缘膜32及阻挡绝缘膜34的各者例如包含氧化硅。绝缘膜33例如包含氮化硅(SiN)。
半导体部35包含在比导电体层25靠上层，例如侧面与半导体层31的内壁相接，底面与芯构件30相接。半导体部35与半导体层31之间电连接。半导体部35例如由与半导体层31相同的材料设置。
在存储器柱MP内的半导体层31及半导体部35的上表面，设置着柱状的接点MPC。在图示的区域，显示了2条存储器柱MP中与1条存储器柱MP对应的接点MPC。在在该区域中未连接接点MPC的存储器柱MP，在未图示的区域中连接着接点MPC。在接点MPC的上表面，接触有1个导电体层26，即1条位线BL。在1条位线BL，在由狭缝SLT分隔的空间的各者中，连接着1个接点MPC。
狭缝SLT例如形成为沿着XZ平面扩展的板状，且将导电体层22～25分断。狭缝SLT的上端包含在导电体层25与导电体层26之间的层。狭缝SLT的下端例如包含在设置着导电体层21的层。狭缝SLT例如包含氧化硅等绝缘体。
在以上所说明的存储器柱MP的构造中，存储器柱MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层23交叉的部分、及存储器柱MP与导电体层24交叉的部分的各者作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层25交叉的部分作为选择晶体管ST1发挥功能。
即，半导体层31用作存储单元晶体管MT以及选择晶体管ST1及ST2的各者的通道。绝缘膜33用作存储单元晶体管MT的电荷储存层。由此，存储器柱MP的各者可作为1个NAND串NS发挥功能。
(存储单元阵列10的引出区域HA中的构造)
图6是第1实施方式的半导体存储装置1的引出区域HA中的存储单元阵列10的详细的平面布局的一例，且将与1个串单元SU对应的区域抽出表示。如图6所示，在引出区域HA中存储单元阵列10的平面布局例如沿着X方向被分割为下层连接区域STL、上层连接区域STU、及倾斜区域SLP。另外，在引出区域HA中存储单元阵列10包含多个接点CC。
下层连接区域STL是设置着用来将存储器孔LMH所贯通的导电体层22及23与行解码器模组15之间连接的接点CC的区域。具体来说，下层连接区域STL包含阶差(Level)L0～L9。阶差L1～L9在阶差L0的X方向上的两侧的各者阶梯状地设置。阶差L1与选择栅极线SGS对应。阶差L2～L9分别与字线WL0～WL7对应。
上层连接区域STU是设置着用来将存储器孔UMH所贯通的导电体层24及25与行解码器模组15之间连接的接点CC的区域。具体来说，上层连接区域STU包含阶差L10～L19。阶差L11～L19在阶差L10的X方向上的两侧的各者阶梯状地设置。阶差L10的高度例如与下层连接区域STL中的阶差L9相同。阶差L11～L18分别与字线WL8～WL15对应。阶差L19与选择栅极线SGD对应。
倾斜区域SLP配置在下层连接区域STL及上层连接区域STU与单元区域CA之间。换句话说，倾斜区域SLP位在引出区域HA中的单元区域CA的附近。在第1实施方式的半导体存储装置1中，在上层连接区域STU内连接着接点CC的配线层具有在倾斜区域SLP中弯曲的构造(倾斜构造)。
多个接点CC分别与在下层连接区域STL内设置在单元区域CA侧的阶差L1～L9、及在上层连接区域STU内设置在单元区域CA侧的阶差L11～L19对应地设置。即，选择栅极线SGS电连接于与阶差L1对应的接点CC。字线WL0～WL7分别电连接于与阶差L2～L9对应的接点CC。字线WL8～WL15分别电连接于与阶差L11～L18对应的接点CC。选择栅极线SGD电连接于与阶差L19对应的接点CC。
图7是表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的截面构造的一例。此外，在包含以下的说明中的引出区域HA的剖视图中，将存储器柱MP的构造简化表示。如图7所示，在引出区域HA中存储单元阵列10具有使用图6所说明的阶梯构造及倾斜构造。另外，存储单元阵列10还包含绝缘体层40及导电体层41。
与选择栅极线SGS、字线WL0～WL15、及选择栅极线SGD分别对应的多个导电体层的各者的端部从单元区域CA朝向引出区域HA引出。而且，与选择栅极线SGS、字线WL0～WL15、及选择栅极线SGD分别对应的多个导电体层的各者具有不与上层的导电体层重叠的平台部分。例如，导电体层22及23的各者的平台部分包含在下层连接区域STL。导电体层24及25的各者的平台部分包含在上层连接区域STU。
此外，图7所示的多个平台部分分别与图6所示的阶差L1～L9及L11～L19对应。具体来说，导电体层22的平台部分与阶差L1对应。8层的导电体层23的各者的平台部分分别与阶差L2～L9对应。8层的导电体层24的各者的平台部分分别与阶差L11～L18对应。导电体层25的平台部分与阶差L19对应。
绝缘体层40设置在最上层的导电体层23与最下层的导电体层24之间。在倾斜区域SLP中绝缘体层40的厚度从单元区域CA朝向引出区域HA变薄。因此，单元区域CA中的绝缘体层40的厚度比上层连接区域STU中的绝缘体层40厚。上层连接区域STU中的绝缘体层40的厚度与设置在相邻的导电体层23间的绝缘体层的厚度大致相等，与设置在相邻的导电体层24间的绝缘体层的厚度大致相等。
在倾斜区域SLP中，与上层连接区域STU对应的导电体层24及25的各者沿着绝缘体层40的厚度变化的部分设置。导电体层24及25的各者的厚度在单元区域CA及引出区域HA内大致固定地设置。因此，在倾斜区域SLP中导电体层24及25的各者具有弯曲的部分(倾斜构造)。换句话说，在倾斜区域SLP中绝缘体层40具有其上表面倾斜的部分，导电体层24及25的各者具有沿着绝缘体层40的倾斜的上表面部分倾斜的部分。
在导电体层22～25的各者的平台部分上，设置着柱状的接点CC。在各接点CC上，设置着导电体层41。各导电体层41例如设置在较导电体层26靠上层，经由未图示的区域电连接于行解码器模组15。即，导电体层22～25的各者经由所对应的接点CC及导电体层41电连接于行解码器模组15。
如以上所述，在引出区域HA中存储单元阵列10在下层连接区域STL与上层连接区域STU的各者中具有凹状的阶梯构造。下层连接区域STL中所包含的接点CC连接于从单元区域CA内的导电体层22或23连续的导电体层22或23的端部。上层连接区域STU中所包含的接点CC连接于从单元区域CA内的导电体层24或25连续的导电体层24或25的端部。
在下层连接区域STL与上层连接区域STU的各者，例如包含未连接接点CC的阶梯部分。例如，在连接于最上层的导电体层23的接点CC与连接于最下层的导电体层24的接点CC之间的区域，与导电体层24及25绝缘且设置在与导电体层24及25分别相同的层的多个导电体层阶梯状地设置。
此外，以上所说明的存储单元阵列10的构造只不过为一例，存储单元阵列10也可具有其它构造。例如，导电体层23及24的个数基于字线WL的条数设计。在选择栅极线SGS，也可分配设置为多层的多个导电体层22。在选择栅极线SGS设置为多层的情况下，也可在不同的配线层使用不同的导电体。也可在与选择栅极线SGD对应的导电体层25，分配设置为多层的多个导电体层25。
[1－2]半导体存储装置1的制造方法
以下，适当参照图8，对第1实施方式的半导体存储装置1中的与和字线WL对应的积层构造的形成相关的一系列的制造制程的一例进行说明。图8是表示第1实施方式的半导体存储装置1的制造方法的一例的流程图。图9～图22的各者是表示第1实施方式的半导体存储装置1的制造制程中的包含与存储单元阵列10对应的构造体的截面构造或平面布局的一例。此外，在以下将参照的各制造制程的俯视图表示与图6对应的区域，在剖视图表示与图7对应的区域。
首先，执行步骤S101的处理，如图9所示积层下层的牺牲构件。下层的牺牲构件是通过其后的制程而与存储器孔LMH所贯通的积层配线对应。在本制程中，首先，在半导体衬底20上，将绝缘体层50、及导电体层21依次积层。虽然省略图示，但在绝缘体层50内，形成着与感测放大器模组16等对应的电路。然后，在导电体层21上将绝缘体层51及牺牲构件52交替地积层，在最上层的牺牲构件52上形成绝缘体层53。
导电体层21用作源极线SL。导电体层21例如包含硅(Si)。绝缘体层51及53的各者例如包含氧化硅(SiO2)。例如，形成着牺牲构件52的层数与存储器孔LMH所贯通的选择栅极线SGS及字线WL的条数对应。牺牲构件52例如包含氮化硅(SiN)。
接下来，执行步骤S102的处理，如图10所示形成存储器孔LMH。具体来说，首先，通过光刻法等，形成与存储器孔LMH对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻，形成存储器孔LMH。在俯视时，所形成的多个存储器孔LMH例如锯齿状地配置。
本制程中所形成的存储器孔LMH贯通绝缘体层51及53、以及牺牲构件52的各者，存储器孔LMH的底部例如在导电体层21内停止。本制程中的各向异性蚀刻例如为RIE(Reactive Ion Etching，反应式离子蚀刻)。
接下来，执行步骤S103的处理，如图11所示执行接合部JT的加工与牺牲构件54的填埋。具体来说，首先，在存储器孔LMH内，以填埋至最上层的绝缘体层51的高度为止的方式形成牺牲构件54。然后，例如通过湿式蚀刻而将绝缘体层53各向同性地蚀刻，以存储器孔LMH上部的直径变大的方式加工。
由此，在存储器孔LMH上部，形成与接合部JT对应的开口部。此外，在以下的制造制程的说明中，为了简化说明，设为存储器孔LMH包含接合部JT。然后，在与接合部JT对应的开口部填埋牺牲构件54。结果，形成存储器孔LMH内通过牺牲构件54而填埋的构造。
接下来，执行步骤S104的处理，如图12及图13所示将引出区域HA的绝缘体层53去除。具体来说，首先，通过光刻法等，形成覆盖单元区域CA与引出区域HA内的倾斜区域SLP的一部分的掩模PR。掩模PR例如为光阻。
然后，执行使用所形成的掩模PR的各向同性蚀刻。于是，在引出区域HA中，将设置在下层连接区域STL及上层连接区域STU的绝缘体层53去除。另一方面，在倾斜区域SLP中，伴随蚀刻的进展而将掩模PR的端部的下部中的绝缘体层53的一部分去除，在绝缘体层53形成倾斜部TP。本制程中所使用的掩模PR是在绝缘体层53的加工完成之后去除。
接下来，执行步骤S105的处理，如图14所示积层上层的牺牲构件。上层的牺牲构件是通过其后的制程而与存储器孔UMH所贯通的积层配线对应。在本制程中，在最上层的牺牲构件52及绝缘体层53的露出的部分的上将绝缘体层55及牺牲构件56交替地积层，在最上层的牺牲构件56上形成绝缘体层57。结果，在倾斜区域SLP中，形成为已积层的绝缘体层55及57以及牺牲构件56沿着绝缘体层53的倾斜部TP倾斜的构造。
绝缘体层55及57的各者例如包含氧化硅。例如，形成牺牲构件56的层数与存储器孔UMH所贯通的选择栅极线SGD及字线WL的条数对应。牺牲构件56由与牺牲构件52相同的材料形成，例如包含氮化硅。本制程中所形成的最下层的绝缘体层55与绝缘体层53的组与使用图7所说明的绝缘体层40对应。
接下来，执行步骤S106的处理，如图15所示执行上层的阶梯加工。具体来说，首先，通过光刻法等，形成与图6中的阶差L0及L10对应的区域分别开口的掩模PR。然后，通过各向异性蚀刻将绝缘体层57与牺牲构件56的组加工1段量，如图15(1)所示在掩模PR的开口部分形成阶差L18(第1段加工)。
然后，以与图6中的阶差L1及L11对应的区域分别露出的方式执行掩模PR的细化处理。接着，通过各向异性蚀刻将绝缘体层55或57与牺牲构件56的组加工1段量，如图15(2)所示在掩模PR的开口部分形成阶差L17及L18(第2段加工)。
然后，以与图6中的阶差L2及L12对应的区域分别露出的方式执行掩模PR的细化处理。接着，通过各向异性蚀刻将绝缘体层55或57与牺牲构件56的组加工1段量，如图15(3)所示在掩模PR的开口部分形成阶差L16、L17及L18(第3段加工)。
以后也同样地，将掩模PR的细化处理与各向异性蚀刻的组重复执行直至形成阶差L10为止。然后，本制程中所使用的掩模PR是在上层的阶梯加工完成之后去除。由此，如图16及图17所示，形成阶差L10～L19。更具体来说，阶差L11～L19在下层连接区域STL与上层连接区域STU的各者中，在阶差L10的X方向上的两侧的各者阶梯状地设置。
接下来，执行步骤S107的处理，如图18所示执行下层的阶梯加工。具体来说，首先，通过光刻法等，形成下层连接区域STL开口的掩模PR，接着执行各向异性蚀刻。在本制程中，在下层连接区域STL中，在加工前形成着阶差L10的部分执行蚀刻直至到达至阶差L0为止。由此，形成阶差L0～L9。更具体来说，阶差L1～L9在下层连接区域STL中，在阶差L0的X方向上的两侧的各者阶梯状地设置。本制程中所使用的掩模PR是在下层的阶梯加工完成之后去除。
接下来，执行步骤S108的处理，如图19所示形成存储器孔UMH。具体来说，首先，形成绝缘体层58，将形成在下层连接区域STL与上层连接区域STU的各者的阶梯部分通过绝缘体层58填埋。然后，例如通过CMP(Chemical Mechanical Polishing，化学机械抛光)，使绝缘体层58的上表面平坦化。
然后，通过光刻法等，形成与存储器孔UMH对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻，形成存储器孔UMH。在俯视时，所形成的多个存储器孔UMH分别与多个存储器孔LMH重叠。即，通过本制程，形成在存储器孔LMH内的牺牲构件54在存储器孔UMH的底部露出。
接下来，执行步骤S109的处理，如图20所示形成存储器柱MP。具体来说，首先，经由存储器孔UMH，将存储器孔LMH内的牺牲构件54去除。由此，形成开口为存储器柱MP的形状的存储器孔。然后，在存储器孔的侧面及底面与绝缘体层58的上表面，依次形成阻挡绝缘膜34、绝缘膜33、及隧道绝缘膜32。
然后，在将存储器孔底部的阻挡绝缘膜34、绝缘膜33、及隧道绝缘膜32去除之后，依次形成半导体层31及芯构件30，将存储器孔内通过芯构件30填埋。然后，将形成在存储器孔上部的芯构件30的一部分去除，在其空间填埋半导体材料(半导体部35)。然后，将残存在较绝缘体层58靠上层的阻挡绝缘膜34、绝缘膜33、隧道绝缘膜32、半导体层31、及半导体材料去除。
由此，在存储器孔内形成与存储器柱MP对应的构造体。在形成存储器柱MP之后，在存储器柱MP的上表面及绝缘体层58上，例如形成绝缘体层59。绝缘体层59例如包含氧化硅。
接下来，执行步骤S110的处理，如图21及图22所示执行积层配线的置换处理。具体来说，首先，通过光刻法等，形成与狭缝SLT对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻，形成狭缝SLT。本制程中所形成的狭缝SLT将绝缘体层51、53、55、57、58及59、以及牺牲构件52及56的各者分断，狭缝SLT的底部例如在设置着导电体层21的层内停止。此外，狭缝SLT的底部只要至少到达至形成着导电体层21的层即可。本制程中的各向异性蚀刻例如为RIE。
然后，例如通过利用热磷酸的湿式蚀刻，将牺牲构件52及56选择性地去除。将牺牲构件52及56去除的构造体通过多个存储器柱MP等维持其立体构造。然后，经由狭缝SLT，在将牺牲构件52及56去除的空间填埋导电体。本制程中的导电体的形成例如使用CVD。然后，通过回蚀处理，将形成在狭缝SLT内部与绝缘体层59的上表面的导电体去除。在本制程中，只要至少在狭缝SLT内形成在相邻的配线层的导电体分离即可。
由此，分别形成与选择栅极线SGS对应的导电体层22、与字线WL0～WL7分别对应的多个导电体层23、与字线WL8～WL15分别对应的多个导电体层24、及与选择栅极线SGD对应的导电体层25。本制程中所形成的导电体层22～25也可包含障壁金属。在该情况下，在牺牲构件52及56的去除后的导电体的形成中，例如在作为障壁金属成膜氮化钛之后，形成钨。本制程中所使用的狭缝SLT在形成着积层配线之后通过绝缘体填埋。
通过以上所说明的第1实施方式的半导体存储装置1的制造制程，形成存储器柱MP、连接于存储器柱MP源极线SL、字线WL、以及选择栅极线SGS及SGD的各者。然后，通过其后的制造制程，使用通过所述制造制程而形成的阶差L1～L9及L11～L19，形成分别连接于字线WL、以及选择栅极线SGS及SGD的多个接点CC。此外，以上所说明的制造制程只不过为一例，也可在各制造制程之间插入其它处理，也可将制造制程的顺序在不产生问题的范围内替换。
[1－3]第1实施方式的效果
根据以上所说明的第1实施方式的半导体存储装置1，能够抑制接点CC起因的不良，能够提高良率。以下，对第1实施方式的半导体存储装置1的详细的效果进行说明。
在存储单元三维地积层而成的半导体存储装置中，例如将用作字线WL的板状的配线积层，在贯通该积层配线的存储器柱内，形成用来作为存储单元晶体管MT发挥功能的构造体。所积层的字线WL例如在端部中阶梯状地引出，在该阶梯状的区域设置着用来与行解码器模组电连接的接点。
另外，在存储单元三维地积层而成的半导体存储装置中，存在随着字线WL的积层数增加，而在Z方向形成2根以上的柱连结的存储器柱的情形。而且，在柱连结的部分中，可形成比在其它部分相邻的配线层间的层间绝缘膜厚的层间绝缘膜。将此种半导体存储装置中的引出区域HA的截面构造的一例示于图23。图23是第1实施方式的比较例中的存储单元阵列10的截面构造的一例，表示与第1实施方式中所说明的图7对应的区域。
如图23所示，第1实施方式的比较例中的存储单元阵列10的构造相对于第1实施方式中所说明的存储单元阵列10的构造，将倾斜区域SLP省略，最上层的导电体层23与最下层的导电体层24之间的构造不同。具体来说，在第1实施方式的比较例中的存储单元阵列10中，在最上层的导电体层23与最下层的导电体层24之间设置着绝缘体层42。而且，绝缘体层42从单元区域CA遍及引出区域HA内的上层连接区域STU以大致均匀的厚度设置。
即，在第1实施方式的比较例中的存储单元阵列10中，在上层连接区域STU中，最上层的导电体层23与最下层的导电体层24之间的绝缘体层42的厚度比相邻的导电体层23间的绝缘体层的厚度厚，且比相邻的导电体层24间的绝缘体层的厚度厚。换句话说，在第1实施方式的比较例中的存储单元阵列10中，在引出区域HA中包含绝缘体层的间隔不同的部分。
因此，在第1实施方式的比较例中的存储单元阵列10的构造中，像第1实施方式中所说明的步骤S106及S107一样，在将凹状的阶梯构造形成在上层连接区域STU与下层连接区域STL的各者之后将下层连接区域STL中的凹状的阶梯构造一起加工至下层为止的情况下，会产生由绝缘体层42的影响所致的蚀刻不均。即，在第1实施方式的比较例中的存储单元阵列10的构造中，会产生由下层连接区域STL中的阶梯构造不均所致的接点CC的不良。
相对于此，第1实施方式的半导体存储装置1在存储单元阵列10的引出区域HA具有倾斜区域SLP。而且，与上层连接区域STU对应的最下层的导电体层24在倾斜区域SLP中倾斜，在上层连接区域STU中经由最上层的导电体层23与绝缘体层40而相邻。即，在第1实施方式中的存储单元阵列10中，引出区域HA中的积层配线的端部中的绝缘体层的间隔大致均等地设置。
由此，在第1实施方式的半导体存储装置1的制造方法中，像步骤S106及S107一样，在将凹状的阶梯构造形成在上层连接区域STU与下层连接区域STL的各者之后将下层连接区域STL中的凹状的阶梯构造一起加工至下层为止的情况下，抑制由绝缘体层40的影响所致的蚀刻不均。
结果，在第1实施方式的半导体存储装置1的制造方法中，能够抑制由下层连接区域STL中的阶梯构造不均所致的接点CC的不良。即，第1实施方式的半导体存储装置1能够抑制接点CC起因的不良，能够提高良率。
[2]第2实施方式
在第2实施方式的半导体存储装置1中，相对于第1实施方式的半导体存储装置1，在引出区域HA中与接合部JT对应的层追加虚设字线。以下，关于第2实施方式的半导体存储装置1对与第1实施方式不同的方面进行说明。
[2－1]存储单元阵列10的构造
图24是表示第2实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的平面布局的一例。如图24所示，第2实施方式中的引出区域HA内的存储单元阵列10的平面布局相对于第1实施方式中使用图6所说明的存储单元阵列10的平面布局，上层连接区域STU中的阶差的数量不同。
具体来说，第2实施方式中的上层连接区域STU包含阶差L10～L20。阶差L11～L20在阶差L10的X方向上的两侧的各者阶梯状地设置。阶差L10的高度例如与下层连接区域STL中的阶差L9相同。阶差L11与虚设字线DWL对应。该虚设字线DWL为不连接于NAND串NS的配线。阶差L12～L19分别与字线WL8～WL15对应。阶差L20与选择栅极线SGD对应。
多个接点CC例如在上层连接区域STU内与设置在单元区域CA侧的阶差L12～L20对应地设置。即，在第2实施方式中，字线WL8～WL15分别电连接于与阶差L12～L19对应的接点CC。选择栅极线SGD电连接于与阶差L20对应的接点CC。此外，在第2实施方式中的虚设字线DWL可连接着接点CC，也可不连接接点CC。
图25是表示第2实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的截面构造的一例。如图25所示，第2实施方式中的引出区域HA内的存储单元阵列10的构造相对于第1实施方式中使用图7所说明的存储单元阵列10的构造，从接合部JT起上方的积层配线的构造不同。具体来说，第2实施方式中的存储单元阵列10在引出区域HA中包含导电体层60，在单元区域中包含绝缘体层61。
导电体层60与虚设字线DWL对应。导电体层60在上层连接区域STU中，设置在最上层的导电体层23与最下层的导电体层24之间，最上层的导电体层23与最下层的导电体层24的各者通过绝缘体层而分离。而且，导电体层60在倾斜区域SLP中断开。导电体层60的厚度设计为与导电体层23及24的各者的厚度大致相等。另外，隔着导电体层60的绝缘体层的各者的厚度设计为与相邻的导电体层23间的绝缘体层的厚度大致相等，且与相邻的导电体层24间的绝缘体层的厚度大致相等。
绝缘体层61在单元区域CA中，设置在最上层的导电体层23与最下层的导电体层24之间，例如与最上层的导电体层23与最下层的导电体层24的各者接触。而且，绝缘体层61在倾斜区域SLP中断开，断开的绝缘体层61的侧面与导电体层60的端部的侧面及隔着导电体层60的绝缘体层的端部的侧面接触。另外，绝缘体层61的厚度比隔着导电体层60的绝缘体层的各者的厚度厚，且比隔着导电体层60的绝缘体层的合计厚度厚，进而绝缘体层61的上表面与导电体层60上的绝缘体层的上表面对齐。因此，在第2实施方式中的存储单元阵列10中，最上层的导电体层23与最下层的导电体层24的Z方向上的间隔在单元区域CA与引出区域HA的上层连接区域STU相互大致相同。换句话说，在第2实施方式中，在倾斜区域SLP中，不具有导电体层24及25弯曲的部分(倾斜部分)。
在第2实施方式中，与虚设字线DWL、字线WL8～WL15、及选择栅极线SGD分别对应的多个导电体层的各者在上层连接区域STU中，具有不与上层的导电体层重叠的平台部分。图25所示的上层连接区域STU中的多个平台部分分别与图24所示的阶差L11～S20对应。具体来说，导电体层60的平台部分与阶差L11对应。8层的导电体层24的各者的平台部分分别与阶差L12～L19对应。导电体层25的平台部分与阶差L20对应。
第2实施方式的半导体存储装置1的其它构成由于与第1实施方式的半导体存储装置1相同，所以省略说明。此外，在第2实施方式的半导体存储装置1中，接合部JT的上表面可接触于导电体层24，也可不接触于导电体层24。另外，设置在最上层的导电体层23与最下层的导电体层24之间的导电体层60的数量并不限定为1个，也可设置多个。
[2－2]半导体存储装置1的制造方法
以下，适当参照图26，对第2实施方式的半导体存储装置1中的与和字线WL对应的积层构造的形成相关的一系列的制造制程的一例进行说明。图26是表示第2实施方式的半导体存储装置1的制造方法的一例的流程图。图27～图36的各者是表示第2实施方式的半导体存储装置1的制造制程中的包含与存储单元阵列10对应的构造体的截面构造或平面布局的一例。
首先，执行步骤S201的处理，如图27所示积层下层的牺牲构件。在本制程中，首先，与第1实施方式中的步骤S101相同，在半导体衬底20上，将绝缘体层50、及导电体层21依次积层，在导电体层21上将绝缘体层51及牺牲构件52交替地积层。然后，在最上层的牺牲构件52上，依次形成绝缘体层51、牺牲构件70、及绝缘体层53。牺牲构件70与虚设字线DWL对应。牺牲构件70由与牺牲构件52相同的材料形成，例如包含氮化硅(SiN)。
接下来，执行步骤S202的处理，如图28及图29所示将单元区域CA的牺牲构件70去除。具体来说，首先，通过光刻法等，形成覆盖下层连接区域STL及上层连接区域STU与倾斜区域SLP的一部分的掩模PR。掩模PR例如为光阻。
然后，执行使用所形成的掩模PR的蚀刻。于是，在单元区域CA中，将比最上层的牺牲构件52靠上层的绝缘体层51及53以及牺牲构件70去除。另一方面，在倾斜区域SLP中，伴随蚀刻的进展而将掩模PR的端部的下部中的绝缘体层53的一部分去除。本制程中所使用的掩模PR是在绝缘体层51及53以及牺牲构件70的加工完成之后去除。此外，在本制程中的蚀刻中，只要至少将单元区域CA中的牺牲构件70去除即可。另外，在本制程中可使用各向异性蚀刻，也可使用各向同性蚀刻。
接下来，执行步骤S203的处理，执行绝缘体层61的形成及平坦化。具体来说，首先，如图30所示形成绝缘体层61，将在步骤S202中将牺牲构件70及绝缘体层51去除的区域通过绝缘体层61而填埋。
然后，例如通过CMP(Chemical Mechanical Polishing)使绝缘体层61的上表面平坦化，如图31所示，形成于在步骤S202中将牺牲构件70及绝缘体层51去除的区域残留绝缘体层61的构造。在本制程中，优选为将绝缘体层53的厚度维持为与绝缘体层51大致相同的厚度。此外，在第2实施方式中，也可以残留在绝缘体层53与绝缘体层51上的绝缘体层61的合计的厚度成为与绝缘体层51大致相同的厚度的方式形成。
接下来，执行第1实施方式中所说明的步骤S102及S103的处理，如图32所示，形成存储器孔LMH，执行接合部JT的加工与牺牲构件54的填埋。在第2实施方式中，存储器孔LMH贯通绝缘体层61而设置。在接合部JT的加工中，例如以在绝缘体层61内存储器孔LMH所贯通的部分的直径变大的方式加工。
接下来，执行第1实施方式中所说明的步骤S105的处理，如图33所示积层上层的牺牲构件。在本制程中，在绝缘体层53及绝缘体层61上将牺牲构件56及绝缘体层55交替地积层，在最上层的牺牲构件56上形成绝缘体层57。在第2实施方式中，由于绝缘体层53的上表面与绝缘体层61的上表面对齐，所以在倾斜区域SLP中，未形成像第1实施方式一样的倾斜的构造。
接下来，执行步骤S204的处理，执行上层的阶梯加工。步骤S204中的阶梯加工的方法与第1实施方式中所说明的步骤S106相同，所形成的掩模的细化处理与各向异性蚀刻的组重复执行直至形成阶差L10为止。即，执行本制程中的蚀刻直至将牺牲构件70分断为止。由此，如图34及图35所示，形成阶差L10～L20。更具体来说，阶差L11～L20在下层连接区域STL与上层连接区域STU的各者中，在阶差L10的X方向上的两侧的各者阶梯状地设置。
接下来，执行步骤S205的处理，如图36所示执行下层的阶梯加工。步骤S205中的阶梯加工的方法与第1实施方式中所说明的步骤S107相同，首先，形成与下层连接区域STL对应的区域开口的掩模PR。然后，执行各向异性蚀刻直至在加工前形成着阶差L10的部分到达至阶差L0为止。由此，形成阶差L0～L9。本制程中所使用的掩模PR是在下层的阶梯加工完成之后去除。
接下来，依次执行第1实施方式中所说明的步骤S108、S109、及S110的处理。由此，形成存储器柱MP与连接于存储器柱MP的源极线SL、字线WL、以及选择栅极线SGS及SGD的各者。然后，通过其后的制造制程，使用通过所述制造制程而形成的阶差L1～L9及L12～L20，形成分别连接于字线WL、以及选择栅极线SGS及SGD的多个接点CC。
关于以上所说明的第2实施方式的半导体存储装置1的制造制程的其它的方面由于与第1实施方式的半导体存储装置1相同，所以省略说明。此外，以上所说明的制造制程只不过为一例，也可在各制造制程之间插入其它处理，也可将制造制程的顺序在不产生问题的范围内替换。
[2－3]第2实施方式的效果
如以上所述，第2实施方式的半导体存储装置1在存储单元阵列10的引出区域HA具有虚设字线DWL(导电体层60)。而且，最下层的导电体层24与导电体层60之间的绝缘体层、与最上层的导电体层23与导电体层60之间的绝缘体层以大致均等的厚度设置。即，在第2实施方式的半导体存储装置1的制造制程中，引出区域HA中的绝缘体层及牺牲构件的厚度可大致均等地形成。
由此，在第2实施方式的半导体存储装置1的制造方法中，像步骤S204及S205一样，在将凹状的阶梯构造形成在上层连接区域STU与下层连接区域STL的各者之后将下层连接区域STL中的凹状的阶梯构造一起加工至下层为止的情况下，抑制由最上层的导电体层23与最下层的导电体层24之间的层的影响所致的蚀刻不均。
结果，在第2实施方式的半导体存储装置1的制造方法中，可抑制由下层连接区域STL中的阶梯构造不均所致的接点CC的不良。即，第2实施方式的半导体存储装置1与第1实施方式相同，能够抑制接点CC起因的不良，能够提高良率。
[3]第3实施方式
在第3实施方式的半导体存储装置1中，相对于第2实施方式的半导体存储装置1将引出区域HA中的阶梯构造省略，通过贯通积层配线的接点而将积层配线与行解码器模组15电连接。以下，关于第3实施方式的半导体存储装置1对与第1及第2实施方式不同的方面进行说明。
[3－1]存储单元阵列10的构造
图37是表示第3实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的平面布局的一例。如图37所示，第3实施方式中的引出区域HA内的存储单元阵列10的平面布局相对于第2实施方式中使用图24所说明的存储单元阵列10的平面布局，将阶梯构造，即阶差L0～L20省略。另外，第3实施方式中的接点CC具有导电体部80及绝缘体膜81。
具体来说，第3实施方式中的接点CC贯通字线WL等积层配线。而且，与选择栅极线SGS、字线WL0～WL15、及选择栅极线SGD分别对应的多个接点CC的各者的底部分别接触于对应的配线层。在各接点CC中，导电体部80设置为在Z方向延伸的柱状。绝缘体膜81以覆盖导电体部80的侧面的方式设置，将接点CC所贯通的积层配线与该接点CC之间电绝缘。
图38是表示第3实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的截面构造的一例。如图38所示，第3实施方式中的引出区域HA内的存储单元阵列10的构造相对于第2实施方式中使用图25所说明的存储单元阵列10的构造，积层配线及接点CC的构造不同。
具体来说，在引出区域HA中，导电体层22、23、24、及25的各者的端部从单元区域CA设置至下层连接区域STL为止。在下层连接区域STL及上层连接区域STU中，导电体层60设置在最上层的导电体层23及最下层的导电体层24之间。而且，各接点CC贯通较所对应的导电体层靠上层的导电体层。
例如，与选择栅极线SGS对应的接点CC贯通较导电体层22靠上层的导电体层23、24、25、及60，底部接触于导电体层22。与字线WL0对应的接点CC贯通较最下层的导电体层23靠上层的导电体层23、24、25、及60，底部接触最下层的导电体层23。与字线WL8对应的接点CC贯通较最下层的导电体层24靠上层的导电体层24、及25，底部接触于最下层的导电体层24。关于其它接点CC也相同，根据所连接的配线层贯通上层的导电体层，底部接触于所对应的导电体层。
第3实施方式的半导体存储装置1的其它构成由于与第2实施方式的半导体存储装置1相同，所以省略说明。此外，在第3实施方式的半导体存储装置1中，接合部JT的上表面可接触于导电体层24，也可不接触于导电体层24。设置在最上层的导电体层23与最下层的导电体层24之间的导电体层60的数量并不限定为1个，也可设置多个。另外，第3实施方式的半导体存储装置1的接点构造也能够应用于与第1实施方式的半导体存储装置1对应的引出区域HA中的积层配线的构造。
[3－2]半导体存储装置1的制造方法
以下，适当参照图39，对第3实施方式的半导体存储装置1中的与和字线WL对应的积层构造的形成相关的一系列的制造制程的一例进行说明。图39是表示第3实施方式的半导体存储装置1的制造方法的一例的流程图。图40及图42的各者是表示第3实施方式的半导体存储装置1的制造制程中的包含与存储单元阵列10对应的构造体的截面构造的一例。
首先，与第2实施方式相同，依次执行步骤S201、S202、S203、S102、S103、及S105的处理。由此，在半导体衬底20上，形成与第2实施方式中所说明的图33相同的构造。
接下来，执行步骤S301的处理，形成接触部。具体来说，首先，如图40所示形成硬质掩模HM。为了硬质掩模HM的形成，首先在绝缘体层57上形成例如金属膜。然后，将该金属膜通过光刻法及蚀刻而以形成着与选择栅极线SGS及SGD以及字线WL0～WL15分别对应的多个接点CC的区域开口的方式加工。以下，将与选择栅极线SGS对应的硬质掩模HM的开口部称为开口部HS。将与字线WL15～WL0对应的硬质掩模HM的开口部分别称为开口部H1～H16。将与选择栅极线SGD对应的硬质掩模HM的开口部称为开口部HD。
此处，使用图41，对形成分别到达至与开口部H1～H16分别对应的多个导电体层的多个接触孔的方法的一例进行说明。图41是表示第3实施方式的半导体存储装置1的制造制程中的接触孔的加工方法的一例的表格。图41表示了蚀刻执行次数与作为蚀刻执行时的蚀刻对象的开口部的关系。另外，在加工时实施蚀刻的部位记载“○”。未记载“○”的开口部在其加工时由光阻等覆盖，避免开口部的蚀刻。
如图41所示，在第1次的加工中，以开口部H1～H16作为对象执行蚀刻，例如将硬质掩模HM与到达至最上层的接触层的接触孔开口。在本说明书中所谓“接触层”，与到达接触孔的目标的导电体层对应。
在第2次的加工中，以开口部H2、H4、H6、H8、H10、H12、H14、及H16作为对象将1组(20)的牺牲构件及绝缘体层蚀刻，形成分别到达至不同的2层的多个接触孔。
在第3次的加工中，以开口部H3、H4、H7、H8、H11、H12、H15、及H16作为对象将2组(21)的牺牲构件及绝缘体层蚀刻，形成分别到达至不同的4层的多个接触孔。
在第4次的加工中，以开口部H5、H6、H7、H8、H13、H14、H15、及H16作为对象将4组(22)的牺牲构件及绝缘体层蚀刻，形成分别到达至不同的8层的多个接触孔。
在第5次的加工中，以开口部H9、H10、H11、H12、H13、H14、H15、及H16作为对象将8组(23)+1组的牺牲构件及绝缘体层蚀刻，形成分别到达至不同的16层的多个接触孔。
如以上所述，将硬质掩模HM与到达至最上层的接触层的接触孔通过第1次的加工而开口之后，利用第k次(k为1以上的整数)的加工将2k－1组的牺牲构件及绝缘体层蚀刻。由此，形成分别到达至不同的2k层的多个接触孔。
利用使用图41所说明的方法形成接触孔的情况下的存储单元阵列10的截面构造的一例与图42对应。如图42所示，与开口部HD、及HD1～HD8分别对应的多个接触孔的底部分别到达至不同的层的牺牲构件56。与开口部HD9～HD16、及HS分别对应的多个接触孔的底部分别到达至不同的层的牺牲构件52。而且，若接触孔的加工完成，则将硬质掩模HM去除。然后，在通过本制程而形成的多个接触孔的内部，例如填埋与牺牲构件52及56不同的牺牲构件。
接下来，依次执行第1实施方式中所说明的步骤S108、S109、及S110的处理。由此，形成存储器柱MP与连接于存储器柱MP的源极线SL、字线WL、以及选择栅极线SGS及SGD的各者。然后，使用通过所述制造制程而形成的接触孔，形成分别连接于字线WL、以及选择栅极线SGS及SGD的多个接点CC。
关于以上所说明的第3实施方式的半导体存储装置1的制造制程的其它方面由于与第1实施方式的半导体存储装置1相同，所以省略说明。此外，以上所说明的制造制程只不过为一例，也可在各制造制程之间插入其它处理，也可将制造制程的顺序在不产生问题的范围内替换。接点CC也可在接触孔的形成后且存储器柱MP的形成前形成。
[3－3]第3实施方式的效果
如以上所述，第3实施方式的半导体存储装置1与第2实施方式相同，在存储单元阵列10的引出区域HA具有虚设字线DWL(导电体层60)。而且，在第3实施方式中的存储单元阵列10中，不形成阶梯状的接触区域，而设置贯通积层配线的接点CC。
由此，在第3实施方式的半导体存储装置1的制造方法中，像步骤S301一样，在形成和与上层连接区域STU对应的积层配线及与下层连接区域STL对应的积层配线的各者对应的接触孔的加工中，抑制由最上层的导电体层23与最下层的导电体层24之间的层的影响所致的蚀刻不均。
结果，在第3实施方式的半导体存储装置1的制造方法中，可抑制由下层连接区域STL中的接触孔深度不均所致的接点CC的不良。即，第3实施方式的半导体存储装置1与第2实施方式相同，能够抑制接点CC起因的不良，能够提高良率。
[4]第4实施方式
第4实施方式的半导体存储装置1是与第1实施方式的半导体存储装置1对应的引出区域HA中的阶梯构造的变化例。以下，关于第4实施方式的半导体存储装置1对与第1～第3实施方式不同的方面进行说明。
[4－1]存储单元阵列10的构造
图43是表示第4实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的平面布局的一例。如图43所示，第4实施方式中的引出区域HA内的存储单元阵列10的平面布局相对于第1实施方式中使用图6所说明的存储单元阵列10的平面布局，下层连接区域STL中的阶梯构造与上层连接区域STU中的阶梯构造连续。
具体来说，在第4实施方式中，下层连接区域STL包含阶差L0～L8，上层连接区域STU包含阶差L9～L17。而且，在引出区域HA中，阶差L0～L17沿着X方向排列。阶差L0与选择栅极线SGS对应。阶差L1～L16分别与字线WL0～WL15对应。阶差L17与选择栅极线SGD对应。
图44是表示第4实施方式的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的截面构造的一例。如图44所示，第4实施方式中的引出区域HA内的存储单元阵列10的构造相对于第1实施方式中使用图7所说明的存储单元阵列10的构造，例如不设置未连接接点CC的阶梯部分。换句话说，在第4实施方式中的存储单元阵列10中，例如不设置在第1实施方式中在下层连接区域STL及上层连接区域STU的各者中沿着X方向凹状地形成的阶梯构造。
因此，在第4实施方式中的存储单元阵列10中，下层连接区域STL中的最上层的导电体层23的平台部分与上层连接区域STU中的最下层的导电体层24的平台部分相邻。第4实施方式的半导体存储装置1的其它构成由于与第1实施方式的半导体存储装置1相同，所以省略说明。
[4－2]半导体存储装置1的制造方法
第4实施方式的半导体存储装置1的制造方法的流程与第1实施方式的半导体存储装置1相同。在第4实施方式中，连续地执行第1实施方式的半导体存储装置的制造方法的步骤S106的处理(上层的阶梯加工)与步骤S107的处理(下层的阶梯加工)，这些处理方法不同。
以下，使用图45～图47，对第4实施方式的半导体存储装置1的引出区域HA中的阶梯加工的方法进行说明。图45～图47的各者是表示第4实施方式的半导体存储装置1的制造制程中的包含与存储单元阵列10对应的构造体的截面构造或平面布局的一例。
首先，如图45所示，通过光刻法等，形成与图43中的阶差L0对应的区域开口的掩模PR。然后，通过各向异性蚀刻而将绝缘体层57与牺牲构件56的组加工1段量，如图45(1)所示在掩模PR的开口部分形成阶差L16(第1段加工)。
然后，以与图43中的阶差L1对应的区域露出的方式执行掩模PR的细化处理。接着，通过各向异性蚀刻而将绝缘体层55或57与牺牲构件56的组加工1段量，如图45(2)所示在掩模PR的开口部分形成阶差L15及L16(第2段加工)。
然后，以与图6中的阶差L2对应的区域露出的方式执行掩模PR的细化处理。接着，通过各向异性蚀刻而将绝缘体层55或57与牺牲构件56的组加工1段量，如图45(3)所示在掩模PR的开口部分形成阶差L14、L15及L16(第3段加工)。
以后也同样地，将掩模PR的细化处理与各向异性蚀刻的组重复执行直至形成阶差L0为止。而且，本制程中所使用的掩模PR是在阶梯加工完成之后去除。由此，如图46及图47所示，形成阶差L0～L17。更具体来说，下层连接区域STL中的阶差L0～L8与上层连接区域STU中的阶差L9～L17在X方向依次排列而设置。第4实施方式的半导体存储装置1的其它制造制程由于与第1实施方式的半导体存储装置1的制造制程相同，所以省略说明。
[4－3]第4实施方式的效果
如以上所述，第4实施方式的半导体存储装置1在引出区域HA中形成与第1实施方式不同的阶梯构造。在像第4实施方式的半导体存储装置1一样的引出区域HA中的存储单元阵列10的构造中，也与第1实施方式相同，可抑制由最上层的导电体层23与最下层的导电体层24之间的绝缘体层40的影响所致的阶梯构造的不均。因此，第4实施方式的半导体存储装置1与第1实施方式相同，能够抑制接点CC起因的不良，能够提高良率。
[4－4]第4实施方式的变化例
以上所说明的第4实施方式的半导体存储装置1的引出区域HA中的阶梯构造也能够应用于第2实施方式的半导体存储装置1。以下，作为第4实施方式的变化例，对将第2实施方式与第4实施方式组合的情况下的一例进行说明。
图48是表示第4实施方式的变化例的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的平面布局的一例。如图48所示，第4实施方式的变化例中的引出区域HA内的存储单元阵列10的平面布局相对于第2实施方式中使用图24所说明的存储单元阵列10的平面布局，下层连接区域STL中的阶梯构造与上层连接区域STU中的阶梯构造连续。
具体来说，在第4实施方式的变化例中，下层连接区域STL包含阶差L0～L9，上层连接区域STU包含阶差L10～L18。而且，在引出区域HA中，阶差L0～L18沿着X方向排列。阶差L0与选择栅极线SGS对应。阶差L1～L8分别与字线WL0～WL7对应。阶差L9与虚设字线DWL对应。阶差L10～L17分别与字线WL8～WL15对应。阶差L18与选择栅极线SGD对应。此外，在本例中阶差L9包含在下层连接区域STL，但阶差L9也可包含在上层连接区域STU。
图49是表示第4实施方式的变化例的半导体存储装置1所具备的存储单元阵列10的引出区域HA中的截面构造的一例。如图49所示，第4实施方式的变化例中的引出区域HA内的存储单元阵列10的构造相对于第2实施方式中使用图25所说明的存储单元阵列10的构造，例如不设置未连接接点CC的阶梯部分。换句话说，在第4实施方式的变化例中的存储单元阵列10中，例如不设置在第2实施方式中在下层连接区域STL及上层连接区域STU的各者中沿着X方向凹状地形成的阶梯构造。
因此，在第4实施方式的变化例中的存储单元阵列10中，下层连接区域STL中的最上层的导电体层23的平台部分与上层连接区域STU中的最下层的导电体层24的平台部分经由与虚设字线DWL对应的平台部分而相邻。
第4实施方式的变化例的半导体存储装置1的其它构成与第2实施方式的半导体存储装置1相同。另外，第4实施方式的变化例的半导体存储装置1的制造方法由于与相对于第2实施方式中所说明的制造方法组合第4实施方式中所说明的制造方法者相同，所以省略说明。第4实施方式的变化例的半导体存储装置1能够获得与第4实施方式的半导体存储装置1相同的效果。
[5]其它变化例等
实施方式的半导体存储装置包含积层部、柱、以及第1及第2接点。积层部设置在第1区域与第2区域，包含多个第1导电体层、多个第2导电体层、及第1绝缘体层。第1区域包含存储单元。第2区域与第1区域不同。多个第1导电体层在衬底的上方相互在第1方向相隔而积层。多个第2导电体层在多个第1导电体层的上方相互在第1方向相隔而积层。第1绝缘体层设置在最上层的第1导电体层与最下层的第2导电体层之间。柱在第1区域内贯通多个第1导电体层、多个第2导电体层及第1绝缘体层。多个第1接点在第2区域内分别连接于多个第1导电体层。多个第2接点在第2区域内分别连接于多个第2导电体层。所述第1区域内的所述第1绝缘体层的所述第1方向上的厚度比所述第2区域内的所述第1绝缘体层的所述第1方向上的厚度厚。由此，能够提高半导体存储装置的良率。
在所述实施方式中，存储器柱MP与导电体层26之间可经由2个以上的接点而电连接，也可经由其它配线而电连接。狭缝SLT内也可通过多种绝缘体而构成。存储器柱MP的个数及配置可设计为任意的个数及配置。与各存储器柱MP重叠的位线BL的条数可设计为任意的条数。在存储器柱MP高密度地配置的情况下，也可在相邻的狭缝SLT间设置1个以上的仅将导电体层25分断的狭缝。在该情况下，通过将导电体层25分断的狭缝与狭缝SLT而分隔的区域与1个串单元SU对应。
在所述实施方式中，例示了在引出区域HA中形成沿着X方向的阶梯构造的情形，但也可在存储单元阵列10形成2列以上的阶梯构造。具体来说，例如在形成2列的阶梯构造的情况下，形成与字线WL0对应的导电体层的平台部分与在Y方向与字线WL1对应的导电体层相邻，且与在X方向与字线WL2对应的导电体层相邻的构造。
另外，在第1及第2实施方式中，例示了在X方向凹状的阶梯构造在下层连接区域STL与上层连接区域STU分别形成各1个的情形，但并不限定于此。例如，凹状的阶梯构造也可在下层连接区域STL及上层连接区域STU的各者设置2个以上。在该情况下，在引出区域HA中，凹状的阶梯构造可沿着X方向排列3个以上。
在所述实施方式中，存储单元阵列10的构造也可为其它构造。例如，存储器柱MP也可为多个柱在Z方向连结有3根以上的构造。在该情况下，在存储器柱MP，追加贯通与字线WL对应的积层配线的柱。也可在存储器柱MP包含多个接合部JT。另外，在所述实施方式中，例示了存储器柱MP包含接合部JT的情形，但也可不形成接合部JT。在该情况下，存储器柱MP将与存储器孔LMH对应的部分及与存储器孔UMH对应的部分直接连接。
在所述实施方式中，以半导体存储装置1具有在存储单元阵列10下设置着感测放大器模组16等电路的构造的情形为例进行了说明，但并不限定于此。例如，半导体存储装置1也可为在半导体衬底20上形成着存储单元阵列10及感测放大器模组16的构造。另外，半导体存储装置1也可为将设置着感测放大器模组16等的芯片与设置着存储单元阵列10的芯片贴合的构造。
在所述实施方式中，对字线WL与选择栅极线SGS相邻，且字线WL与选择栅极线SGD相邻的构造进行了说明，但并不限定于此。例如，也可在最上层的字线WL与选择栅极线SGD之间设置虚设字线。同样地，也可在最下层的字线WL与选择栅极线SGS之间设置虚设字线。另外，接合部JT附近的导电体层也可用作虚设字线。
在所述实施方式中使用于说明的附图中，例示了存储器孔MH或狭缝SLT具有锥形状的情形，但并不限定于此。例如，存储器孔MH也可具有倒锥形状，也可具有中间部分鼓出的形状。同样地，狭缝SLT也可具有倒锥形状，也可具有中间部分鼓出的形状。
在所述实施方式中，例示了经由存储器柱MP的底部而将半导体层31与导电体层21电连接的情形，但并不限定于此。半导体层31与导电体层21也可经由存储器柱MP的侧面而电连接。在该情况下，形成将形成在存储器柱MP的侧面部分的隧道绝缘膜32、绝缘膜33、及阻挡绝缘膜34的一部分去除，经由该部分而将半导体层31与导电体层21接触的构造。
在本说明书中“连接”表示电连接，但不将例如在之间介隔其它元件的情况除外。另外，“电连接”只要能够与电连接者相同地动作，则也可介隔绝缘体。“连续地设置”表示通过相同的制造制程而形成。在某构成要素中连续地设置的部分未形成交界。“连续地设置”与从某膜或层中的第1部分至第2部分为止为连续膜为同义。
在本说明书中“厚度大致相等”表示通过相同的制造制程而形成的层(膜)，也包含基于成膜位置的不均。“柱状”表示在半导体存储装置1的制造制程中形成的孔内所设置的构造体。形成在存储器孔LMH及UMH的构造体也可分别称为“柱”。即，在第1实施方式中，存储器柱MP具有在与存储器孔LMH对应的柱上将与存储器孔UMH对应的柱经由接合部JT而形成的构造。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围中。

Claims (20)

1.一种半导体存储装置，其特征在于具备：
积层部，设置在包含存储单元的第1区域及与所述第1区域不同的第2区域，所述积层部包含多个第1导电体层、多个第2导电体层、及第1绝缘体层，所述多个第1导电体层在衬底的上方相互在第1方向相隔而积层，所述多个第2导电体层在所述多个第1导电体层的上方相互在所述第1方向相隔而积层，所述第1绝缘体层设置在最上层的第1导电体层与最下层的第2导电体层之间；
柱，在所述第1区域内贯通所述多个第1导电体层、所述多个第2导电体层、及所述第1绝缘体层；
多个第1接点，在所述第2区域内分别连接于所述多个第1导电体层；及
多个第2接点，在所述第2区域内分别连接于所述多个第2导电体层；且
所述第1绝缘体层的所述第1方向上的厚度在所述第1区域内比在所述第2区域内厚。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述积层部具有在所述第1区域与所述第2区域之间的第3区域内所述第1绝缘体层的上表面倾斜的部分。
3.根据权利要求2所述的半导体存储装置，其特征在于：所述多个第2导电体层具有在所述第3区域内沿着所述第1绝缘体层的上表面倾斜的部分。
4.根据权利要求1所述的半导体存储装置，其特征在于：所述第2区域内的所述第1绝缘体层的所述第1方向上的厚度，与相邻的第1导电体层间的第2绝缘体层的所述第1方向上的厚度相同，且与相邻的第2导电体层间的第3绝缘体层的所述第1方向上的厚度相同。
5.根据权利要求1所述的半导体存储装置，其特征在于：所述柱具有第1部分、第2部分、及接合部，所述第1部分贯通所述多个第1导电体层而设置，所述第2部分贯通所述多个第2导电体层而设置，所述接合部设置在所述第1部分与所述第2部分之间，
所述柱的外径是所述接合部比所述第1部分的上端大，且所述接合部比所述第2部分的下端大。
6.根据权利要求1所述的半导体存储装置，其特征在于：所述积层部包含多个第3导电体层，这些多个第3导电体层在设置着所述多个第1接点的区域与设置着所述多个第2接点的区域之间的所述第2区域内，设置在与所述多个第2导电体层分别相同的层，且所述多个第3导电体层与所述多个第2导电体层绝缘。
7.根据权利要求1所述的半导体存储装置，其特征在于：在所述第2区域内，所述第1导电体层的各者具有不与上层的第1导电体层重叠的平台部分，所述第2导电体层的各者具有不与上层的第2导电体层重叠的平台部分，所述多个第1接点分别连接于所述第1导电体层的各者的平台部分，所述多个第2接点分别连接于所述第2导电体层的各者的平台部分。
8.根据权利要求1所述的半导体存储装置，其特征在于：在所述第2区域内，所述多个第1接点及所述多个第2接点的各者分别形成在从所述积层部的最上层到达至所述多个第1导电体层及所述多个第2导电体层的各者的多个孔内。
9.根据权利要求1所述的半导体存储装置，其特征在于：所述第1绝缘体层在所述第2区域中的所述第1区域的附近断开。
10.根据权利要求9所述的半导体存储装置，其特征在于：所述积层部在与在所述第2区域断开的所述第1绝缘体层对应的层，还包含除所述多个第1导电体层及所述多个第2导电体层以外的中间导电体层。
11.一种半导体存储装置，其特征在于具备：
积层部，设置在包含存储单元的第1区域及与所述第1区域不同的第2区域，所述积层部包含多个第1导电体层、多个第2导电体层、第1绝缘体层、及中间导电体层，所述多个第1导电体层在衬底的上方相互在第1方向相隔而积层，所述多个第2导电体层在所述多个第1导电体层的上方相互在所述第1方向相隔而积层，所述第1绝缘体层在所述第1区域内设置在最上层的第1导电体层与最下层的第2导电体层之间，所述中间导电体层在所述第2区域内在最上层的第1导电体层与最下层的第2导电体层之间，与这些最上层的第1导电体层及最下层的第2导电体层在所述第1方向分别相隔而设置；
柱，在所述第1区域内贯通所述多个第1导电体层、所述多个第2导电体层、及所述第1绝缘体层；
多个第1接点，在所述第2区域内分别连接于所述多个第1导电体层；及
多个第2接点，在所述第2区域内分别连接于所述多个第2导电体层；且
所述中间导电体层选择性地设置在所述第1区域与所述第2区域中的所述第2区域。
12.根据权利要求11所述的半导体存储装置，其特征在于：所述第1绝缘体层的所述第1方向上的厚度比所述中间导电体层的所述第1方向上的厚度厚。
13.根据权利要求11所述的半导体存储装置，其特征在于：所述积层部具有在所述第1区域与所述第2区域之间的第3区域内所述第1绝缘体层的侧面与所述中间导电体层的侧面接触的部分。
14.根据权利要求11所述的半导体存储装置，其特征在于：所述中间导电体层的所述第1方向上的厚度与所述第1导电体层的所述第1方向上的厚度相同，且与所述第2导电体层的所述第1方向上的厚度相同。
15.根据权利要求11所述的半导体存储装置，其特征在于：所述柱具有第1部分、第2部分、及接合部，所述第1部分贯通所述多个第1导电体层而设置，所述第2部分贯通所述多个第2导电体层而设置，所述接合部设置在所述第1部分与所述第2部分之间，
与所述衬底平行的截面中的所述柱的外径是所述接合部比所述第1部分的上端大，所述接合部比所述第2部分的下端大。
16.根据权利要求11所述的半导体存储装置，其特征在于：所述积层部包含多个第3导电体层，这些多个第3导电体层在设置着所述多个第1接点的区域与设置着所述多个第2接点的区域之间的所述第2区域内，设置在与所述多个第2导电体层分别相同的层，所述多个第3导电体层与所述多个第2导电体层绝缘。
17.根据权利要求11所述的半导体存储装置，其特征在于：在所述第2区域内，所述第1导电体层的各者具有不与上层的第1导电体层重叠的平台部分，所述第2导电体层的各者具有不与上层的第2导电体层重叠的平台部分，所述多个第1接点分别连接于所述第1导电体层的各者的平台部分，所述多个第2接点分别连接于所述第2导电体层的各者的平台部分。
18.根据权利要求11所述的半导体存储装置，其特征在于：在所述第2区域内，所述多个第1接点及所述多个第2接点的各者分别形成在从所述积层部的最上层到达至所述多个第1导电体层及所述多个第2导电体层的各者的多个孔内。
19.根据权利要求11所述的半导体存储装置，其特征在于：所述第1绝缘体层的所述第1方向上的厚度比相邻的第1导电体层间的第2绝缘体层的所述第1方向上的厚度厚，且比相邻的第2导电体层间的第3绝缘体层的所述第1方向上的厚度厚。
20.根据权利要求11所述的半导体存储装置，其特征在于：所述最上层的第1导电体层与所述最下层的第2导电体层之间的所述第1方向上的间隔，在所述第1区域内与所述第2区域内互为相同。
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