JP4555196B2 - 半導体装置 - Google Patents
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また、平坦化用ダミーパターンは、信号線を配置した層の上層または下層に形成され、かつ信号線の直上または直下に位置する領域から平面的に見て所定距離を隔てた領域に位置するので、信号線の場所を容易に判断できるとともに、信号線にかかる寄生容量を小さくすることができる。その結果、ダミーパターンによる信号遅延が少なくなる。
また、平坦化用ダミーパターンは、信号線を配置した層の上層または下層に形成され、かつ信号線の直上または直下に位置する領域から平面的に見て所定距離を隔てた領域に位置するので、信号線の場所を容易に判断できるとともに、信号線にかかる寄生容量を小さくすることができる。その結果、ダミーパターンによる信号遅延が少なくなる。
本発明の第1の実施形態の半導体装置について図1に基づいて説明する。
(第2の実施形態)
本発明の第2の実施形態の半導体装置について図2および図3に基づいて説明する。
(第3の実施形態)
本発明の第3の実施形態の半導体装置を図4に基づいて説明する。
(第4の実施形態)
本発明の第4の実施形態の半導体装置を図5および図6に基づいて説明する。
102 機能ブロックAの配置領域
103 機能ブロックBの配置領域
201 セルアレイ
301 基板上のレイアウトパターン
401 上層配線のダミーパターンによる目印
501 信号線
502 上層・同層・下層ダミーパターン発生禁止領域
601 層間絶縁膜
Claims (6)
- 下層のメモリセルアレイと上層の平坦化用ダミーパターンと信号線を配置した層とを備え、
前記平坦化用ダミーパターンは、前記メモリセルアレイの配置ピッチに応じた形状または間隔で配置されており、
前記平坦化用ダミーパターンは、前記信号線を配置した層の上層または下層に形成され、かつ前記信号線の直上または直下に位置する領域から平面的に見て所定距離を隔てた領域に位置することを特徴とする半導体装置。 - 前記平坦化用ダミーパターンは、前記メモリセルアレイのメモリセルの種類に応じた形状に形成されている請求項1記載の半導体装置。
- 前記平坦化用ダミーパターンは、同一パターンで繰り返し配置された前記メモリセルの配置ピッチの倍数に応じた形状または間隔で配置されている請求項1または2記載の半導体装置。
- 前記メモリセルアレイの繰り返しパターンのレイアウトが特定の間隔で変化する箇所に対応して、前記平坦化用ダミーパターンの形状を変更した目印用ダミーパターンを配置した請求項1,2または3記載の半導体装置。
- 下層の機能ブロックと上層の平坦化用ダミーパターンと信号線を配置した層とを備え、
前記平坦化用ダミーパターンは、前記機能ブロックの種類に応じた形状または間隔で配置されており、
前記平坦化用ダミーパターンは、前記信号線を配置した層の上層または下層に形成され、かつ前記信号線の直上または直下に位置する領域から平面的に見て所定距離を隔てた領域に位置することを特徴とする半導体装置。 - 前記平坦化用ダミーパターンは、異なる前記機能ブロックに対して、異なる形状で配置されている請求項5記載の半導体装置。
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