JP2011029405A - 位置識別マーク、および半導体集積回路 - Google Patents

Abstract

【課題】メタル配線層や絶縁層を剥離した場合においても、半導体基板上におけるメモリセル等の物理的な位置を容易に確認できる、位置識別マークを提供する。
【解決手段】本発明の位置識別マークは、拡散層で形成される直線状の基板電位供給用パターン１１の側面部（辺側）に、凹凸形状を設けて形成される。そして、基板電位供給用パターン１１の一方の側（図１で上側）に、Ｙ（ｃｏｌｕｍｎ）方向の個数（左側から何個目の６４ｋブロックかを示す個数）、もう一方の側（図１で下側）に、Ｘ（Ｒｏｗ）方向の個数（下側から何個目の６４ｋブロックかを示す個数）を示す位置識別マークが形成される。この位置識別マークは、１〜６４の間の数値を示すように形成される。図１に示す例では、１，５，１０の単位で、幅Ｗ・長さＬを変えた凸状のパターンａ，ｂ，ｃ等を配置する。
【選択図】図１

Description

本発明は、メモリセルの位置識別マークを備える半導体集積回路に関し、特に、メタル配線層や絶縁層を剥離した場合において、物理的な位置を容易に特定できる、位置識別マーク、および、該位置識別マークを有する半導体集積回路に関する。

ＤＲＡＭ（Dynamic Random Access Memory）等の半導体集積回路においては、製造検査時又はフィールド（市場）において不良扱いとなった製品について、電気的にメモリセルのアドレスを特定した後に、この不良となったメモリセルの場所を光学顕微鏡などで観察して、物理的な解析が行われている。このために、電気的な解析により得られた不良アドレス情報から物理的なメモリセルの不良アドレス位置を特定するために、半導体基板上にメモリセルの位置を識別するためのマークを付した半導体集積回路が提供されている。

図３は、２５６Ｍビットのメモリセルを有する半導体集積回路のセルアレイの配置例を示す図である。図３（Ａ）は、２５６Ｍビットセルアレイを有する半導体集積回路１１０の配線層パターンを示す図である。そして、図３（Ｂ）に示すように、半導体集積回路１１０の２５６Ｍビットセルアレイ（２５６Ｍビットセルアレイ）１１１は、２つの１２８Ｍビット単位のセルブロック（１２８Ｍビットセルブロック）１１２に分割され、さらに各１２８Ｍビットセルブロック１１２は、２つの６４Ｍビット単位のセルブロック（６４Ｍビットセルブロック）１２１に分割されている。

またさらに、各６４Ｍビットセルブロック１２１は、４Ｍビット単位のセルブロック（４Ｍビットセルブロック）１３１に分割されている。そして、この４Ｍビットセルブロック１３１は、さらに６４ｋビット単位のセルアレイ（６４ｋビットセルアレイ）１４１に分割されている。そして、この６４ｋビットセルアレイ１４１ごとに位置を示す目印（位置識別マーク）が付されている。

図４は、位置識別マークの入力方法について説明するための図である。図４に示す４Ｍビットセルブロック１３１において、格子状の線で囲まれる１つの升目で示す部分が、６４ｋビットセルアレイ１４１に相当する。この６４ｋビットセルアレイ１４１の大きさは「６９．１μｍ×８９．６４μｍ」程度である。そして、格子状の線の交点の○印で示す部分に、位置識別マークが６４ｋビットセルアレイ１４１ごとに挿入されている。

この位置識別マークは、図の下側に示すように、メタル配線層で形成されるグローバルドレイン配線ＧＤＬの間に、記号「ｎｎ，ｍｍ，ＸＹＹ」として付されている。
記号ｎｎは、“Ｘ−ＲＯＷカウント（ロウ方向のカウント数）”として、６４ｋビットセルアレイ１４１が、４Ｍビットセルブロック１３１において下段から何番目に位置するかを示すカウント数（ｎｎ）である。このカウント数（ｎｎ）は、「０１〜０３」で示す数値である。

また、記号ｍｍは、“Ｘ−ＲＯＷカウント（ロウ方向のカウント数）”として、４Ｍビットセルブロック１３１が、６４Ｍビットセルブロック１２１（図３を参照）において下段から何番目に位置するかを示すカウント数（ｍｍ）である。このカウント数（ｍｍ）は、「０１〜１６」で示す数値である。

また、記号Ｘは、“ｃｏｌｕｍｎカウント（カラム方向のカウント）”として、６４Ｍビットセルブロック１２１が、２５６Ｍビットセルアレイ１１１において左から何番目に位置するかを示すカウント数（Ｘ）である。このカウント数（Ｘ）は、「０〜３」で示す数値である。

また、記号ＹＹは、“ｃｏｌｕｍｎカウント（カラム方向のカウント）”として、６４ｋビットセルアレイ１４１が、４Ｍビットセルブロック１３１において左から何番目に位置するかを示すカウント数（ＹＹ）である。このカウント数（ＹＹ）は、「０１〜１５」で示す数値である。

また、図５は、位置識別マークの具体例を示す図である。図５（Ｂ）は、図５（Ａ）に示す半導体集積回路１１０において、４Ｍビットセルブロック１３１ａ中の○印で囲む部分の配線パターンと位置識別マークとを示している。

図５（Ｂ）に示すように、４つの６４ｋビットセルアレイ１４１ａ，１４１ｂ，１４１ｃ，１４１ｄが接する部分に、６４ｋビットセルアレイ１４１ｃに対応する位置識別マークが配置されている。この位置識別マークにおいて、数値「０３」（９０度回転していることに注意）は、図４で説明したカウント数（ｎｎ）に相当し、数値「０７」（９０度回転していることに注意）は、図４で説明したカウント数（ｍｍ）に相当し、数値「１１０」は、図４で説明したカウント数（ＸＹＹ）に相当する。

すなわち、位置識別マーク「０３：０７：１１０」において、数値「０３」は、６４ｋビットセルアレイ１４１ｃが、４Ｍビットセルブロック１３１ａ内において、下段から３番目に位置していることを示している。また、数値「０７」は、６４ｋビットセルアレイ１４１ｃを含む４Ｍビットセルブロック１３１ａが、６４Ｍビットセルブロック１２１ａにおいて、下段から７個目に位置する４Ｍビットセルブロックであることを示している。上述の数値「０３：０７」から、６４ｋビットセルアレイ１４１ｃは、６４Ｍビットセルブロック１２１ａにおいて下段から２７個目（４×６＋３）の６４ｋビットセルアレイであることが分かり、対応するＸアドレスは、６６５７〜６９１２（この例では、Ｘアドレスは下側から数える）となる。

また、「１１０」の中の「１＊＊」は、６４Ｍビットセルブロック１２１ａが、２５６Ｍビットセルアレイ１１１において、左から「１番目（２個目）」のブロックであり、「＊１０」は、６４ｋビットセルアレイ１４１ｃが、４Ｍビットセルブロック１３１ａ内の左から「１０番目（１０個目）」のブロックであることを示している。これにより、６４ｋビットセルアレイ１４１ｃは、左から２６個目（１６×１＋１０）であることが分かり、対応するＹアドレスは、６４０１〜６６５６（Ｙアドレスは左側から数える）となる。

上述のように、２５６Ｍビットセルアレイ１１１においては、６４ｋビットセルアレイ１４１ごとに位置識別マークが付されている。この位置識別マークは、図６のメモリセルの構造図（縦断面図）に示されたメタル配線層２１１を用いて形成され、光学顕微鏡を使用して表面から目視で確認できるように形成されている。なお、図６において、拡散層２１３は、ＭＯＳトランジスタのドレイン又はソースを形成し、拡散層２２１は、シリコン基板２０１に一定の電位を与えるために使用され、この拡散層２２１は、基板電位供給用パターンとして、基板上に格子状に配置されている。

ところで、前述のように、電気的に不良メモリセルのアドレスを特定した後に、この不良となったメモリセルの場所を光学顕微鏡などで観察して、物理的な解析、および電気的な解析が行われる。この場合に、上述した位置識別マークを目印にし、不良メモリセルの基板上での位置を確認した後に、光学顕微鏡などで観察を行う。そして、必要な場合は、図６に示すメモリセルにおいて、メタル配線層２１１と絶縁層２１２とをジグや薬品などを使用して剥離した後に、半導体基板上に形成された個々のトランジスタの電気的な解析、および拡散層２１３の観察を行うことになる。

また、従来技術の半導体記憶装置がある（特許文献１を参照）。この特許文献１の半導体記憶装置では、配線層が層間絶縁膜を介して多層で形成され、その上に保護膜が形成されており、この保護膜下において、メモリセル一つのパターンに対応した位置を示す光学的に認識可能な数字を示す膜パターンが作り込まれている。
また、従来技術の半導体装置がある（特許文献２を参照）。この特許文献２の半導体装置では、半導体装置の具備している機能を識別する数字および記号等を別個に形成し識別するものがある。

特開２００３−６８９８６号公報 特開昭６３−１３３５１７号公報

しかしながら、上述のようにメモリセルアレイを構成する配線以外のメタル配線を用いて、アラビア数字、ローマ数字および記号などを配設するためには、この配線以外のメタル配線の電気的特性を考慮して、半導体基板上に形成するメモリセルなどの間隔を広くあけておく必要があり、半導体回路の集積率の向上を妨げるという問題があった。

本発明は、係る実情を鑑みてなされたものであり、本発明の目的は、半導体基板上におけるメモリセル等の物理的な位置を示すマークを、半導体回路の集積率の向上を妨げずに表すことのできる位置識別マーク、および該位置識別マークを有する半導体集積回路を提供することにある。

（１）本発明は、上記課題を解決するためになされたものであり、ＭＯＳ型のトランジスタで構成されるメモリセルをマトリックス状に配列してなるセルアレイを有する半導体集積回路において、前記セルアレイ中の所定のメモリセルの位置を識別するために使用される位置識別マークであって、前記メモリセルそれぞれの周辺部に配置される配線パターンの幅を変更することにより、予め定められた凹凸を形成することを特徴とする位置識別マークである。

（２）また、本発明は、ＭＯＳ型のトランジスタで構成されるメモリセルをマトリックス状に配列してなるセルアレイと、セルアレイ中のメモリセルを選択するアドレスデコーダと、メモリセルのデータを読み出すセンスアンプとを有する半導体集積回路において、前記セルアレイ中の所定のメモリセルの位置情報、前記アドレスデコーダの識別情報、又は前記センスアンプの識別情報を表示するための位置識別マークであって、前記メモリセル、アドレスデコーダ、又はセンスアンプの周辺部に配置される配線パターンの幅を変更することにより、予め定められた凹凸を形成することを特徴とする位置識別マークである。

（３）また本発明は、上記記載の発明において、前記位置識別マークは、凸部の形状と個数により、桁数および番号を含む数値情報を表示するように形成されることを特徴とする。

（４）また本発明は、上記記載の発明において、前記位置識別マークは、半導体基板に電位を供給する拡散層を用いて形成される基板電位供給用パターンの側面部に沿って形成されることを特徴とする。

（５）また、本発明は、上記記載の発明において、前記位置識別マークは、ＤＭＡ（Device Matrix Array）−ＴＥＧ（Test Element Group）が有する測定対象となるテスト回路ごとに配置されることを特徴とする。

（６）また、本発明は、上記記載の発明において、前記ＤＭＡ（Device Matrix Array）−ＴＥＧ（Test Element Group）は、２５６Ｍビットのメモリセルで構成されると共に、カラム方向に対して４個の６４Ｍビット単位のセルブロックに分割され、前記各６４Ｍビット単位のセルブロックは、ロウ方向に対して１６個の４Ｍビット単位のセルブロックに分割され、さらに、前記４Ｍビット単位のセルブロックそれぞれは、ロウ方向に４行およびカラム方向に１６列の、４行×１６列の６４個の６４ｋビット単位のセルアレイに分割され、前記位置識別マークは、前記６４ｋビット単位のセルアレイごとに対応して付されると共に、前記拡散層により形成された基板電位供給用パターンの一方の側に、ロウ方向について、最初の行側から何個目の６４ｋビット単位のセルアレイであるかを示すＸアドレスカウントの情報を表示し、もう一方の側に、カラム方向について、最初の列側から何個目の６４ｋビット単位のセルアレイであるかを示すＹアドレスカウントの情報を表示するように付されることを特徴とする。

（７）また、本発明は、上記記載の発明において、前記位置識別マークは、数値１、５、１０それぞれが割り当てられると共に、幅又は長さ、あるいは、両方が異なる予め定められた凸状パターンが組み合わされて形成されることを特徴とする。

（８）また、本発明は、上記の発明に記載された位置識別マークを有することを特徴とする半導体集積回路である。

本発明においては、位置識別マークは、複数のメモリセルの周辺部に配置される配線パターンの側面部に、予め定められた凹凸の形状を有する構成とした。
これにより、既存の配線パターンを利用して、半導体基板上におけるメモリセルの物理的な位置を示すマークを容易な方法で形成することができると共に、当該マークを設けるに当たり新たに領域を確保する必要がないので、静電容量を形成する配線パターンを増やすことなく、半導体回路の集積率の向上を妨げずに位置を示すマークを設けることができる。

また、本発明においては、位置識別マークは、凸部の形状と個数により、桁数および番号を含む数値情報を表示する構成とした。
これにより、半導体基板上におけるメモリセル等の物理的な位置を示すマークを容易な方法で形成することができると共に、数値情報を簡易な方法で表示することができる。

また、本発明においては、位置識別マークは、半導体基板に電位を供給する拡散層を用いて形成される基板電位供給用パターンの側面部に沿って形成される構成とした。
これにより、既存の基板電位供給用パターンを利用して、半導体基板上におけるメモリセル等の物理的な位置を示すマークを容易な方法で形成することができる。また、メタル配線層や絶縁層を剥離した場合においても、半導体基板上におけるメモリセル等の物理的な位置を容易に確認できる。さらに、既存の基板電位供給用パターンの側面部に位置識別マークを形成することにより、位置識別マークを配設することによるチップ面積の増加を抑制することができる。さらに、メタル配線層にマークを設ける場合に比べ、マークを設けることによる静電容量の変化がほとんど生じないので基板電位供給用パターンの形状変更による電気特性の影響はほとんどないという利点がある。

本実施形態の半導体集積回路における位置識別マークの例を示す図である。 本実施形態の半導体集積回路における位置識別マークの具体例を示す図である。 ２５６Ｍビットの半導体集積回路のセルアレイの配置例を示す図である。 位置識別マークについて説明する図である。 位置識別マークの具体例を示す図である。 ＭＯＳトランジスタの構造を示す図（縦断面図）である。

以下、本発明の一実施形態における位置識別マーク、および位置識別マークを有する半導体集積回路を図面を参照して説明する。
図１は、本実施形態における半導体集積回路における位置識別マークの例を示す図である。
図１（Ａ）において、セルブロック１３１は４Ｍビット単位のセルブロック（４Ｍビットセルブロック）を示しており、格子状の線（基板電位供給用パターン１１）で囲まれる１つの升目で示す部分が、６４ｋビット単位のセルアレイ（６４ｋビットセルアレイ）１４１に相当する。この６４ｋビットセルアレイ１４１の大きさは「６９．１μｍ×８９．６４μｍ」程度である。

そして、格子状の線（基板電位供給用パターン１１）の交点の○印で示す部分に、後述する図１（Ｂ）に示す本発明の位置識別マークが、６４ｋビットセルアレイ１４１ごとに配置されている。ただし、図１（Ａ）において、破線の楕円ａ１で囲まれた○印で示す部分には、後述するＸカウント（ロウ方向の位置情報）のみを示す位置識別マークが配置されている。

また、本実施形態の位置識別マークは、図６に示すメモリセルの構造図（縦断面図）において、シリコン基板２０１に一定の電位を与えるために使用される拡散層２２１（基板電位供給用パターン１１を形成する拡散層）の形状を変更させることにより形成されるものである。位置識別マークが設けられる拡散層２２１は、基板電位供給用パターン１１として、基板上に格子状に配置される給電線パターンであり、図示しないコンタクトにより、同じく図示しない電位供給用のメタル配線層に接続されて、外部より電圧が印加される。

このため、本実施形態における位置識別マークは、半導体回路を形成した後、半導体基板の表面上からは目視することができず、メタル配線層２１１や絶縁層２１２等を剥離した場合に目視できるものである。このため、図４で説明したメタル配線層２１１に形成される位置識別マークと併用することにより、本実施形態における位置識別マークをより効果的に使用することができる。

図１（Ｂ）は、本実施形態における位置識別マークの例を示している。本実施形態の位置識別マークは、図６に示す拡散層２２１で形成される配線の基板電位供給用パターン１１の長手方向に垂直な方向の領域の長さ（幅Ｗ）を変えて、配線の側面部（辺側）の一部に凹凸形状を設けることにより、形成されている。

そして、基板電位供給用パターン１１の一方の側（図の上側）に、カラム（ｃｏｌｕｍｎ）方向の個数（図の左側から何個目の６４ｋブロックであるかを示すＹアドレスカウント）、もう一方の側（図の下側）に、ロウ（Ｘ−Ｒｏｗ）方向の個数（図の下側から何個目の６４ｋビットセルアレイであるかを示すＸアドレスカウント）を示す位置識別マークが形成される。この位置識別マークは、１〜６４の間の数値を示すように形成されている。

図１（Ｂ）に示す例では、１，５，１０の単位で、幅Ｗ・長さＬを変えた凸状のパターンを配置する。上段側の凸状パターンａ、ｂ、ｃにおいて、凸状パターンａは、長さＬ１が０．３μｍであり、幅Ｗ１が０．１μｍ程度であり、数値の１０を示すパターンである。凸状パターンｂは、長さＬ２が０．２μｍであり、幅Ｗ２が０．０５μｍ程度であり、数値の５を示すパターンである。また、凸状パターンｃは、長さＬ３が０．１２μｍであり、幅Ｗ３が０．１μｍ程度であり、数値の１を示すパターンである。

下段側の凸状パターンａ´、ｂ´、ｃ´についても同様であり、凸状パターンａ´は、長さＬ１が０．３μｍであり、幅Ｗ１が０．１μｍ程度であり、数値の１０を示すパターンである。凸状パターンｂ´は、長さＬ２が０．２μｍであり、幅Ｗ２が０．０５μｍ程度であり、数値の５を示すパターンである。また、凸状パターンｃ´は、長さＬ３が０．１２μｍであり、幅Ｗ３が０．１μｍ程度であり、数値の１を示すパターンである。

すなわち、基板電位供給用パターン１１の配線において、当該配線の長手方向に垂直な方向の幅Ｗを他の配線部分より太くして予め定められた凸状パターンを形成する。この凸状パターンには、幅Ｗ又は長さＬ、あるいは両方が異なる複数の凸状パターンが用いられ、複数の凸状パターンそれぞれに数値を割り当て、当該複数の凸状パターンを組み合わせてアドレスを表す。これにより、半導体基板上に形成された６４ｋビットセルアレイ１４１のアドレスを凸状パターンにより示すことができると共に、当該凸状パターンが配置された位置を表すことができる。

このように、基板電位供給用パターン１１の側面部（図上で上下）に、Ｙ方向（ｃｏｌｕｍｎ方向）およびＸ方向（Ｘ−Ｒｏｗ方向）の位置識別マークを形成することにより、解析箇所を一意に識別することができる。また、本実施形態の位置識別マークは、半導体回路において必ず形成される基板電位供給用パターン１１に設けられるので、上述のように加工を施しても集積度に影響しない。さらに、基板電位供給用パターン１１は、形状変更しても基板上に形成する半導体回路の電気的特性にはほとんど影響を及ぼさないという利点がある。

また、図２は、本実施形態における位置識別マークの具体例を示す図である。図２（Ｂ）は、図２（Ａ）に示すセルアレイの配置において、４Ｍビットセルブロック１３１ａ中の○印で囲む部分の配線パターン図と、位置識別マークとを示している。

図２（Ｂ）に示すように、４つの６４ｋビットセルアレイ１４１ａ，１４１ｂ，１４１ｃ，１４１ｄが接する部分に位置する基板電位供給用パターン１１に、６４ｋビットセルアレイ１４１ｃに対応する位置識別マーク（凸部ｂ１〜ｂ４，ｃ１〜ｃ５）が付されている。

この位置識別マークにおいて、Ｙアドレスカウントが、凸状パターンｂ１（数値１０）と、凸状パターンｂ２（数値１０）と、凸状パターンｂ３（数値５）と、凸状パターンｂ４（数値１）で形成され、これら各凸状パターンｂ１〜ｂ４の表す数値を合計すると、Ｙアドレスカウントは「１０＋１０＋５＋１」の合計２６となる。

また、Ｘアドレスカウントが、凸状パターンｃ１（数値１０）と、凸状パターンｃ２（数値１０）と、凸状パターンｃ３（数値５）と、凸状パターンｃ４（数値１）と、凸状パターンｃ５（数値１）とで形成され、これら各凸状パターンｃ１〜ｃ５の表す数値を合計すると、Ｘアドレスカウントは「１０＋１０＋５＋１＋１」の合計２７となる。

このため、６４ｋビットセルアレイ１４１ｃは、図２（Ａ）に示す６４Ｍビットセルブロック１２１ａにおいて、下側（この例では、最初の行側に相当、Ｘ方向は下側から数える）から２７個目の６４ｋビットセルアレイであることが分かり、対応するＸアドレスは、６６５７〜６９１２となる。また、６４ｋビットセルアレイ１４１ｃは、左側（この例では、最初の列側に相当、Ｙ方向は左側から数える）から２６個目であることが分かり、対応するＹアドレスは、６４０１〜６６５６となる。

なお、図２（Ｂ）に示す位置識別マークにおいて、例えば、凸部ｂ２がないパターンの場合は、凸部ｂ３，ｂ４が左に詰めて配置されることになる。

以上、説明したように、本実施形態における位置識別マークは、基板電位供給用パターン１１を利用して形成されるものである。例えば、高密度レイアウトされているメモリ部に新たなマークパターンを追加することは困難であるが、本実施形態では、基板電位供給用パターン１１の形状に加工を施し位置識別マークを設けることができる。

また、基板電位供給用パターン１１の側面部（図上で上辺と下辺部）に予め定めた凸状パターンを設けることにより、個々のアドレスが読み取れるような凸状パターンを作成し、半導体回路のレイアウトへの反映を容易に行うことができる。
また、凸状パターンを組み合わせて形成した位置識別マークのサイズは、光学顕微鏡等の解析装置画面で確認できる大きさに抑えることにより、観測対象を移動させずとも位置識別マークの全体を目視でき、容易に位置を特定することができる。

また、電気的に不良メモリセルのアドレスを特定した後、当該不良メモリセルの場所を光学顕微鏡などにより目視して物理的な解析および電気的な解析を行う場合に、半導体基板上に積層されたメタル配線層、絶縁層などを剥離させても、拡散層に形成された位置識別マークは残るので容易に不良箇所の特定を行うことができる。

また、レイアウトパターンを加工してアラビア数字、ローマ数字、および記号などを形成して数値を表すことに比べ、本実施形態の位置識別マークに要する領域は小さいので高密度レイアウトされているメモリ部にも容易に適用することができる。また、異なる凸状パターンの形状それぞれに予め数値を割り当てることにより、数値情報を簡易な方法で表すことができる。また、既存の配線を変更して位置識別マークを構成することにより、位置識別マークを設けるためのみに配線を配置する場合に比べ、半導体基板上に形成する回路が有する静電容量・寄生容量に与える影響が少なく、電気的特性に与える影響を抑制することができる。

なお、上述した本発明の実施の形態では、位置識別マークを、半導体基板の拡散層で形成される基板電位供給用パターン１１に設ける例について説明したが、これに限定されない。例えば、メタル配線層に、本実施形態の位置識別マークを形成することができる。これにより、メタル配線層の剥離前において、メモリセルの物理的な位置を確認することができ、また、メタル配線層の剥離後も、メモリセルの物理的な位置を確認することができる。

また、本実施形態の位置識別マークは、メモリセルの位置だけでなく、例えば、アドレスデコーダ、センスアンプなどが複数ある場合、アドレスデコーダ、センスアンプなどの識別情報として使用することもできる。この場合、アドレスデコーダやセンスアンプの周辺に配置された配線パターン（メタル配線又は拡散層による配線パターン）を利用して、当該アドレスデコーダやセンスアンプを識別するための位置識別マークを配置することができる。

また、本実施形態の位置識別マーク（凹凸形状の位置識別マーク）を、配線パターンに沿って形成するだけでなく、独立して配置することもできる。例えば、アドレスデコーダや、センスアンプなどの隙間のスペースに独立して配置するようにしてもよい。また、位置識別マークの形状としては、凹凸形状の他に、円形、三角形等の他の形状のものを使用することもできる。すなわち、目視で位置識別マークを容易に確認できる形状のものであればよい。

また、解析に使用する光学顕微鏡が、本実施形態の位置識別マークを自動で読み取る機能を備える場合には、この自動読み取り機能に適合する形状の位置識別マークとすることができる。

また、本実施形態にて示した位置識別マークを、プロセス開発において用いるテスト回路をマトリックス状に配置して構成されたＤＭＡ（Device Matrix Array）−ＴＥＧ（Test Element Group）に用いて、複数のテスト回路それぞれの位置を識別するようにしてもよい。特に、大規模なＤＭＡ−ＴＥＧに本実施形態にて示した位置識別マークを用いることにより、メタル配線層、絶縁層を剥離した場合においても、観測および計測対象となる回路の位置が容易に特定できるようになり、測定の時間を短縮することができる。

以上、本発明の実施の形態について説明したが、本発明の位置識別マーク、および半導体集積回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

１１…基板電位供給用パターン、１１０…半導体集積回路、１１１…２５６Ｍビットセルアレイ、１１２…１２８Ｍビットセルブロック、１２１，１２１ａ…６４Ｍビットセルブロック、１３１，１３１ａ…４Ｍビットセルブロック、１４１，１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ…６４ｋビットセルアレイ、２１１…メタル配線層、２１２…絶縁層、２２１…拡散層、ａ，ａ´，ｂ，ｂ´，ｃ，ｃ´…凸状パターン、ｂ１，ｂ２，ｂ３，ｂ４…凸状パターン，ｃ１，ｃ２，ｃ３，ｃ４，ｃ５…凸状パターン

Claims (8)

1. ＭＯＳ型のトランジスタで構成されるメモリセルをマトリックス状に配列してなるセルアレイを有する半導体集積回路において、前記セルアレイ中の所定のメモリセルの位置を識別するために使用される位置識別マークであって、
   前記メモリセルそれぞれの周辺部に配置される配線パターンの幅を変更することにより、予め定められた凹凸を形成する
   ことを特徴とする位置識別マーク。
2. ＭＯＳ型のトランジスタで構成されるメモリセルをマトリックス状に配列してなるセルアレイと、セルアレイ中のメモリセルを選択するアドレスデコーダと、メモリセルのデータを読み出すセンスアンプとを有する半導体集積回路において、前記セルアレイ中の所定のメモリセルの位置情報、前記アドレスデコーダの識別情報、又は前記センスアンプの識別情報を表示するための位置識別マークであって、
   前記メモリセル、アドレスデコーダ、又はセンスアンプの周辺部に配置される配線パターンの幅を変更することにより、予め定められた凹凸を形成する
   ことを特徴とする位置識別マーク。
3. 前記位置識別マークは、凸部の形状と個数により、桁数および番号を含む数値情報を表示するように形成される
   ことを特徴とする請求項１又は請求項２に記載の位置識別マーク。
4. 前記位置識別マークは、半導体基板に電位を供給する拡散層を用いて形成される基板電位供給用パターンの側面部に沿って形成される
   ことを特徴とする請求項１から請求項３のいずれか１項に記載の位置識別マーク。
5. 前記位置識別マークは、ＤＭＡ（Device Matrix Array）−ＴＥＧ（Test Element Group）が有する測定対象となるテスト回路ごとに配置される
   ことを特徴とする請求項１から請求項４のいずれか１項に記載の位置識別マーク。
6. 前記ＤＭＡ（Device Matrix Array）−ＴＥＧ（Test Element Group）は、２５６Ｍビットのメモリセルで構成されると共に、
   カラム方向に対して４個の６４Ｍビット単位のセルブロックに分割され、
   前記各６４Ｍビット単位のセルブロックは、ロウ方向に対して１６個の４Ｍビット単位のセルブロックに分割され、
   さらに、前記４Ｍビット単位のセルブロックそれぞれは、ロウ方向に４行およびカラム方向に１６列の、４行×１６列の６４個の６４ｋビット単位のセルアレイに分割され、
   前記位置識別マークは、
   前記６４ｋビット単位のセルアレイごとに対応して付されると共に、
   前記拡散層により形成された基板電位供給用パターンの一方の側に、ロウ方向について、最初の行側から何個目の６４ｋビット単位のセルアレイであるかを示すＸアドレスカウントの情報を表示し、
   もう一方の側に、カラム方向について、最初の列側から何個目の６４ｋビット単位のセルアレイであるかを示すＹアドレスカウントの情報を表示するように付される
   ことを特徴とする請求項５に記載の位置識別マーク。
7. 前記位置識別マークは、
   数値１、５、１０それぞれが割り当てられると共に、幅又は長さ、あるいは、両方が異なる予め定められた凸状パターンが組み合わされて形成される
   ことを特徴とする請求項１から請求項６のいずれかに記載の位置識別マーク。
8. 請求項１から請求項７のいずれか１項に記載の位置識別マークを有する
   ことを特徴とする半導体集積回路。

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