KR20050013435A - 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자 - Google Patents

원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자

Info

Publication number
KR20050013435A
KR20050013435A KR1020030052090A KR20030052090A KR20050013435A KR 20050013435 A KR20050013435 A KR 20050013435A KR 1020030052090 A KR1020030052090 A KR 1020030052090A KR 20030052090 A KR20030052090 A KR 20030052090A KR 20050013435 A KR20050013435 A KR 20050013435A
Authority
KR
South Korea
Prior art keywords
patterns
display
dummy patterns
semiconductor device
dummy
Prior art date
Application number
KR1020030052090A
Other languages
English (en)
Other versions
KR100546354B1 (ko
Inventor
정진국
김학무
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030052090A priority Critical patent/KR100546354B1/ko
Priority to US10/822,384 priority patent/US7547979B2/en
Priority to JP2004207746A priority patent/JP2005051230A/ja
Publication of KR20050013435A publication Critical patent/KR20050013435A/ko
Application granted granted Critical
Publication of KR100546354B1 publication Critical patent/KR100546354B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54453Marks applied to semiconductor devices or parts for use prior to dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명의 목적은 원하는 위치를 용이하게 찾을 수 있는 반도체 소자를 제공하는 것으로, 이를 달성하기 위해 DFA(Design For Analysis) 기법을 도입하여 분석에 용이하도록 더미 패턴을 배치하거나 레퍼런스 플레인(reference plain)을 구성한다. 본 발명에 따라 표시선 또는 표시용 패턴을 더미 패턴 또는 레퍼런스 플레인과 함께 구성한 반도체 소자를 이용하면, 분석이 필요한 위치를 용이하게 찾아갈 수 있다.

Description

원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자{Semiconductor device whose analysis point can be found easily}
본 발명은 반도체 소자에 관한 것으로, DFA(Design For Analysis) 기법을 도입한 반도체 소자에 관한 것이다.
반도체 소자 제조 공정에서는 수율 증대(yield up)를 위해 불량 분석을 하게 되며, 이 때 많이 사용하는 장비로는 현미경(microscope), FIB(Focused Ion Beam), SEM(Scanning Electron Microscope), 이-빔 프로버(E-beam prober) 등이 있다. 이들 장비는 공통적으로 자(ruler)를 사용해서 원하는 위치(point)를 찾아가 그곳을 확대해서 불량이나 원하는 패턴을 검토하는 방식으로 사용된다. 그런데, 반도체 소자는 동일한 패턴이 반복적으로 배치되면서 제조되기 때문에, 특정 패턴 부근에서 불량이 발생한 것으로 의심 또는 결정되어 그 부분의 불량 원인을 분석하거나 그 부분만의 특성을 평가해 보고 싶은 경우에, 그 특정 부분의 위치를 찾아가는 것이 상당히 곤란하다는 문제가 있다.
예를 들어, 최근 금속 배선이 6-7 층까지 적층되면서 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 기술이 중요해짐에 따라, 도 1과 같은 형태의 동일한 더미(dummy) 패턴(10)을 최상위 층에 많이 넣고 있다. 잘 알려진 바와 같이, 더미 패턴은 패턴 밀도의 차이를 줄여주어 CMP 공정에서 디싱(dishing) 현상을 줄이기 위한 것이다. 이러한 패턴에 대해 현재의 방식대로 검사 장비의 자를 사용해서 원하는 위치를 찾아가는 경우, 어느 정도 거리 이상이 되면 거의 정확한 위치를 찾는 것은 불가능하게 된다. 더미 패턴의 수를 일일이 세어 가면서 원하는 위치를 찾아가는 방법이 있을 수는 있으나, 이것 역시 장비의 화면을 보고 수십, 또는 수백 개의 더미 패턴을 세어야 하기 때문에 오차가 발생하기 쉽다. 도 1과 같은 더미 패턴(10)의 경우 장비를 통해 육안으로 구분이 가능한 패드(더미 패턴보다도 일반적으로 크기가 큼) 쪽이나 내부 칩(inner chip)의 일부분에서부터 자를 통해 위치를 확인할 수는 있으나, 이것 역시 어느 정도 이상의 거리가 되면 원하는 위치를 정확히 확인할 수가 없다.
그리고, 잘못된 위치를 찾아가 FIB로 밀링(milling)을 하는 경우에는, 검사할 바로 옆 부분을 밀링하더라도 그 시료를 버리게 되므로 막대한 지장을 초래한다. 예를 들어 도 2와 같은 금속 라인 패턴 배열에서 A 위치를 밀링한 후 금속을 채워 넣어 제1 배선(20)의 전기적 특성을 관찰하고자 하였는데, 패턴 위치를 잘못 찾아가 B 위치를 밀링하여 금속을 채워 넣게 되면, 제1 배선(20)과 제2 배선(30)의 쇼트(short)가 일어나 그 시료를 버리게 된다.
뿐만 아니라, 최근에는 고전력 소모 소자나 고성능(high performance) 소자의 경우 최상위 층에 도 3에서와 같이 레퍼런스 플레인(reference plain)(50)을 사용하여 전력 공급을 원활하게 해 주는 경우가 있다. 예컨대 CPU와 같이 고속 특성이 요구되는 반도체 소자에 사용되고 있다. 이러한 레퍼런스 플레인(50)은 하위 층과의 연결을 위한 비아(55) 부위를 제외하고는 전체가 하나의 금속판으로 형성된다. 이 경우에도 비아(55)가 거의 동일한 패턴으로 형성된 플레인이기 때문에, 앞의 도 1에서와 마찬가지로 패드에서 멀리 떨어진 곳의 정확한 위치를 장비를 통해찾아가는 것이 매우 힘들다.
또한, 반도체 제조 공정이 발달함에 따라 선폭이 작아지면서 정확한 위치를 찾지 않고 조금만 다른 위치를 찾아도 하위 층에서는 정확한 위치가 나타나지 않을 수가 있기 때문에 현재의 패턴을 이용하여 현재의 분석방법으로 분석하는 것은 차후 한계에 도달하게 된다.
본 발명이 이루고자 하는 기술적 과제는 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자를 제공하는 것이다.
도 1은 종래 더미 패턴의 배열을 도시한 상면도이다.
도 2는 금속 라인 패턴 배열에서 잘못된 위치를 밀링(milling)할 경우의 문제를 설명하기 위한 도면이다.
도 3은 고전력 소모 소자나 고성능 소자의 최상위 층에 사용되는 종래 레퍼런스 플레인(reference plain)을 도시한 상면도이다.
도 4는 본 발명의 제1 실시예에 따른 더미 패턴의 배열을 갖는 반도체 소자의 상면도이다.
도 5는 본 발명의 제2 실시예에 따른 더미 패턴의 배열을 갖는 반도체 소자의 상면도이다.
도 6은 본 발명의 제3 실시예에 따른 더미 패턴의 배열을 갖는 반도체 소자의 상면도이다.
도 7은 본 발명의 제4 실시예에 따른 레퍼런스 플레인을 갖는 반도체 소자의 상면도이다.
도 8은 본 발명의 제5 실시예에 따른 레퍼런스 플레인을 갖는 반도체 소자의 상면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 DFA(Design For Analysis) 기법을 도입하여 분석에 용이한 패턴을 가지는 반도체 소자를 제공한다.
본 발명의 일 견지에 따른 반도체 소자는, 반도체 기판, 상기 반도체 기판 상에 반복적으로 배열된 화학적 기계적 연마(Chemical Mechanical Polishing)용 최상위 더미 패턴들, 및 일정 개수의 상기 더미 패턴들 사이마다 배치되어 제공된 표시용 패턴들을 포함한다.
여기서, 상기 표시용 패턴들은 상기 더미 패턴들과 다른 모양으로 형성한 것일 수 있다. 대신에, 상기 표시용 패턴들은 상기 더미 패턴들과 다른 크기로 형성한 것일 수 있다. 특히, 상기 표시용 패턴들이 상기 더미 패턴들보다 작은 크기인 것이 바람직하다.
본 발명의 다른 견지에 따른 반도체 소자는, 반도체 기판, 상기 반도체 기판상에 반복적으로 배열된 화학적 기계적 연마용 최상위 더미 패턴들, 및 상기 더미 패턴들이 형성된 영역을 복수개의 그룹으로 구분하는 표시선을 포함한다.
이 때의 상기 표시선은, 상기 더미 패턴들과 모양 또는 크기가 다른 표시용 패턴들로 이루어진 라인이 일정 개수의 상기 더미 패턴들을 둘러싸도록 배치되어 제공된 것일 수 있다. 또는 상기 더미 패턴들과 모양 또는 크기가 다른 표시용 패턴들로 이루어진 여러 개의 라인이 교차되어 제공된 것일 수 있다. 표시용 패턴들의 크기는 더미 패턴들의 크기보다 작은 것이 바람직하다.
본 발명의 또 다른 견지에 따른 반도체 소자는, 반도체 기판, 상기 반도체 기판을 덮는 전력공급용 최상위 레퍼런스 플레인(reference plain), 및 상기 레퍼런스 플레인을 복수개의 그룹으로 구분하는 표시선을 포함한다.
이 때, 상기 표시선을 제공하기 위해, 상기 레퍼런스 플레인을 복수개의 그룹으로 분할하여 형성한 것일 수 있다. 예를 들어, 상기 표시선은 바둑판 모양(또는 매트릭스 모양)일 수 있다. 그러나, 상기 그룹은 모양과 크기가 일정치 않은 것일 수도 있다.
기타 실시예의 구체적 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이상과 같이, 본 발명의 반도체 소자는 그 디자인부터 분석에 용이하도록 표시선 또는 표시용 패턴을 더미 패턴 또는 레퍼런스 플레인과 함께 구성함으로써, 분석이 필요한 위치를 용이하게 찾아갈 수 있다.
이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자에 관한 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
도 4 내지 도 6은 본 발명의 다양한 실시예들에 따른 더미 패턴의 배열을 갖는 반도체 소자의 상면도들이다. 도 4 내지 도 6에서 예로 든 실시예들은 불량 위치 혹은 관심 위치를 분석 장비 상에서 용이하게 찾아갈 수 있도록 더미 패턴을 일정 개수 단위로 크기나 모양을 다르게 해서 구분이 가능하도록 한 반도체 소자에 관한 것이다.
먼저 도 4는 본 발명의 제1 실시예에 따른 더미 패턴의 배열을 갖는 반도체 소자를 보여준다. 도 4의 참조부호 "110"은 반도체 기판 상에 반복적으로 배열된 최상위 더미 패턴들이다. 더미 패턴(110)들은 화학적 기계적 연마용 패턴들이다. 원하는 위치를 찾아가기 쉽도록, 일정 개수의 더미 패턴(110)들 사이마다 표시용 패턴(115)들이 배치되어 있다.
여기서, 표시용 패턴(115)들은 더미 패턴(110)들보다 작은 크기로 형성되어 있다. 표시용 패턴(115)들과 더미 패턴(110)들은 서로 구분할 수만 있으면 되므로, 표시용 패턴(115)들은 더미 패턴(110)들보다 큰 크기로 형성하여도 된다. 크기로 구분하지 않고 모양으로 구분할 수 있도록 다른 모양으로 형성하여도 무방하다.
일정 개수의 더미 패턴(110)들 사이마다 표시용 패턴(115)들이 배치되어 있으므로, 종래 모양과 크기가 일정한 더미 패턴들의 개수를 일일이 세어가며 위치를찾는 것보다 수월해진다. 도면에는 도시의 편의를 위하여 3개의 더미 패턴(110)들 사이마다 표시용 패턴(115)들이 형성된 것을 예로 들었으나, 10개, 20개 등, 사용자가 원하는 만큼의 간격마다 다른 모양 또는 다른 크기의 표시용 패턴을 넣는 것을 통해 원하는 위치를 비교적 정확히 찾아갈 수 있다.
예를 들어, 패드(미도시)로부터 163번째 위치한 더미 패턴의 위치를 찾아가는 경우, 종래에는 패드로부터 163개의 더미 패턴의 수를 헤아리면서 찾아가지 않으면 안되었다. 그러나, 본 실시예에서와 같은 표시용 패턴(115)을 예컨대 20개의 더미 패턴(110)들 사이마다 배치하였다면, 패드로부터 163번째 위치한 더미 패턴을 찾기 위해서는 표시용 패턴(115)을 8개 헤아리고 더미 패턴(110)을 3개만 헤아리면 원하는 위치의 더미 패턴을 용이하게 그리고 정확하게 찾아갈 수 있는 것이다.
도 5는 본 발명의 제2 실시예에 따른 더미 패턴의 배열을 갖는 반도체 소자의 상면도이다. 도 5에 도시된 반도체 소자는, 반도체 기판 상에 반복적으로 배열된 화학적 기계적 연마용 최상위 더미 패턴(210)들이 형성된 영역을 복수개의 그룹으로 구분하는 표시선(220)을 포함한다.
이 때의 표시선(220)은, 더미 패턴(210)들과 모양 또는 크기가 다른 표시용 패턴(215)들로 이루어진 라인이 일정 개수의 더미 패턴(210)들을 둘러싸도록 배치되어 제공된 것일 수 있다. 도면에는 더미 패턴(210)들과 표시용 패턴(215)들의 모양은 같고 크기만 다른 경우를 예로 들었다. 그러나, 더미 패턴(210)들이 형성된 영역을 복수개의 그룹으로 구분하는 역할만 할 수 있으면, 표시용 패턴(215)들의 크기와 모양에 특별히 제한이 있는 것은 아니다.
도 6은 본 발명의 제3 실시예에 따른 더미 패턴의 배열을 갖는 반도체 소자의 상면도이다. 여기서의 표시선(320)은 더미 패턴(310)들과 모양 또는 크기가 다른 표시용 패턴(315)들로 이루어진 여러 개의 라인이 교차되어 제공된 것으로, 라인들은 바둑판 배열(또는 매트릭스 배열)을 하고 있다. 도면에는 더미 패턴(310)들과 표시용 패턴(315)들의 모양은 같고 크기만 다른 경우를 예로 들었다. 도면에는 도시의 편의를 위하여 3개의 더미 패턴(310)들 사이마다 표시용 패턴(315)들로 이루어진 라인이 지나가도록 형성된 것을 예로 들었으나, 제1 실시예에서와 마찬가지로 10개, 20개 등, 사용자가 원하는 만큼의 간격마다 다른 모양 또는 다른 크기의 표시용 패턴을 넣는 것을 통해 원하는 위치를 비교적 정확히 찾아갈 수 있다.
도 7 및 도 8은 본 발명의 다양한 실시예들에 따른 레퍼런스 플레인을 갖는 반도체 소자의 상면도들이다. 도 7 및 도 8에서 예로 든 실시예들은 레퍼런스 플레인이 사용되었을 때 불량 위치를 분석 장비 상에서 용이하게 찾아갈 수 있도록, 좌표 개념의 라인을 사용하여 원하는 위치를 정확히 찾아갈 수 있도록 구성한 반도체 소자에 관한 것이다.
먼저 도 7은 본 발명의 제4 실시예에 따른 레퍼런스 플레인을 갖는 반도체 소자의 상면도이다. 본 발명에 따라 개선된 레퍼런스 플레인(410)은 복수개의 그룹(G1,...G20)으로 구분되게끔 표시선(420)을 포함한다. 여기서의 표시선(420)은 종래에는 하나의 금속판으로 형성되던 레퍼런스 플레인을 복수개의 그룹(G1,...G20)으로 분할하여 형성함으로써 제공된 것이다. 일정 길이, 예를 들어 일정 개수의 비아(412) 또는 일정 길이, 예컨대 200㎛마다 이러한 표시선(420)이 생기게 레퍼런스 플레인을 분할한다면 도시된 바와 같이, 표시선(420)은 바둑판 모양일 수 있다. 그러면 칩의 중앙에서도 그리 어렵지 않은 방법으로 위치를 정확히 찾아가서 FIB 등의 장비를 사용하여 작업할 수 있다. 여기서, 분할된 레퍼런스 플레인(410)끼리는 통전될 수 있도록 전기적으로 서로 연결되는 부분(415)을 갖게 형성하는 것이 바람직하다. 도면에는 도시의 편의를 위하여 3개의 비아(412)마다 표시선(420)이 지나가도록 형성된 것을 예로 들었으나, 10개, 20개 등, 사용자가 원하는 만큼의 간격마다 표시선이 생기도록 분할할 수 있다.
예컨대 불량이 10번째 그룹(G10)에서 발생되어 있는 것을 알고, 분량 원인을 해석하는 경우에 관하여 설명한다. 불량 원인을 해석하기 위해, 현미경으로 불량 부분을 찾는다. 도 7에 불량 장소(D)를 표시하였다. 여기서 표시선(420)이 3개의 비아(412)마다 형성되어 있기 때문에 용이하게 불량 장소를 찾는 것이 가능하다. 예를 들어, 불량 장소(D)가 패드(미도시)로부터 50번째 있는 비아라면, 이 위치를 찾기 위하여 종래에는 50개의 비아를 전부 헤아리지 않으면 안되었지만, 본 발명에 따르면 표시선(420)이 예컨대 3개의 비아(412)마다 형성되어 있기 때문에 표시용 패턴을 16개 헤아리고 비아를 2개 헤아리면 불량 장소(D)를 찾는 것이 가능하다.
그룹은 도 8에 도시한 것과 같이 표시선(520)에 의해 분할되어 모양과 크기가 일정치 않은 것일 수도 있다. 도 8은 본 발명의 제5 실시예에 따른 레퍼런스 플레인(510)을 갖는 반도체 소자의 상면도이다. 그룹의 모양과 크기에 특징이 있으므로, 비아를 일일이 세지 않아도 모양만 보고도 어느 위치에 있는 그룹인가를 알 수 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 바와 같이 본 발명에 따른 반도체 소자는, 규칙적으로 배열된 표시용 패턴, 또는 표시용 패턴들로 이루어진 표시선에 의해 원하는 위치의 더미 패턴을 용이하게 찾을 수 있다. 그리고, 바둑판 모양의 표시선에 의해 레퍼런스 플레인에서 원하는 위치를 용이하게 찾을 수 있다. 따라서, 본 발명에 의하면 불량 위치 또는 관심 위치를 높은 정확도로 용이하게 찾을 수 있게 되어 불량 원인 분석을 용이하게 할 수 있고, 공정 수율을 높일 수 있다.

Claims (16)

  1. 반도체 기판;
    상기 반도체 기판 상에 반복적으로 배열된 화학적 기계적 연마(Chemical Mechanical Polishing)용 최상위 더미 패턴들; 및
    일정 개수의 상기 더미 패턴들 사이마다 배치되어 제공된 표시용 패턴들을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 표시용 패턴들은 상기 더미 패턴들과 다른 모양으로 형성한 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 표시용 패턴들은 상기 더미 패턴들과 다른 크기로 형성한 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 표시용 패턴들은 상기 더미 패턴들보다 작은 크기로 형성한 것을 특징으로 하는 반도체 소자.
  5. 반도체 기판;
    상기 반도체 기판 상에 반복적으로 배열된 화학적 기계적 연마용 최상위 더미 패턴들; 및
    상기 더미 패턴들이 형성된 영역을 복수개의 그룹으로 구분하는 표시선을 포함하는 반도체 소자.
  6. 제5항에 있어서, 상기 표시선은,
    상기 더미 패턴들과 모양이 다른 표시용 패턴들로 이루어진 라인이 일정 개수의 상기 더미 패턴들을 둘러싸도록 배치되어 제공된 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서, 상기 표시선은,
    상기 더미 패턴들과 모양이 다른 표시용 패턴들로 이루어진 여러 개의 라인이 교차되어 제공된 것을 특징으로 하는 반도체 소자.
  8. 제5항에 있어서, 상기 표시선은,
    상기 더미 패턴들과 크기가 다른 표시용 패턴들로 이루어진 라인이 일정 개수의 상기 더미 패턴들을 둘러싸도록 배치되어 제공된 것을 특징으로 하는 반도체 소자.
  9. 제5항에 있어서, 상기 표시선은,
    상기 더미 패턴들과 크기가 다른 표시용 패턴들로 이루어진 여러 개의 라인이 교차되어 제공된 것을 특징으로 하는 반도체 소자.
  10. 제5항에 있어서, 상기 표시선은,
    상기 더미 패턴들보다 작은 크기의 표시용 패턴들로 이루어진 라인이 일정 개수의 상기 더미 패턴들을 둘러싸도록 배치되어 제공된 것을 특징으로 하는 반도체 소자.
  11. 제5항에 있어서, 상기 표시선은,
    상기 더미 패턴들보다 작은 크기의 표시용 패턴들로 이루어진 여러 개의 라인이 교차되어 제공된 것을 특징으로 하는 반도체 소자.
  12. 반도체 기판;
    상기 반도체 기판을 덮는 전력공급용 최상위 레퍼런스 플레인(reference plain); 및
    상기 레퍼런스 플레인을 복수개의 그룹으로 구분하는 표시선을 포함하는 반도체 소자.
  13. 제12항에 있어서, 상기 표시선을 제공하기 위해,
    상기 레퍼런스 플레인을 복수개의 그룹으로 분할하여 형성한 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서, 분할된 그룹끼리는 통전될 수 있도록 전기적으로 서로 연결되는 부분을 갖게 형성한 것을 특징으로 하는 반도체 소자.
  15. 제12항에 있어서, 상기 표시선은 바둑판 모양인 것을 특징으로 하는 반도체 소자.
  16. 제12항에 있어서, 상기 그룹은 모양과 크기가 일정치 않은 것을 특징으로 하는 반도체 소자.
KR1020030052090A 2003-07-28 2003-07-28 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자 KR100546354B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020030052090A KR100546354B1 (ko) 2003-07-28 2003-07-28 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자
US10/822,384 US7547979B2 (en) 2003-07-28 2004-04-12 Semiconductor device and method of locating a predetermined point on the semiconductor device
JP2004207746A JP2005051230A (ja) 2003-07-28 2004-07-14 半導体素子及びその半導体素子上の所定位置を探す方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030052090A KR100546354B1 (ko) 2003-07-28 2003-07-28 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20050013435A true KR20050013435A (ko) 2005-02-04
KR100546354B1 KR100546354B1 (ko) 2006-01-26

Family

ID=34101736

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030052090A KR100546354B1 (ko) 2003-07-28 2003-07-28 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자

Country Status (3)

Country Link
US (1) US7547979B2 (ko)
JP (1) JP2005051230A (ko)
KR (1) KR100546354B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4555196B2 (ja) * 2005-09-07 2010-09-29 パナソニック株式会社 半導体装置
US8741743B2 (en) * 2007-01-05 2014-06-03 Freescale Semiconductor, Inc. Integrated assist features for epitaxial growth
JP4378387B2 (ja) * 2007-02-27 2009-12-02 Okiセミコンダクタ株式会社 半導体パッケージ及びその製造方法
US8546155B2 (en) 2011-10-03 2013-10-01 International Business Machines Corporation Via chains for defect localization
US9698151B2 (en) 2015-10-08 2017-07-04 Samsung Electronics Co., Ltd. Vertical memory devices
JP7353121B2 (ja) 2019-10-08 2023-09-29 キヤノン株式会社 半導体装置および機器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306910A (ja) * 1996-05-14 1997-11-28 Fujitsu Ltd 半導体装置
US5854125A (en) * 1997-02-24 1998-12-29 Vlsi Technology, Inc. Dummy fill patterns to improve interconnect planarity
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR20010038153A (ko) * 1999-10-22 2001-05-15 박종섭 어드레스 카운팅 방법
KR20010046830A (ko) * 1999-11-16 2001-06-15 박종섭 캐패시터 패턴 어레이
JP4703807B2 (ja) * 1999-11-29 2011-06-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP4307664B2 (ja) * 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP2001185691A (ja) * 1999-12-22 2001-07-06 Hitachi Ltd 半導体装置
US6506623B2 (en) * 2000-09-28 2003-01-14 Canon Kabushiki Kaisha Microstructure array, mold for forming a microstructure array, and method of fabricating the same
JP2002158278A (ja) * 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
KR20020055145A (ko) * 2000-12-28 2002-07-08 박종섭 반도체 소자의 더미패턴 형성 방법
JP2002208676A (ja) * 2001-01-10 2002-07-26 Mitsubishi Electric Corp 半導体装置、半導体装置の製造方法及び半導体装置の設計方法
US6638863B2 (en) * 2001-04-24 2003-10-28 Acm Research, Inc. Electropolishing metal layers on wafers having trenches or vias with dummy structures
US7014955B2 (en) * 2001-08-28 2006-03-21 Synopsys, Inc. System and method for indentifying dummy features on a mask layer
KR100401524B1 (ko) * 2001-10-25 2003-10-17 주식회사 하이닉스반도체 반도체 소자의 불량 어드레스 조사 방법
JP2003142583A (ja) * 2001-11-01 2003-05-16 Seiko Epson Corp 半導体装置及びその設計方法
TW569320B (en) * 2002-08-14 2004-01-01 Macronix Int Co Ltd Method for defining a dummy pattern around alignment mark on a wafer
US6693357B1 (en) * 2003-03-13 2004-02-17 Texas Instruments Incorporated Methods and semiconductor devices with wiring layer fill structures to improve planarization uniformity
CN100418197C (zh) * 2003-03-13 2008-09-10 富士通株式会社 具有虚设图形的半导体器件
JP4467318B2 (ja) * 2004-01-28 2010-05-26 Necエレクトロニクス株式会社 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法

Also Published As

Publication number Publication date
US20050023648A1 (en) 2005-02-03
KR100546354B1 (ko) 2006-01-26
JP2005051230A (ja) 2005-02-24
US7547979B2 (en) 2009-06-16

Similar Documents

Publication Publication Date Title
CN101147148B (zh) 将制作监视器添加到集成电路芯片的方法
KR102474252B1 (ko) 충진재 셀들, 탭 셀들, 디캡 셀들, 스크라이브 라인들, 및/또는 더미 충진, 그리고 이들을 포함하는 제품 ic 칩들의 용도와는 달리 사용되는 부위들에의 ic 테스트 구조들 및/또는 전자 비임 타깃 패드들의 편의적 배치
US6949765B2 (en) Padless structure design for easy identification of bridging defects in lines by passive voltage contrast
CN110783214B (zh) 晶片级测试方法及其测试结构
JP2005277338A (ja) 半導体装置及びその検査方法
US5721619A (en) Misregistration detecting marks for pattern formed on semiconductor substrate
US11728227B1 (en) Test structure and test method thereof
KR100546354B1 (ko) 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자
CN102931186A (zh) 一种具有较窄划片槽的晶圆
CN113093479B (zh) 对准量测标记结构及对准量测方法
KR100850274B1 (ko) 반도체 칩 테스트를 위한 프로브 카드 및 이를 이용한반도체 칩 테스트 방법
JP2006194772A (ja) 薄膜式ウエハー試験装置及びそのプローブ検出伝送構造
JP2010182932A (ja) 半導体装置及び半導体装置の不良解析方法
KR100575178B1 (ko) 프린트 기판 검사용 어댑터 기판 및 프린트 기판 검사 방법과, 검사용 어댑터 기판을 제작하기 위한 정보 생성 방법 및 장치
KR100876940B1 (ko) 등선형 니들을 사용한 프로브 카드
JP4746609B2 (ja) 半導体装置及びその製造方法
WO2017141706A1 (ja) 検査用導電性接触子、および半導体検査装置
TW200402816A (en) Zoom in pin nest structure, test vehicle having the structure, and method of fabricating the structure
JP2014038672A (ja) 半導体装置の不良解析システムおよび半導体記憶装置
JP2007073725A (ja) 半導体装置
JP2012023278A (ja) 半導体装置および半導体装置の製造方法
CN116344513A (zh) 一种半导体测试结构及断点失效定位方法
JPH10116866A (ja) 半導体装置及び、この半導体装置とプローブカードとの位置決め方法
KR100935530B1 (ko) 프로브블럭
JP2008135623A (ja) 配線基板及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 12