JP2001185691A

JP2001185691A - 半導体装置

Info

Publication number: JP2001185691A
Application number: JP36368299A
Authority: JP
Inventors: Yasuhiro Nariyoshi; 康裕成吉; Yoshitaka Tadaki; ▲芳▼▲隆▼ 只木; Toshihiro Sekiguchi; 敏宏関口; Keizo Kawakita; 惠三川北; Shinichi Miyatake; 伸一宮武; Mitsuo Amamiya; 三生雨宮; Masashi Miura; 真史三浦
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1999-12-22
Filing date: 1999-12-22
Publication date: 2001-07-06

Abstract

(57)【要約】【課題】半導体装置の不良パターンのアドレスの特定
を容易にする。【解決手段】半導体基板１に繰り返し配置された活性
領域Ｌのパターンの最外周に、ダミーの活性領域Ｌｄの
パターンを配置し、このダミーの活性領域Ｌｄの中に周
期的に所定のダミーの活性領域Ｌｄａを配置し、この所
定のダミーの活性領域Ｌｄａのパターン寸法を、他のダ
ミーの活性領域Ｌｄのパターン寸法よりも長くして、他
のダミーの活性領域Ｌｄのパターンとは識別可能なよう
にした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置技術に
関し、特に、半導体装置のパターンの外観不良解析技術
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明者は、例えばＤＲＡＭ（Dynamic
Random Access Memory）のパターンの外観不良解析技術
について検討した。その検討技術によれば、不良パター
ンが存在するアドレスを特定するために、メモリセルア
レイの端部のパターンから電気的に指摘された不良パタ
ーンまで１つずつパターンをカウントしている。

【０００３】なお、ＤＲＡＭテスト技術については、例
えば株式会社プレスジャーナル、平成９年５月３０日発
行「月刊セミコンダクタワールド（Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒＷｏｒｌｄ）増刊号」Ｐ１９〜Ｐ２３に記載
があり、ＤＲＡＭの不良モードとテスト技術について開
示されている。

【０００４】

【発明が解決しようとする課題】ところが、上記パター
ンの外観不良解析技術においては、以下の課題があるこ
とを本発明者は見出した。

【０００５】すなわち、メモリセルアレイ内の不良パタ
ーンのアドレスの観察やアドレスの特定が非常に困難で
ある。特に、ＤＲＡＭにおいては、メモリセルアレイ内
に同じ形状のパターンが繰り返し配置されている上、近
年のメモリセル内のパターンの寸法の微細化が進められ
ている共に、メモリセルの大容量化に伴いカウント数が
増加しているので、電気的に指摘された不良パターンの
観察やアドレスの特定が極めて難しいという課題があ
る。

【０００６】また、本発明者は、本発明に基づいて公知
例を調査した結果、パターンの近傍に数等のダミーパタ
ーンを形成する技術が見出されたが、その技術において
は、そのダミーパターンが、そのパターンの転写時に素
子形成に寄与するパターンに悪影響を及ぼす課題があ
る。

【０００７】本発明の目的は、半導体装置の不良パター
ンのアドレスの特定を容易にすることのできる技術を提
供することにある。

【０００８】また、本発明の目的は、半導体装置の不良
パターンの観察を容易にすることのできる技術を提供す
ることにある。

【０００９】また、本発明の目的は、半導体装置の不良
パターンの解析歩留まりを向上させることのできる技術
を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１２】すなわち、本発明は、半導体基板に繰り返
し配置された複数の第１パターンを取り囲むように配置
された複数の第２パターン内に、他の第２パターンとは
識別可能な所定の第２パターンを規則的に配置したもの
である。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。また、本明
細書中において繰り返しパターンとは、同一寸法・同一
形状の複数のパターンが規則的、かつ、周期的に繰り返
し配置されたパターンを言う。

【００１４】（実施の形態１）図１は、本実施の形態の
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、例えば平面長方形状の半導体チップ１Ａ
の主面には、Ｘ方向（半導体チップ１Ａの長辺方向）お
よびＹ方向（半導体チップ１Ａの短辺方向）に沿って多
数のメモリアレイＭＡＲＹがマトリクス状に配置されて
いる。Ｘ方向に沿って互いに隣接するメモリアレイＭＡ
ＲＹの間にはセンスアンプＳＡが配置されている。半導
体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。

【００１５】図２および図３は、ＤＲＡＭのメモリセル
アレイＭＡＲＹの要部拡大平面図、図４は図３のＡ−Ａ
線の断面図である。なお、図２は、ビット線とメモリセ
ル選択用ＭＩＳＦＥＴのソース・ドレイン用の半導体領
域とを電気的に接続するためのコンタクトホールが形成
された段階の平面図を示し、図３は、情報蓄積用容量素
子Ｃの下部電極が形成された段階の平面図を示してい
る。

【００１６】ＤＲＡＭのメモリセルは、ｐ型の単結晶シ
リコンからなる半導体基板１の主面に形成されたｐ型ウ
エル２に形成されている。メモリセルが形成された領域
（メモリアレイ）のｐ型ウエル２は、半導体基板１の他
の領域に形成された入出力回路などからノイズが侵入す
るのを防ぐために、その下部に形成されたｎ型半導体領
域３によって半導体基板１と電気的に分離されている。

【００１７】メモリセルは、メモリセル選択用ＭＩＳＦ
ＥＴＱｓの上部に情報蓄積用容量素子Ｃを配置したスタ
ックド構造で構成されている。メモリセル選択用ＭＩＳ
ＦＥＴＱｓはｎチャネル型ＭＩＳＦＥＴで構成され、ｐ
型ウエル２の活性領域Ｌに形成されている。活性領域Ｌ
は、図２および図３のＸ方向に沿って真っ直ぐに延在す
る細長い島状のパターンで構成されており、それぞれの
活性領域Ｌには、ソース、ドレインの一方（ｎ型半導体
領域）を互いに共有するメモリセル選択用ＭＩＳＦＥＴ
ＱｓがＸ方向に隣接して２個形成されている。

【００１８】活性領域Ｌを囲む素子分離領域は、ｐ型ウ
エル２に開孔した浅い溝に酸化シリコン膜等からなる絶
縁膜５を埋め込んで形成した溝型の素子分離部（トレン
チアイソレーション）６によって構成されている。この
溝型の素子分離部６に埋め込まれた絶縁膜５は、その表
面が活性領域Ｌの表面とほぼ同じ高さになるように平坦
化されている。このような溝型の素子分離部６によって
構成された素子分離領域は、活性領域Ｌの端部にバーズ
ビーク(bird's beak)ができないので、ＬＯＣＯＳ（Loc
al Oxidization of Silicon：選択酸化）法で形成され
た同一寸法の素子分離領域（フィールド酸化膜）に比べ
て活性領域Ｌの実効的な面積が大きくなる。

【００１９】メモリセル選択用ＭＩＳＦＥＴＱｓは、主
としてゲート絶縁膜７、ゲート電極８Ａおよびソース、
ドレインを構成する一対のｎ型半導体領域９、９によっ
て構成されている。ゲート電極８Ａはワード線ＷＬと一
体に構成されており、同一の幅、同一のスペースでＹ方
向に沿って直線的に延在している。ゲート電極８Ａ（ワ
ード線ＷＬ）は、例えばＰ（リン）などのｎ型不純物が
ドープされた低抵抗多結晶シリコン膜と、その上部に形
成されたＷＮ（タングステンナイトライド）膜などから
なるバリアメタル層と、その上部に形成されたＷ（タン
グステン）膜などの高融点金属膜とで構成されたポリメ
タル構造を有している。ポリメタル構造のゲート電極８
Ａ（ワード線ＷＬ）は、多結晶シリコン膜やポリサイド
膜で構成されたゲート電極に比べて電気抵抗が低いの
で、ワード線の信号遅延を低減することができる。ただ
し、ゲート電極８Ａを、多結晶シリコン膜の単体膜で構
成しても良いし、多結晶シリコン膜上にタングステンシ
リサイド等のうようなシリサイド膜を積み重ねてなる上
記ポリサイド構造としても良い。

【００２０】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極８Ａ（ワード線ＷＬ）の上部には窒化シリコン膜
等からなるキャップ絶縁膜１２が形成されており、この
キャップ絶縁膜１２の上部および側壁とゲート電極８Ａ
（ワード線ＷＬ）の側壁とには、例えば窒化シリコン膜
からなる絶縁膜１３が形成されている。

【００２１】メモリアレイのキャップ膜１２と絶縁膜１
３は、後述するように、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのソース、ドレイン（ｎ型半導体領域９、９）の上
部にセルフアライン（自己整合）でコンタクトホールを
形成する際のエッチングストッパとして使用される。

【００２２】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐ上には、ＳＯＧ（Spin On Glass）膜１６が形
成されている。また、ＳＯＧ膜１６のさらに上には２層
の酸化シリコン等からなる絶縁膜１７、１８が形成され
ており、上層の絶縁膜１８は、その表面が半導体基板１
の全域でほぼ同じ高さになるように平坦化されている。

【００２３】メモリセル選択用ＭＩＳＦＥＴＱｓのソー
ス、ドレインを構成する一対のｎ型半導体領域９、９の
上部には、絶縁膜１８、１７およびＳＯＧ膜１６を貫通
するコンタクトホール１９、２０が形成されている。こ
れらのコンタクトホール１９、２０の内部には、ｎ型不
純物（例えばＰ（リン））をドープした低抵抗の多結晶
シリコン膜で構成されたプラグ２１が埋め込まれてい
る。

【００２４】コンタクトホール１９、２０の底部のＸ方
向の径は、対向する２本のゲート電極８Ａ（ワード線Ｗ
Ｌ）の一方の側壁の絶縁膜１３と他方の側壁の絶縁膜１
３とのスペースによって規定されている。すなわち、コ
ンタクトホール１９、２０は、ゲート電極８Ａ（ワード
線ＷＬ）に対してセルフアラインで形成されている。

【００２５】図３に示すように、一対のコンタクトホー
ル１９、２０のうち、一方のコンタクトホール２０のＹ
方向の径は、活性領域ＬのＹ方向の寸法とほぼ同じであ
る。これに対して、もう一方のコンタクトホール１９
（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共
有されたｎ型半導体領域９上のコンタクトホール）のＹ
方向の径は、活性領域ＬのＹ方向の寸法よりも大きい。
すなわち、コンタクトホール１９は、Ｙ方向の径がＸ方
向の径よりも大きい略長方形の平面パターンで構成され
ており、その一部は活性領域Ｌから外れて溝型の素子分
離部６上に延在している。コンタクトホール１９をこの
ようなパターンで構成することにより、コンタクトホー
ル１９を介してビット線ＢＬとｎ型半導体領域９とを電
気的に接続する際に、ビット線ＢＬの幅を一部で太くし
て活性領域Ｌの上部まで延在したり、活性領域Ｌの一部
をビット線ＢＬ方向に延在したりしなくともよいので、
メモリセルサイズを縮小することが可能となる。

【００２６】絶縁膜１８上には絶縁膜２８が形成されて
いる。コンタクトホール１９上の絶縁膜２８にはスルー
ホール２２が形成されており、その内部には下層から順
にＴｉ（チタン）膜、ＴｉＮ（窒化チタン）膜およびＷ
膜を積層した導電膜からなるプラグが埋め込まれてい
る。スルーホール２２は、活性領域Ｌから外れた溝型の
素子分離部６の上方に配置されている。

【００２７】絶縁膜２８上にはビット線ＢＬが形成され
ている。ビット線ＢＬは溝型の素子分離部６の上方に配
置されており、同一の幅、同一のスペースでＸ方向に沿
って直線的に延在している。ビット線ＢＬは、例えばタ
ングステン膜で構成されており、絶縁膜２８に形成され
たスルーホール２２およびその下部の絶縁膜２８、１
８、１７、ＳＯＧ膜１６およびゲート絶縁膜７に形成さ
れたコンタクトホール１９を通じてメモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方（２個のメモ
リセル選択用ＭＩＳＦＥＴＱｓによって共有されたｎ型
半導体領域９）と電気的に接続されている。ビット線Ｂ
Ｌを金属（タングステン）で構成することにより、その
シート抵抗を低減できるので、情報の読み出し、書き込
みを高速で行うことができる。また、ビット線ＢＬと周
辺回路の配線とを同一の工程で同時に形成することがで
きるので、ＤＲＡＭの製造工程を簡略化することができ
る。また、ビット線ＢＬを耐熱性およびエレクトロマイ
グレーション耐性の高い金属（タングステン）で構成す
ることにより、ビット線ＢＬの幅を微細化した場合で
も、断線を確実に防止することができる。

【００２８】ビット線ＢＬ上には、例えば酸化シリコン
からなる絶縁膜３８、３９が形成されている。上層の絶
縁膜３９は、その表面が半導体基板１の全域でほぼ同じ
高さになるように平坦化されている。メモリセルアレイ
の絶縁膜３９上には窒化シリコン等からなる絶縁膜４４
が形成されており、この絶縁膜４４のさらに上には情報
蓄積用容量素子Ｃが形成されている。情報蓄積用容量素
子Ｃは、下部電極（蓄積電極）４５と上部電極（プレー
ト電極）４７とそれらの間に設けられたＴａ₂Ｏ₅（酸化
タンタル）等からなる容量絶縁膜（誘電体膜）４６とに
よって構成されている。下部電極４５は、例えばＰ（リ
ン）がドープされた低抵抗多結晶シリコン膜からなり、
上部電極４７は、例えばＴｉＮ膜からなる。

【００２９】情報蓄積用容量素子Ｃの下部電極４５は、
図３のＸ方向に沿って真っ直ぐに延在する細長いパター
ンで構成されている。下部電極４５は、絶縁膜４４およ
びその下層の絶縁膜３９、３８、２８を貫通するスルー
ホール４８内に埋め込まれたプラグ４９を通じてコンタ
クトホール２０内のプラグ２１と電気的に接続され、さ
らにこのプラグ２１を介してメモリセル選択用ＭＩＳＦ
ＥＴＱｓのソース、ドレインの他方（ｎ型半導体領域
９）と電気的に接続されている。下部電極４５とコンタ
クトホール２０との間に形成されたスルーホール４８の
内部には、例えばＰ（リン）がドープされた低抵抗多結
晶シリコン膜で構成されたプラグ４９が埋め込まれてい
る。

【００３０】情報蓄積用容量素子Ｃの上部には２層の酸
化シリコン等からなる絶縁膜５１が形成され、さらにそ
の上部には第２層目の配線５２が形成されている。第２
層目の配線５２は、Ａｌ（アルミニウム）合金を主体と
する導電膜で構成されている。

【００３１】第２層目の配線５２上には２層の酸化シリ
コン等からなる絶縁膜５４、５５が形成されている。こ
のうち、下層の絶縁膜５４は、配線５２のギャップフィ
ル性に優れた高密度プラズマ(High Density Plasma)Ｃ
ＶＤ法によって形成されている。また、この絶縁膜５４
上の絶縁膜５５は、その表面が半導体基板１の全域でほ
ぼ同じ高さになるように平坦化されている。この絶縁膜
５５上には第３層目の配線５６が形成されている。第３
層目の配線５６は、第２層目の配線５２と同じく、Ａｌ
合金を主体とする導電膜で構成されている。

【００３２】次に、本発明の技術思想を、例えばＤＲＡ
Ｍの活性領域（第１パターン）Ｌ（繰り返しパターン）
に適用した場合について説明する。図５は、１つのメモ
リセルアレイＭＡＲＹの全体平面図を示し、図６は、そ
の要部拡大平面図を示している。メモリセルアレイＭＡ
ＲＹには、上述した複数の活性領域Ｌが繰り返し規則的
に配置されている。この活性領域Ｌの一群の最外周に
は、ダミーの活性領域（第２パターン）Ｌｄが配置され
ている。図５および図６には、図面を見易くするために
ダミーの活性領域Ｌｄに斜線が付してある。このダミー
の活性領域Ｌｄは、活性領域Ｌを半導体基板１上に形成
する際に、ダミーの活性領域Ｌｄが無いと、最外周の活
性領域Ｌが変形・欠損してしまうのを抑えるための補助
的なパターンであり、ＤＲＡＭの動作には寄与しない領
域である。

【００３３】本実施の形態１においては、このダミーの
活性領域Ｌｄの列（図５および図６の上下方向）に、ダ
ミーの活性領域（所定の第２パターン）Ｌｄａが、所定
数のダミーの活性領域Ｌｄ毎に規則的に配置されてい
る。ダミーの活性領域Ｌｄａは、上述のダミーの活性領
域Ｌｄとしての機能の他に、不良アドレス等をカウント
する際の基準等として用いる機能等を有するもので、そ
の幅方向寸法は、上記他のダミーの活性領域Ｌｄの幅方
向寸法と同じであるが、その長手方向寸法が、他のダミ
ーの活性領域Ｌｄの長手方向寸法よりも長く形成されて
いる。すなわち、ダミーの活性領域Ｌｄａは、その内方
側端部の平面位置が、他のダミーの活性領域Ｌｄの内方
側端部の平面位置と一致しているが、長手方向寸法が他
のダミーの活性領域Ｌｄの長手方向寸法よりも長くなる
ように形成されているので、その外方側端部の平面位置
が、他のダミーの活性領域Ｌｄの外方側端部の平面位置
と一致しておらず、その外方側端部が部分的に突出され
ている。これにより、ダミーの活性領域Ｌｄａは、他の
ダミーの活性領域Ｌｄと差別することが可能となってい
る。メモリセルアレイＭＡＲＹ内の不良アドレスをカウ
ントする際には、このダミーの活性領域Ｌｄａを基準と
して行う。これにより、不良アドレスのカウントに際し
て、ダミーの活性領域Ｌｄａのみをカウントすれば良い
ので、不良アドレスのカウント数を、全ての活性領域Ｌ
をカウントする場合の数十分の一に低減することができ
る。このため、不良アドレスのカウントを簡素化するこ
とができる。また、不良アドレスのカウントを効率的に
行うことができる。また、不良アドレスの解析時間を大
幅に短縮できる。また、不良アドレスのカウントミスを
防止でき、カウント数が減る分、カウントミスのポテン
シャルを低減できるので、不良アドレスの解析歩留まり
を向上させることができる。しかも、ダミーの活性領域
Ｌｄａのレイアウト自体は容易である。また、ダミーの
活性領域Ｌｄ，Ｌｄａを設けることで、パターン転写に
際して、素子動作に寄与する活性領域Ｌに対する副作用
も無くすことができる。なお、各ダミーの活性領域Ｌｄ
ａの寸法および形状は同じである。

【００３４】次に、本発明の技術思想を、例えばＤＲＡ
Ｍの情報蓄積用容量素子Ｃにかかわるスルーホール４８
（繰り返しパターン）に適用した場合について説明す
る。図７は、１つのメモリセルアレイＭＡＲＹの全体平
面図を示し、図８は、その要部拡大平面図を示してい
る。メモリセルアレイＭＡＲＹには、上述した平面円形
状の同一直径の複数のスルーホール４８が繰り返し規則
的に配置されている（第１パターン）。このスルーホー
ル４８の一群の最外周には、ダミーのスルーホール（第
２パターン）４８ｄが配置されている。図８および図９
には、図面を見易くするためにダミーのスルーホール４
８ｄに斜線が付してある。このダミーのスルーホール４
８ｄは、スルーホール４８の繰り返しパターンを半導体
基板１上に形成する際に、ダミーのスルーホール４８ｄ
が無いと、最外周のスルーホール４８が変形・欠損して
しまうのを抑えるための補助的なパターンであり、ＤＲ
ＡＭの動作には寄与しないパターンである。

【００３５】本実施の形態１においては、このダミーの
スルーホール４８ｄの列（図７および図８の上下方向）
に、ダミーのスルーホール（所定の第２パターン）４８
ｄａが、所定数のダミーのスルーホール４８ｄ毎に規則
的に配置されている。このダミーのスルーホール４８ｄ
ａは、上述のダミーのスルーホール４８ｄとしての機能
の他に、不良アドレス等をカウントする際の基準等とし
て用いる機能等を有するもので、その短径は、他のダミ
ーのスルーホール４８ｄの直径と同じであるが、その長
径が、スルーホール４８ｄの直径よりも長くなるように
形成されている。すなわち、ダミーのスルーホール４８
Ｌｄａは、その内方側端部の平面位置が、他のダミーの
スルーホール４８ｄの内方側端部の平面位置と一致して
いるが、長径の寸法が他のダミーのスルーホール４８ｄ
の直径よりも長いので、その外方側端部が部分的に突出
されている。これにより、ダミーのスルーホール４８ｄ
ａは、他のダミーのスルーホール４８ｄと差別すること
が可能となっている。メモリセルアレイＭＡＲＹ内の不
良アドレスをカウントする際には、このダミーのスルー
ホール４８ｄａを基準として行う。これにより、上記ダ
ミーの活性領域Ｌｄａの場合と同様の効果を得ることが
できる他、次の効果が得られる。すなわち、不良メモリ
セルのアドレスを指定するために用いる不良アドレス検
出プログラムの検証が可能となる。ダミーのスルーホー
ル４８ｄａの抵抗は、その平面積がスルーホール４８の
平面積よりも大きいので、スルーホール４８の抵抗より
も低い。このため、ダミーのスルーホール４８ｄａを用
いているダミーのメモリセルでは、リフレッシュ特性
が、実際の動作に寄与する普通のメモリセルよりも相対
的に良好である。これを利用することにより、所定のダ
ミーのスルーホール４８ｄａのアドレスを電気的に知る
ことができる。そして、そのアドレス結果と、上記不良
アドレス検出プログラムにより検出された所定のダミー
のスルーホール４８ｄａのアドレスとを比較することに
より、不良アドレス検出プログラムの良否を判断するこ
とができる。また、外観ＳＥＭ装置を用いることによ
り、スルーホール４８の開口信頼性評価が可能となる。
すなわち、ダミースルーホール４８ｄａの寸法をある範
囲でふった場合、開口性の寸法依存性をみることが可能
となる。外観ＳＥＭ装置は電子線による電荷のチャージ
量の差を画面上のコントラストで表わすことができる装
置で、このコントラストにより大まかな抵抗量を測定す
ることができる。つまり、穴径、抵抗値の推定がインラ
インで評価することが可能である。なお、各ダミーのス
ルーホール４８ｄａの寸法および形状は同じである。

【００３６】次に、本発明の技術思想を、例えばＤＲＡ
Ｍの情報蓄積用容量素子Ｃの下部電極（第１パターン）
４５に適用した場合について説明する。図９は、１つの
メモリセルアレイＭＡＲＹの全体平面図を示し、図１０
は、その要部拡大平面図を示している。メモリセルアレ
イＭＡＲＹには、上述した平面角丸の長方形状の複数の
下部電極４５が繰り返し規則的に配置されている（繰り
返しパターン）。この下部電極４５の一群の最外周に
は、ダミーの下部電極（第２パターン）４５ｄが配置さ
れている。図９および図１０には、図面を見易くするた
めにダミーの下部電極４５ｄに斜線が付してある。この
ダミーの下部電極４５ｄは、下部電極４５の繰り返しパ
ターンを半導体基板１上に形成する際に、ダミーの下部
電極４５ｄが無いと、最外周の下部電極４５のパターン
が変形・欠損してしまうのを抑えるための補助的なパタ
ーンであり、ＤＲＡＭの動作には寄与しないパターンで
ある。

【００３７】本実施の形態１においては、このダミーの
下部電極４５ｄの列（図９および図１０の上下方向）
に、ダミーの下部電極（所定の第２パターン）４５ｄａ
が、所定数のダミーの下部電極４５ｄ毎に規則的に配置
されている。例えば２５６ＭＤＲＡＭで、この手法を適
用している。このダミーの下部電極４５ｄａは、上述の
ダミーの下部電極４５ｄとしての機能の他に、不良アド
レス等をカウントする際の基準等として用いる機能等を
有するもので、その幅方向寸法は、他のダミーの下部電
極４５ｄの幅方向寸法と同じであるが、その長手方向寸
法が、ダミーの下部電極４５ｄの長手方向寸法よりも長
くなるように形成されている。すなわち、ダミーの下部
電極４５ｄａは、その内方側端部の平面位置が、他のダ
ミーの下部電極４５ｄの内方側端部の平面位置と一致し
ているが、長手方向の寸法が他のダミーの下部電極４５
ｄの長手方向寸法よりも長いので、その外方側端部が部
分的に突出されている。これにより、ダミーの下部電極
４５ｄａは、他のダミーの下部電極４５ｄと差別するこ
とが可能となっている。メモリセルアレイＭＡＲＹ内の
不良アドレスをカウントする際には、このダミーの下部
電極４５ｄａを基準として行う。これにより、上記ダミ
ーの活性領域Ｌｄａやスルーホール４８ｄａの場合と同
様の効果を得ることができる。特に、不良メモリセルの
アドレスを指定するために用いる不良アドレス検出プロ
グラムの検証が可能となる。ダミーの下部電極４５ｄａ
の容量（蓄積電荷量）は、下部電極４５ｄａの平面積が
下部電極４５の平面積よりも大きいので、下部電極４５
の容量（蓄積電荷量）よりも大きい。このため、ダミー
の下部電極４５ｄａを用いているダミーのメモリセルで
は、リフレッシュ特性が、実際の動作に寄与する普通の
メモリセルよりも相対的に良好である。これを利用する
ことにより、所定のダミーの下部電極４５ｄａのアドレ
スを電気的に知ることができる。そして、そのアドレス
結果と、上記不良アドレス検出プログラムにより検出さ
れた所定のダミーの下部電極４５ｄａのアドレスとを比
較することにより、不良アドレス検出プログラムの良否
を判断することができる。ただし、ダミーの下部電極４
５ｄａのようなパターンには電気的な接続はなされてい
ないので、解析効率向上のみ図ることができる。なお、
各ダミーの下部電極４５ｄａの寸法および形状は同じで
ある。

【００３８】次に、本発明の技術思想を、例えばＤＲＡ
Ｍの配線（繰り返しパターン）に適用した場合について
説明する。図１１は、ＤＲＡＭのメモリセルアレイまた
は周辺回路領域に繰り返し配置された配線５７の平面図
を示し、図１２は、ＤＲＡＭのメモリセルアレイの上記
ビット線ＢＬの平面図を示している。なお、図１１およ
び図１２においては、図面を見易くするために配線（ビ
ット線ＢＬ）に斜線が付してある。

【００３９】図１１には、例えば平面帯状の複数の配線
５７が互いに平行に隣接した状態で図１１の上下方向に
並んで配置されている場合が例示されている。本実施の
形態１においては、所定数個の配線５７毎に、配線５７
の端部に、他の配線５７よりも幅広で長くなるようなパ
ターン５７ａが一体的に配置されている。これにより、
パターン５７ａが設けられた配線５７は、他の配線５７
と差別することが可能となっている。なお、各パターン
５７ａの寸法および形状は同じである。

【００４０】また、図１１は、上記ビット線ＢＬに本発
明を適用した場合が例示されている。本実施の形態１に
おいては、所定数個のビット線ＢＬ毎に、ビット線ＢＬ
の端部に、他のビット線ＢＬよりも長くなるようなパタ
ーンＢＬａが一体的に配置されている。これにより、パ
ターンＢＬａが設けられたビット線ＢＬは、他のビット
線ＢＬと差別することが可能となっている。なお、ビッ
ト線ＢＬの両端部は、上層配線が接続される関係上、そ
の両端部間の配線部に比べて幅広となっている。また、
各パターンＢＬａの寸法および形状は同じである。

【００４１】これら図１１，図１２の場合、電気的また
は機械的に不良な配線５７やビット線ＢＬの検出は、こ
のパターン５７ａ，ＢＬａが設けられた配線５７または
ビット線ＢＬを基準に行うことにより、その検出を容易
にすることが可能となっている。すなわち、不良配線
（不良ビット線）の検出に際して、パターン５７ａ、Ｂ
Ｌａ付きの配線５７のみをカウントすれば良いので、配
線のカウント数を、全ての配線５７をカウントする場合
の数十分の一に低減することができ、不良配線検出のた
めのカウントを簡素化することができる。また、不良配
線検出のためのカウントを効率的に行うことができる。
また、不良配線の解析時間を大幅に短縮できる。また、
不良配線検出のためのカウントミスを防止でき、カウン
ト数が減る分、カウントミスのポテンシャルを低減でき
るので、不良配線の解析歩留まりを向上させることがで
きる。しかも、パターン５７ａ，ＢＬａのレイアウト自
体は容易である。

【００４２】（実施の形態２）前記実施の形態１におい
ては、ダミーパターンにおいて不良アドレスカウントに
用いるダミーパターンの平面寸法を他のダミーパターン
の平面寸法よりも大きくした場合について説明したが、
これに限定されるものではなく、例えば下部電極に本発
明を適用した場合を例として説明すると、図１３に示す
ように、ダミーの下部電極４５ｄａを他のダミーの下部
電極４５ｄよりも短くしても良い。なお、図１３におい
ても図面を見易くするためにダミーの下部電極４５ｄ，
４５ｄａに斜線を付す。

【００４３】この場合は、前記実施の形態１で得られた
効果の他に、以下の効果を得ることができる。すなわ
ち、ダミーの下部電極４５ｄａを短くしたので、ダミー
の下部電極４５ｄａによるメモリセルアレイＭＡＲＹの
面積増大が生じないようにすることができる。

【００４４】（実施の形態３）前記実施の形態１におい
ては、ダミーパターンにおいて不良アドレスカウントに
用いるダミーパターンの平面寸法を他のダミーパターン
の平面寸法よりも大きくした場合について説明したが、
これに限定されるものではなく、例えば下部電極に本発
明を適用した場合を例として説明すると、図１４に示す
ように、ダミーの下部電極４５ｄの所定数毎に、ダミー
の下部電極４５ｄの外方側端部近傍に目印となるパター
ン５８を配置した。メモリセルアレイＭＡＲＹ内の不良
アドレスをカウントする際には、このパターン５８の近
傍のダミーの下部電極４５ｄを基準とする。これによ
り、前記実施の形態１と同様の効果を得ることが可能と
なる。なお、ここでは、パターン５８の平面形状が円形
状の場合が例示されているが、これに限定されるもので
はない。また、図１４においては、図面を見易くするた
めにダミーの下部電極４５ｄ，４５ｄａに斜線を付し、
パターン５８にはそれと反対の傾斜の斜線を付した。

【００４５】（実施の形態４）前記実施の形態１におい
ては、ダミーパターンにおいて不良アドレスカウントに
用いるダミーパターンの平面寸法（形状）が全て同じ場
合について説明したが、これに限定されるものではな
く、例えば下部電極に本発明を適用した場合を例として
説明すると、図１５に示すように、ダミーの下部電極４
５ｄａは、前記実施の形態１と同様に、所定数のダミー
下部電極４５ｄ毎に配置されているが、その寸法（長手
方向寸法：図１５の左右方向の寸法）が平面位置毎に変
えられている。ここでは、図１５の下方に配置されるに
つれてダミーの下部電極４５ｄの寸法（長手方向寸法）
が次第に短くなるようになっている。

【００４６】これにより、前記実施の形態１と同様の効
果を得ることができる他、以下の効果を得ることが可能
となる。すなわち、ダミーの下部電極４５ｄａは、寸法
が異なるので、それぞれ異なった電気的特性が得られ
る。このため、ＴＥＧとして使用することが可能とな
る。また、プロセス中での下部電極４５の信頼性評価が
可能となる。さらに、メモリセルアレイにおける下部電
極４５に近い条件の電気的な測定結果をも得ることがで
きる。実際はＴＥＧの評価結果と本体の評価結果とでは
差が出ることが多い。これはフォトリソグラフィ工程や
ドライエッチング工程などのプロセスバラツキに起因す
るものである。この手法を用いればより本体に近いセル
の電気的な評価が可能である。なお、図１５において
は、図面を見易くするためにダミーの下部電極４５ｄに
斜線を付し、ダミーの下部電極４５ｄａにはそれと反対
の傾斜の斜線を付した。

【００４７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜４に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００４８】例えば前記実施の形態１〜４においては、
クラウン型の情報蓄積用容量素子を採用した場合につい
て説明したが、これに限定されるものではなく種々変更
可能であり、例えばフィン型やフラット型の情報蓄積用
容量素子を採用することもできる。

【００４９】また、前記実施の形態１〜４においては、
ＤＲＡＭの活性領域、スルーホール、情報蓄積用容量素
子の下部電極および配線（ビット線）に本発明を適用し
た場合について説明したが、これに限定されるものでは
なく、特に繰り返し規則的（周期的）に配置される繰り
返しパターンにおいて種々適用可能であり、例えばワー
ド線（繰り返しパターン）に本発明を適用することもで
きる。

【００５０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく、例えばＳＲＡＭ（Static Random Acce
ss Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；E
lectric Erasable Programmable Read Only Memory）等
のようなメモリ回路を有する半導体装置、マイクロプロ
セッサ等のような論理回路を有する半導体装置あるいは
上記メモリ回路と論理回路とを同一半導体基板に設けて
いる混載型の半導体装置、さらには液晶ディスプレイ等
に用いる液晶基板上のパターンや薄膜磁気ヘッドのパタ
ーンの形成にも適用できる。

【００５１】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００５２】(1).本発明によれば、複数の第２パターン
中に他の第２パターンとは識別可能な所定の第２パター
ンを配置し、その識別可能な所定の第２パターンのアド
レスを基準として、半導体装置の不良パターンのアドレ
スをカウントすることにより、その不良パターンのアド
レスを容易に特定することが可能となる。

【００５３】(2).本発明によれば、第２パターン中に他
の第２パターンとは識別可能な所定の第２パターンを配
置し、その識別可能な第２パターンのアドレスを基準と
して、半導体装置の不良パターンのアドレスをカウント
することにより、不良パターンを容易に探し出すことが
できるので、半導体装置の不良パターンの観察を容易に
することが可能となる。

【００５４】(3).上記(1),(2)により、半導体装置の不
良パターンの解析歩留まりを向上させることが可能とな
る。

【００５５】(4).上記(1),(2)により、半導体装置の不
良パターンの解析時間を大幅に短縮させることが可能と
なる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。

【図２】図１のＤＲＡＭのメモリセルアレイの要部拡大
平面図である。

【図３】図１のＤＲＡＭのメモリセルアレイの要部拡大
平面図である。

【図４】図３のＡ−Ａ’線の断面図である。

【図５】図１の１つのメモリセルアレイの全体平面図で
ある。

【図６】図５の要部拡大平面図である。

【図７】図１の１つのメモリセルアレイの全体平面図で
ある。

【図８】図７の要部拡大平面図である。

【図９】図１の１つのメモリセルアレイの全体平面図で
ある。

【図１０】図９の要部拡大平面図である。

【図１１】図１のＤＲＡＭのメモリセルアレイまたは周
辺回路領域に繰り返し配置された配線５７の平面図であ
る。

【図１２】図１のＤＲＡＭのメモリセルアレイにおける
ビット線ＢＬの平面図である。

【図１３】本発明の他の実施の形態であるＤＲＡＭのメ
モリセルアレイの要部拡大平面図である。

【図１４】本発明の他の実施の形態であるＤＲＡＭのメ
モリセルアレイの要部拡大平面図である。

【図１５】本発明のさらに他の実施の形態であるＤＲＡ
Ｍのメモリセルアレイの要部拡大平面図である。

【符号の説明】

１半導体基板１Ａ半導体チップ２ｐ型ウエル３ｎ型半導体領域４ｎ型ウエル５絶縁膜６溝型の素子分離部７ゲート絶縁膜８Ａゲート電極９ｎ型半導体領域（ソース、ドレイン）１２キャップ絶縁膜１３絶縁膜１６ＳＯＧ膜１７絶縁膜１８絶縁膜１９コンタクトホール２０コンタクトホール２１プラグ２２スルーホール２８絶縁膜３８絶縁膜３９絶縁膜４４絶縁膜４５下部電極（第１パターン）４５ｄダミーの下部電極（第２パターン）４５ｄａダミーの下部電極（所定の第２パターン）４６容量絶縁膜４７上部電極４８スルーホール（第１パターン）４８ｄダミーのスルーホール（第２パターン）４８ｄａダミーのスルーホール（所定の第２パター
ン）４９プラグ５１絶縁膜５２配線５４、５５絶縁膜５６配線５７配線５７ａパターンＢＬビット線ＢＬａパターンＣ情報蓄積用容量素子ＭＡＲＹメモリセルアレイＱｓメモリセル選択用ＭＩＳＦＥＴＳＡセンスアンプＷＤワードドライバＷＬワード線Ｌ活性領域（第１パターン）Ｌｄダミーの活性領域（第２パターン）Ｌｄａ所定のダミーの活性領域（所定の第２パター
ン）

───────────────────────────────────────────────────── フロントページの続き (72)発明者只木 ▲芳▼▲隆▼ 東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者関口敏宏東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者川北惠三東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者宮武伸一東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者雨宮三生東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者三浦真史東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5F083 AD24 GA28 JA06 JA36 JA39 JA40 LA02 LA11 LA21 MA06 MA17 ZA20 ZA28

Claims

【特許請求の範囲】

【請求項１】半導体基板に繰り返し配置された複数の
第１パターンと、前記複数の第１パターンを取り囲むよ
うに配置された複数の第２パターンとを有し、前記複数の第２パターン内に、他の第２パターンとは異
なる所定の第２パターンを規則的に配置したことを特徴
とする半導体装置。
【請求項２】半導体基板に繰り返し配置された複数の
第１パターンと、前記複数のパターンを取り囲むように
配置された複数の第２パターンとを有し、前記複数の第２パターン内に、他の第２パターンとは識
別可能な所定の第２パターンを規則的に配置したことを
特徴とする半導体装置。
【請求項３】請求項１または２記載の半導体装置にお
いて、前記所定の第２パターンの寸法を、前記他の第２
パターンの寸法よりも増大または縮小させたことを特徴
とする半導体装置。
【請求項４】請求項１、２または３記載の半導体装置
において、前記複数の第１パターンが孔パターンまたは
配線パターンであることを特徴とする半導体装置。
【請求項５】請求項１、２または３記載の半導体装置
において、前記複数の第１パターンが、メモリセル領域
の活性領域、メモリセル領域の情報蓄積用容量素子の電
極、メモリセル領域の孔またはメモリセル領域の配線の
パターンであることを特徴とする半導体装置。