JP2009076909A - ストレージノードを有する半導体装置及びその形成方法 - Google Patents
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Abstract
【解決手段】半導体基板3に活性領域9を画定する不活性領域6が配置される。活性領域9及び不活性領域上6にゲートパターン34及びビットラインパターン69が順に形成される。ゲートパターン34及びビットラインパターン69は互いに直角に交差する。ビットラインパターン69は不活性領域6上に位置して所定領域を介して活性領域9と電気的に接続する。ビットラインパターン69上に、活性領域9と部分的に重畳して活性領域9と電気的に接続するストレージノード103が形成される。
【選択図】図2A
Description
6 不活性領域
9 活性領域
9−1、9−2、9−3 第1ないし第3領域
26 ゲート
33 ゲートキャッピングパターン
34 ゲートパターン
43 ゲート層間絶縁膜
49 ビットラインコンタクト
63 ビットライン
66 ビットラインキャッピングパターン
69 ビットラインパターン
78 ビットライン層間絶縁膜
99 ノードコンタクト
103 ストレージノード
150 半導体装置
Claims (23)
- 半導体基板に配置されて、一側部から他の側部に向けて順に位置する第1ないし第3領域を有する活性領域と、
前記活性領域を画定するように、前記半導体基板に配置された不活性領域と、
前記活性領域及び前記不活性領域に部分的に埋められて前記活性領域と直角に交差するように前記第1と第2領域間、及び、前記第2と第3領域間にそれぞれ位置して、前記活性領域及び前記不活性領域を通るゲートパターンと、
前記ゲートパターン上に位置して前記ゲートパターンと直角に交差し、及び、前記不活性領域と重畳し、そして前記第2領域と所定領域を介して電気的に接続するビットラインパターンと、
前記ゲートパターンを覆い、そして前記ビットラインパターンを囲んで前記ビットラインパターンを露出する層間絶縁膜と、
前記層間絶縁膜上に位置して第1ストレージノードを介して前記第1領域及び前記不活性領域と重畳し、そして第2ストレージノードを介して前記第3領域及び前記不活性領域及び前記ビットラインパターンと重畳するように前記活性領域と電気的に接続するストレージノードと、
を含むことを特徴とする半導体装置。 - 前記ストレージノードから選択された一つは、前記第3領域において前記ビットラインパターンと接触することを特徴とする請求項1に記載の半導体装置。
- 前記活性領域、前記ゲートパターン、前記ビットラインパターン、前記ノードコンタクト及び前記ストレージノードを前記半導体基板の行及び列の交差点のそれぞれに配置することを特徴とする請求項2に記載の半導体装置。
- 前記活性領域に隣接する前記半導体基板に複数の近接した活性領域をさらに含み、
前記近接した活性領域のそれぞれは第1ないし第3領域を有し、前記半導体基板の同一行において前記活性領域の前記第1ないし第3領域は前記活性領域に近接する一つの活性領域の前記第1ないし第3領域と対向し、そして前記半導体基板の同一列において前記活性領域の前記第3領域は前記活性領域に近接する一つの活性領域の前記第1領域と対向することを特徴とする請求項3に記載の半導体装置。 - 前記ゲートパターンは前記半導体基板の少なくとも一つの行に配置され、前記ビットラインパターンは前記半導体基板の一つの列に配置され、そして前記ゲートパターン及び前記ビットラインパターンは前記少なくとも一つの行及び前記一つの列の交差点で直角に交差することを特徴とする請求項4に記載の半導体装置。
- 前記ビットラインパターンは、前記半導体基板の前記同一行において前記活性領域及び前記近接する一つの活性領域間の前記不活性領域上に少なくとも部分的に配置されることを特徴とする請求項5に記載の半導体装置。
- 前記第1ストレージノードは、前記活性領域上に少なくとも部分的に配置され、そして前記活性領域に隣接する一つのビットラインパターンと部分的に重畳することを特徴とする請求項6に記載の半導体装置。
- 前記半導体基板の前記行及び前記列の前記交差点において、
選択されたストレージノードは前記ビットラインパターンと前記近接する一つのビットラインパターンとの間に画定されて互いに対角線に配置されることを特徴とする請求項7に記載の半導体装置。 - 前記半導体基板の前記行及び前記列の前記交差点において、
前記選択されたストレージノードは前記隣接する活性領域に対して前記活性領域上にジグザグに配置されることを特徴とする請求項8に記載の半導体装置。 - 前記半導体基板の前記行及び前記列の前記交差点において、
隣接するビットラインパターンのストレージノードは一方向に向けて活性領域を異にして互いに対角線に配置され、そして前記一方向と直角する他方向に向けて互いに対角線に配置されることを特徴とする請求項9に記載の半導体装置。 - 半導体基板に不活性領域を形成し、前記不活性領域は活性領域を画定するように形成する工程と、
前記活性領域を直角に交差するように前記活性領域及び前記不活性領域に二つのゲートパターンを形成する工程と、
前記ゲートパターンを覆うように前記活性領域上に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜上に位置して前記ゲートパターンと直角に交差するビットラインパターンを形成し、前記ビットラインパターンは前記活性領域の周辺の前記不活性領域上に位置し、そして前記第1層間絶縁膜を介して前記ゲートパターン間の前記活性領域と電気的に接続するように形成する工程と、
前記ビットラインパターンを覆うように前記第1層間絶縁膜上に第2層間絶縁膜を形成する工程と、
前記第1及び第2層間絶縁膜を介して前記ゲートパターンの周辺の前記活性領域、前記不活性領域及び前記ビットラインパターンと重畳し、そして前記ゲートパターンの周辺の前記活性領域と電気的に接続するストレージノードを形成する工程と
を含むことを特徴とする半導体装置の形成方法。 - 前記ゲートパターンを形成する工程は、
前記半導体基板に前記ゲートパターンに対応するモールディングホールを形成する工程と、
前記モールディングホールにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に位置して前記モールディングホールを部分的にそれぞれ埋め込むゲートを形成する工程と、
前記ゲート上に位置して前記モールディングホールをそれぞれ埋め込み、そして前記活性領域及び前記不活性領域の主表面から突出するゲートキャッピングパターンを形成する工程と、を含み、
前記ゲートは導電物質を用いて形成することを特徴とする請求項11に記載の半導体装置の形成方法。 - 前記ビットラインパターンを形成する工程は、
前記第1層間絶縁膜にビットラインコンタクトホールを形成し、前記ビットラインコンタクトホールは前記ゲートパターン間の前記活性領域を露出させるように形成する工程と、
前記ビットラインコンタクトホールを埋め込むビットラインコンタクトを形成する工程と、
前記ビットラインコンタクトを覆うようにビットライン導電膜及びビットラインキャッピング膜を形成する工程と、
前記第1層間絶縁膜を露出させるように前記ビットラインキャッピング膜及び前記ビットライン導電膜を順にエッチングする工程と、を含み、
前記ビットラインコンタクトは導電物質を用いて形成され、そして前記ビットラインパターンはそのパターンの所定領域を介して前記ビットラインコンタクトと接触することを特徴とする請求項12に記載の半導体装置の形成方法。 - 前記ストレージノードを前記ゲートパターンの周辺の前記活性領域と電気的に接続させる工程は、
前記第1及び第2層間絶縁膜にノードコンタクトホールを形成し、前記ノードコンタクトホールは前記ゲートパターンの周辺の前記活性領域を露出するように形成し、そして前記ビットラインコンタクトホールは前記ノードコンタクトホール間に形成する工程と、
前記ノードコンタクトホールをそれぞれ埋め込むノードコンタクトを形成し、前記ノードコンタクトは導電物質を用いて形成する工程と、
前記ストレージノードを前記ノードコンタクトとそれぞれ接触する工程と、
を含むことを特徴とする請求項13に記載の半導体装置の形成方法。 - 前記ストレージノードのうちの一つは、前記ノードコンタクトのうちの一つと前記ビットラインパターンと接触することを特徴とする請求項14に記載の半導体装置の形成方法。
- 前記活性領域、前記ゲートパターン、前記ビットラインパターン、前記ノードコンタクト及び前記ストレージノードは前記半導体基板の行及び列の交差点に位置する工程を含むことを特徴とする請求項15に記載の半導体装置の形成方法。
- 前記半導体基板の選択された一つの行において前記活性領域に近接する活性領域は前記活性領域と同一中心及び同一面積を有しながら水平に形成され、そして前記半導体基板の選択された一つの列において前記活性領域に近接する活性領域は前記活性領域と同一中心及び同一面積を有しながら水平に形成されることを特徴とする請求項16に記載の半導体装置の形成方法。
- 前記半導体基板の前記行及び前記列の前記交差点において、
前記ゲートパターンは前記半導体基板の少なくとも一つの行に沿って形成され、前記ビットラインパターンは前記半導体基板の一つの列に沿って形成され、そして前記ゲートパターン及び前記ビットラインパターンは前記交差点から互いに直角に交差するように形成されることを特徴とする請求項17に記載の半導体装置の形成方法。 - 前記半導体基板の前記行及び前記列の前記交差点において、
前記ビットラインパターンは前記半導体基板の前記選択された一つの行で前記二つの近接する活性領域間の前記不活性領域に形成されることを特徴とする請求項18に記載の半導体装置の形成方法。 - 前記半導体基板の前記行及び前記列の前記交差点において、
前記ストレージノードは選択された一つの活性領域でその活性領域の周辺に位置する二つの近接したビットラインパターンと部分的にそれぞれ重畳するように形成されることを特徴とする請求項19に記載の半導体装置の形成方法。 - 前記半導体基板の前記行及び前記列の前記交差点において、
前記ストレージノードは前記選択された一つの活性領域でその活性領域の周辺に位置する前記二つの近接したビットラインパターン間に画定されて互いに対角線で対向するように形成されることを特徴とする請求項20に記載の半導体装置の形成方法。 - 前記半導体基板の前記行及び前記列の前記交差点において、
前記二つの近接したビットラインパターン間のストレージノードはジグザグに活性領域上に形成されることを特徴とする請求項21に記載の半導体装置の形成方法。 - 前記半導体基板の前記行及び前記列の前記交差点において、
三つの近接するビットラインパターン間に互いに近接するストレージノードは一方向に向けて活性領域を異にして対角線で形成され、そして前記一方向と直角する他方向に向けて前記活性領域から選択された一つに、二つずつ対応して対角線で形成されることを特徴とする請求項21に記載の半導体装置の形成方法。
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