DE102008047616A1

DE102008047616A1 - Halbleitervorrichtung mit Speicherknoten an aktiven Regionen und Verfahren zum Herstellen derselben

Info

Publication number: DE102008047616A1
Application number: DE102008047616A
Authority: DE
Inventors: Min-Hee Suwon Cho; Seung-Bae Suwon Park
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2007-09-18
Filing date: 2008-09-17
Publication date: 2009-04-16
Also published as: US20090073736A1; KR20090029463A; CN101442053B; TW200926396A; JP2009076909A; KR101353343B1; CN101442053A; JP5426130B2

Abstract

Eine Halbleitervorrichtung weist eine aktive Region in einem Halbleitersubstrat auf, die eine erste, eine zweite und eine dritte Region hat, die in der aktiven Region aufeinanderfolgend angeordnet sind. Eine inaktive Region in dem Halbleitersubstrat definiert die aktive Region. Gatestrukturen, die in der aktiven und der inaktiven Region teilweise vergraben sind, sind zwischen der ersten und der zweiten Region oder zwischen der zweiten und der dritten Region positioniert, wobei sie die aktive Region unter rechten Winkeln kreuzen. Eine Bitleitungsstruktur kreuzt die Gatestrukturen unter rechten Winkeln und überlappt die inaktive Region, wobei die Bitleitungsstruktur eine Region aufweist, die mit der zweiten Region der aktiven Region elektrisch verbunden ist. Eine Zwischenschicht-Isolierschicht bedeckt die Gatestrukturen. Speicherknoten an der Zwischenschicht-Isolierschicht sind mit der aktiven Region elektrisch verbunden. Ein erster Speicherknoten überlappt die erste Region und die inaktive Region, und ein zweiter Speicherknoten überlappt die dritte Region, die inaktive Region und die Bitleitungsstruktur.

Description

PRIORITÄTSANSPRUCH
Es wird die Priorität der koreanischen Patentanmeldung Nr. 10-2007-0094723 beansprucht, die am 18. September 2007 beim Koreanischen Amt für geistiges Eigentum eingereicht wurde, deren Gegenstand hiermit durch Bezugnahme aufgenommen ist.
HINTERGRUND
1. GEBIET
Exemplarische Ausführungsbeispiele beziehen sich auf eine Halbleitervorrichtung mit Speicherknoten an aktiven Regionen und ein Verfahren zum Herstellen derselben.
2. BESCHREIBUNG DER VERWANDTEN TECHNIK
Allgemein werden kleinere Halbleitervorrichtungen gemäß abnehmenden Entwurfsregeln und einer zunehmenden Integrationsdichte hergestellt. Eine Halbleitervorrichtung kann eine aktive Region, Gatestrukturen, eine Bitleitungsstruktur, Speicherknoten und dergleichen aufweisen. Die aktive Region kann in einem Halbleitersubstrat in einer Richtung, die diagonal zu den Gatestrukturen oder der Bitleitungsstruktur ist, angeordnet sein, um eine Integrationsdichte pro Flächeneinheit zu erhöhen und eine Größe zu verringern. Eine diagonale Anordnung berücksichtigt jedoch nicht das Ausrichtungssystem einer Halbleiter-Photolithografievorrichtung, die sich in Reihen und Spalten horizontal und vertikal bewegt. Mit anderen Worten ist es schwierig, die Gatestrukturen, die Bitleitungsstruktur und die Speicherknoten mit der aktiven Region genau auszurichten. Demgemäß haben die Gatestrukturen, die Bitleitungsstruktur und die Speicherknoten hinsichtlich der aktiven Region möglicherweise keine guten elektrischen Eigenschaften und verschlechtern somit die Halbleitervorrichtung.
ZUSAMMENFASSUNG DER ERFINDUNG
Exemplarische Ausführungsbeispiele beziehen sich auf eine Halbleitervorrichtung und ein Verfahren zum Herstellen derselben, und insbesondere auf eine Halbleitervorrichtung mit Speicherknoten, die von einer Bitleitungsstruktur beabstandet sind, an einer aktiven Region und ein Verfahren zum Herstellen der Halbleitervorrichtung.
Wie im Vorhergehenden angegeben, beziehen sich exemplarische Ausführungsbeispiele auf Halbleitervorrichtungen mit Speicherknoten, die jeweils in einer aktiven Region unterschiedliche Entfernungen von einer Seite einer Bitleitungsstruktur beabstandet sein können. Ferner beziehen sich exemplarische Ausführungsbeispiele auf ein Verfahren zum Herstellen von Halbleitervorrichtungen, die eine erhöhte Fläche haben, die durch Halbleiterstrukturen an der aktiven Region eingenommen wird, selbst wenn Entwurfsregeln abnehmen.
Verschiedene Ausführungsbeispiele schaffen eine Halbleitervorrichtung, die eine aktive Region in einem Halbleitersubstrat aufweist, wobei die aktive Region eine erste, eine zweite und eine dritte Region hat, die in der aktiven Region aufeinanderfolgend angeordnet sind. In dem Halbleitersubstrat befindet sich eine inaktive Region und definiert die aktive Region. Mehrere Gatestrukturen sind in der aktiven Region und der inaktiven Region teilweise vergraben, wobei jede Gatestruktur zwischen der ersten und der zweiten Region oder zwischen der zweiten und der dritten Region positioniert ist, die aktive Region unter rechten Winkeln kreuzt und durch die aktive Region und die inaktive Region geht. Eine Bitleitungsstruktur befindet sich an den Gatestrukturen und kreuzt die Gatestrukturen unter rechten Winkeln. Die Bitleitungsstruktur überlappt die inaktive Region und weist eine vorbestimmte Region auf, die mit der zweiten Region der aktiven Region elektrisch verbunden ist. Eine Zwischenschicht-Isolierschicht bedeckt die Gatestrukturen und umgibt die Bitleitungsstruktur, um die Bitleitungsstruktur freizulegen. Mehrere Speicherknoten befinden sich an der Zwischenschicht-Isolier schicht und sind mit der aktiven Region elektrisch verbunden. Ein erster Speicherknoten überlappt die erste Region und die inaktive Region, und ein zweiter Speicherknoten überlappt die dritte Region, die inaktive Region und die Bitleitungsstruktur.
Der zweite Speicherknoten kann an der dritten Region der aktiven Region mit der Bitleitungsstruktur in Kontakt sein.
Die aktive Region, die Gatestrukturen, die Bitleitungsstruktur und die Speicherknoten können sich an Kreuzungspunkten von Reihen und Spalten des Halbleitersubstrats befinden.
Die Vorrichtung kann ferner mehrere benachbarte aktive Regionen in dem Halbleitersubstrat aufweisen, die benachbart zu der aktiven Region sind. Jede benachbarte aktive Region kann eine erste, eine zweite und eine dritte Region aufweisen, die in der entsprechenden benachbarten aktiven Region aufeinanderfolgend angeordnet sind. Die erste, die zweite und die dritte Region der aktiven Region können jeweils der ersten, der zweiten und der dritten Region einer benachbarten aktiven Region, die sich in einer gleichen Reihe des Halbleitersubstrats befindet, gegenüberliegen, und die dritte Region der aktiven Region kann der ersten Region einer benachbarten aktiven Region, die sich in einer gleichen Spalte des Halbleitersubstrats befindet, gegenüberliegen.
Die Gatestrukturen können sich in mindestens einer Reihe des Halbleitersubstrats befinden. Die Bitleitungsstruktur kann sich in einer Spalte des Halbleitersubstrats befinden. Die Gatestrukturen können die Bitleitungsstruktur bei den jeweiligen Kreuzungspunkten der mindestens einen Reihe und der Spalte unter rechten Winkeln kreuzen.
Die Bitleitungsstruktur kann sich mindestens zum Teil in der inaktiven Region zwischen der aktiven Region und der benachbarten aktiven Region, die sich in der gleichen Reihe des Halbleitersubstrats befindet, befinden. Der erste Speicherknoten kann sich mindestens zum Teil an der aktiven Region befinden und eine Bitleitungsstruktur, die an die aktive Region angrenzt, teilweise überlappen.
An den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats können Speicherknoten zwischen der Bitleitungsstruktur und der angrenzenden Bitleitungsstruktur definiert sein und diagonal zueinander angeordnet sein. Die Speicherknoten zwischen der Bitleitungsstruktur und der angrenzenden Bitleitungsstruktur können ferner an der aktiven Region hinsichtlich der benachbarten aktiven Regionen eine Zickzackstruktur bilden.
An den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats können Speicherknoten benachbarter Bitleitungsstrukturen in einer ersten Richtung diagonal zueinander in unterschiedlichen aktiven Regionen positioniert sein, und die Speicherknoten der benachbarten Bitleitungsstrukturen können in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, paarweise diagonal zueinander an jeder aktiven Region positioniert sein.
Verschiedene Ausführungsbeispiele schaffen ein Verfahren zum Herstellen einer Halbleitervorrichtung, das ein Bilden einer inaktiven Region in einem Halbleitersubstrat, um eine aktive Region zu definieren, und ein Bilden von zwei Gatestrukturen in der aktiven Region und der inaktiven Region, um die aktive Region unter rechten Winkeln zu kreuzen, aufweist. Eine erste Zwischenschicht-Isolierschicht wird an der aktiven Region gebildet, um die Gatestrukturen zu bedecken. Eine Bitleitungsstruktur wird an der ersten Zwischenschicht-Isolierschicht gebildet, um die Gatestrukturen unter rechten Winkeln zu kreuzen, wobei die Bitleitungsstruktur an der inaktiven Region, die an die aktive Region angrenzt, gebildet wird und durch die erste Zwischenschicht-Isolierschicht mit der aktiven Region zwischen den Gatestrukturen elektrisch verbunden wird. Eine zweite Zwischenschicht-Isolierschicht wird an der ersten Zwischenschicht-Isolierschicht gebildet, um die Bitleitungsstrukturen zu bedecken. Speicherknoten werden gebildet, um die aktive Region, die an die Gatestrukturen angrenzt, die inaktive Region und die Bitleitungsstruktur zu überlappen und durch die erste und die zweite Zwischenschicht-Isolierschicht mit der aktiven Region, die an die Gatestrukturen angrenzt, elektrisch verbunden zu werden.
Das Bilden der Gatestrukturen kann ein Bilden von Formlöchern, die den Gatestrukturen entsprechen, in dem Halbleitersubstrat, ein Bilden einer Gateisolierschicht in den Formlöchern, ein Bilden von Gates an der Gateisolierschicht, um die Formlöcher teilweise zu füllen, und ein Bilden von Gatedeckstrukturen an den Gates, um die Formlöcher jeweils zu füllen und von Oberflächen der aktiven Region und der inaktiven Region vorzustehen, aufweisen. Die Gates können aus einem leitfähigen Material gebildet werden.
Das Bilden der Bildleitungsstruktur kann ein Bilden eines Bitleitungskontaktlochs in der ersten Zwischenschicht-Isolierschicht, um die aktive Region zwischen den Gatestrukturen freizulegen, ein Bilden eines Bitleitungskontakts, um das Bitleitungskontaktloch zu füllen, ein Bilden einer leitfähigen Bitleitungsschicht und einer Bitleitungsdeckschicht, um den Bitleitungskontakt zu bedecken, und ein aufeinanderfolgendes Ätzen der Bitleitungsdeckschicht und der leitfähigen Bitleitungsschicht, bis die erste Zwischenschicht-Isolierschicht freigelegt ist, aufweisen. Der Bitleitungskontakt kann aus einem leitfähigen Material gebildet werden, und eine vorbestimmte Region der Bitleitungsstruktur kann in Kontakt mit dem Bitleitungskontakt sein.
Das elektrische Verbinden der Speicherknoten mit der aktiven Region, die an die Gatestrukturen angrenzt, kann ein Bilden von Knotenkontaktlöchern in der ersten und der zweiten Zwischenschicht-Isolierschicht, um die aktive Region, die an die Gatestrukturen angrenzt, freizulegen, wobei das Bitleitungskontaktloch zwischen den Knotenkontaktlöchern gebildet wird, ein Bilden von Knotenkontakten unter Verwendung eines leitfähigen Materials, um die Knotenkontaktlöcher zu füllen, und ein Bilden der Speicherknoten jeweils an den Knotenkontakten aufweisen. Das Bitleitungskontaktloch kann zwischen den Knotenkontaktlöchern gebildet werden.
Einer der Speicherknoten kann in Kontakt mit der Bitleitungsstruktur und einem der Knotenkontakte sein. Ferner können sich die aktive Region, die Gatestrukturen, die Bitleitungsstruktur, die Knotenkontakte und die Speicherknoten an Kreuzungspunkten von Reihen und Spalten des Halbleitersubstrats befinden.
Benachbarte aktive Regionen, die an die aktive Region angrenzen, in einer ausgewählten Reihe (engl.: select row) des Halbleitersubstrats können in einer horizontalen Richtung gebildet werden, um den gleichen Mittelpunkt und die gleiche Fläche wie die aktive Region zu haben. Benachbarte aktive Regionen, die an die aktive Region angrenzen, in einer ausgewählten Spalte (engl.: select column) des Halbleitersubstrats können in einer vertikalen Richtung gebildet werden, um den gleichen Mittelpunkt und die gleiche Fläche wie die aktive Region zu haben.
Bei den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats können die Gatestrukturen in mindestens einer Reihe des Halbleitersubstrats gebildet werden, und die Bitleitungsstruktur kann in einer Spalte des Halbleitersubstrats gebildet werden. Die Gatestrukturen können die Bitleitungsstruktur an den jeweiligen Kreuzungspunkten unter rechten Winkeln kreuzen.
Bei den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats kann die Bitleitungsstruktur in der inaktiven Region zwischen zwei benachbarten aktiven Regionen in der ausgewählten Reihe des Halbleitersubstrats gebildet werden.
Bei den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats können die Speicherknoten an einer ausgewählten aktiven Region (engl.: select aktive region) gebildet werden, um zwei benachbarte Bitleitungsstrukturen, die an die ausgewählte aktive Region angrenzen, teilweise zu überlappen.
Bei den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats können die Speicherknoten zwischen der Bitleitungsstruktur und einer benachbarten Bitleitungsstruktur, die an die ausgewählte aktive Region angrenzt, definiert werden und gebildet werden, um einander in einer diagonalen Richtung gegenüberzuliegen. Ferner können die Speicherknoten und Speicherknoten der benachbarten Bitleitungsstruktur an den aktiven Regionen in einer Zickzackstruktur gebildet werden.
Bei den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats können die Speicherknoten und Speicherknoten von zwei benachbarten Bitleitungsstrukturen in einer ersten Richtung diagonal voneinander an unterschiedlichen aktiven Regionen gebildet werden. Die Speicherknoten jeder Bitleitungsstruktur können in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, paarweise diagonal voneinander an jeder der entsprechenden unterschiedlichen aktiven Regionen gebildet werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Ausführungsbeispiele der vorliegenden Erfindung werden unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, stattdessen wird Wert darauf gelegt, die Prinzipien der exemplarischen Ausführungsbeispiele darzustellen.
1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß exemplarischen Ausführungsbeispielen zeigt.
2A, 2B und 2C sind jeweils Querschnittsansichten entlang Linien I-I', II-II' und III-III' von 1 gemäß exemplarischen Ausführungsbeispielen.
3A, 4A, 5A, 6A, 7A, 8A und 9A sind Querschnittsansichten entlang der Linie I-I' von 1, die ein Verfahren zum Herstellen der Halbleitervorrichtung, die in 1 gezeigt ist, gemäß exemplarischen Ausführungsbeispielen darstellen.
3B, 4B, 5B, 6B, 7B, 8B und 9B sind Querschnittsansichten entlang der Linie II-II' von 1, die das Verfahren zum Herstellen der Halbleitervorrichtung, die in 1 gezeigt ist, gemäß exemplarischen Ausführungsbeispielen darstellen.
3C, 4C, 5C, 6C, 7C, 8C und 9C sind Querschnittsansichten entlang der Linie III-III' von 1, die das Verfahren zum Herstellen der Halbleitervorrichtung, die in 1 gezeigt ist, gemäß exemplarischen Ausführungsbeispielen darstellen.
DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
Die vorliegende Erfindung wird nun unter Bezugnahme auf die beigefügten Zeichnungen, in denen exemplarische Ausführungsbeispiele der vorliegenden Erfindung gezeigt sind, vollständiger beschrieben. Die Erfindung kann jedoch in verschiedenen unterschiedlichen Formen ausgeführt werden und soll nicht als lediglich auf die dargestellten Ausführungsbeispiele begrenzt aufgefasst werden. Vielmehr werden diese Ausführungsbeispiele als Beispiele geliefert, um einem Fachmann das Konzept der Erfindung zu vermitteln. Demgemäß werden bekannte Verfahren, Elemente und Techniken hinsichtlich einiger der Ausführungsbeispiele der vorliegenden Erfindung nicht beschrieben. Überall in den Zeichnungen und der schriftlichen Beschreibung werden gleiche Bezugsziffern verwendet, um auf gleiche oder ähnliche Elemente Bezug zu nehmen.
Es versteht sich von selbst, dass, wenngleich die Ausdrücke „erste" und „zweite" hierin verwendet werden, um verschiedene Glieder, Vorrichtungen, Regionen, Schichten und/oder Abschnitte zu beschreiben, die Glieder, Vorrichtungen, Regionen, Schichten und/oder Abschnitte durch diese Ausdrücke nicht begrenzt werden sollen. Diese Ausdrücke werden verwendet, um ein Glied, eine Vorrichtung, eine Region, eine Schicht oder einen Abschnitt von einem anderen Glied, einer anderen Vorrichtung, einer anderen Region, einer anderen Schicht oder einem anderen Abschnitt zu unterscheiden. Wie hierin verwendet, kann "Reihen und Spalten" verwendet sein, um eine zweidimensionale Anordnung von Halbleiterstrukturen an einem Halbleitersubstrat zu beschreiben. Ferner umfasst der Ausdruck „und/oder" beliebige sowie sämtliche Kombinationen eines oder mehrerer der zugehörigen aufgeführten Gegenstände. Räumlich bezogene Ausdrücke, wie „oberes", „unteres", „angrenzend", „entsprechend", „teilweise", „Abschnitt", „verbleibend", „entgegengesetzt" und „an" und dergleichen, kön nen für eine Erleichterung der Beschreibung verwendet sein, um die Beziehung eines Elements oder eines Merkmals zu einem anderen Element oder Merkmal oder zu mehreren anderen Elementen oder Merkmalen zu beschreiben, wie in den Figuren dargestellt ist. Die Terminologie, die hierin verwendet wird, dient lediglich dem Zweck eines Beschreibens bestimmter Ausführungsbeispiele und ist nicht beabsichtigt, um die Ausführungsbeispiele zu begrenzen.
Eine Halbleitervorrichtung, die Speicherknoten, die jeweils unterschiedliche Entfernungen von einer Seite einer Bitleitungsstruktur beabstandet sind, an einer bestimmten aktiven Region hat, gemäß erläuternden Ausführungsbeispielen wird hierin unter Bezugnahme auf die beigefügten Zeichnungen, in denen erläuternde Ausführungsbeispiele gezeigt sind, vollständiger beschrieben.
1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß erläuternden Ausführungsbeispielen zeigt. 2A bis 2C sind jeweils Querschnittsansichten entlang der Linie I-I', II-II' und III-III' von 1.
Bezug nehmend auf 1 und 2A bis 2C weist eine Halbleitervorrichtung 115 Gatestrukturen 34 auf, die, wie in 1 und 2A gezeigt, reihenweise auf einem Halbleitersubstrat 3 positioniert sind. Beispielsweise können zwei benachbarte Gatestrukturen 34 angeordnet sein, um, wie in 1 gezeigt, einer ausgewählten Reihe des Halbleitersubstrats 3 zu entsprechen. Ferner kann jede der Gatestrukturen 34 ein Gate 26 und eine Gatedeckstruktur 33 aufweisen, wie in 2A gezeigt ist. Bitleitungsstrukturen 69 befinden sich an den Gatestrukturen 34, wie in 1 und 2A bis 2C gezeigt ist. Die Bitleitungsstrukturen 69 können, wie in 1 gezeigt, spaltenweise auf dem Halbleitersubstrat 3 angeordnet sein. Die Bitleitungsstrukturen 69 können die Gatestrukturen 34 an Kreuzungspunkten der Reihen und der Spalten des Halbleitersubstrats 3 unter rechten Winkeln kreuzen. Jede der Bitleitungsstrukturen 69 kann eine Bitleitung 63 und eine Bitleitungsdeckstruktur 66 aufweisen, wie in 2A bis 2C gezeigt ist. Das Gate 26 und die Bitleitung 63 können aus einem leitfähigen Material gebildet sein, und die Gatedeckstruktur 33 und die Bitleitungsdeckstruktur 66 können beispielsweise aus einem isolierenden Material gebildet sein.
Bei erläuternden Ausführungsbeispielen befinden sich aktive Regionen 9 unter den Gatestrukturen 34 und den Bitleitungsstrukturen 69, wie in 1 und 2A bis 2C gezeigt ist. Die aktiven Regionen 9 können jeweils den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats 3 entsprechen, wie in 1 gezeigt ist. Die aktiven Regionen 9 können sich zwischen benachbarten Bitleitungsstrukturen 69 befinden. Jede der aktiven Regionen 9 kann gebildet sein, um erste bis dritte Regionen 9-1, 9-2 und 9-3 zu haben, die von einer Seite der Gatestrukturen 34 zu der anderen Seite aufeinanderfolgend angeordnet sind. Gemäß verschiedenen Ausführungsbeispielen können die ersten bis dritten Regionen 9-1, 9-2 und 9-3 von zwei benachbarten aktiven Regionen 9 einander hinsichtlich einer bestimmten Reihe des Halbleitersubstrats 3 gegenüberliegen, d. h., sie können jeweils einander gegenüber ausgerichtet sein. Ferner können erste und dritte Regionen 9-1 und 9-3 von zwei benachbarten aktiven Regionen 9 einander hinsichtlich einer ausgewählten Spalte des Halbleitersubstrats 3 gegenüberliegen. Die aktiven Regionen 9 können, wie in 2A bis 2C gezeigt, durch eine inaktive Region 6 definiert sein. Die inaktive Region 6 kann beispielsweise eine Vorrichtungstrennschicht aufweisen. Die Bitleitungsstrukturen 69 können sich, wie in 2B gezeigt, in der inaktiven Region 6 befinden.
Die aktiven Regionen 9 können den zwei benachbarten Gatestrukturen 34, beispielsweise einer ausgewählten Reihe des Halbleitersubstrats 3, entsprechen, wie in 1 gezeigt ist. Genauer gesagt kann eine der zwei benachbarten Gatestrukturen 34 zwischen der ersten und der zweiten Region 9-1 und 9-2 einer bestimmten aktiven Region 9 positioniert sein, und die andere Gatestruktur 34 kann zwischen der zweiten und der dritten Region 9-2 und 9-3 der gleichen aktiven Region 9 positioniert sein. Die Gatestrukturen 34 können, wie in 1 und 2A gezeigt, in den aktiven Regionen 9 und der inaktiven Region 6 angeordnet sein. Das Gate 26 jeder der Gatestrukturen 34 kann in den aktiven Regionen 9 und der inaktiven Region 6 vergraben sein. Die Gatedeckstruktur 33 jeder der Gatestrukturen 34 kann sich an dem entsprechenden Gate 26 befinden und von den jeweiligen Oberflächen der inaktiven Region 6 und der aktiven Regionen 9 vorstehen, wie in 2A gezeigt ist. Eine Zwischenschicht-Isolierschicht oder eine dielektrische Gatezwischenschicht 43 kann sich an der inaktiven Region 6 und den aktiven Regionen 9 befinden, um, wie in 2A bis 2C gezeigt, die Gatestrukturen 34 zu bedecken.
Erneut Bezug nehmend auf 1 und 2A bis 2C, befinden sich Bitleitungskontakte 49, wie in 2A bis 2C gezeigt, in der dielektrischen Gatezwischenschicht 43. Die Bitleitungskontakte 49 sind durch die dielektrische Gatezwischenschicht 43 freigelegt. Jeder der Bitleitungskontakte 49 kann die zweite Region 9-2 der bestimmten aktiven Region 9 zwischen zwei benachbarten Gatestrukturen 34 kontaktieren, wie in 1, 2A und 2C gezeigt ist. Die Bitleitungskontakte 49 können beispielsweise aus einem leitfähigen Material gebildet sein. Die Bitleitungskontakte 49 können, wie in 2A und 2C gezeigt, in Kontakt mit den Bitleitungsstrukturen 69 sein. Genauer gesagt kann sich eine vorbestimmte Region jeder der Bitleitungsstrukturen 69 von der inaktiven Region 6 hin zu der aktiven Region 9 erstrecken und die Bitleitungskontakte 49 kontaktieren, wie in 1 und 2C gezeigt ist. Eine Bitleitungs-Zwischenschicht-Isolierschicht 78 kann an der dielektrischen Gatezwischenschicht 43 angeordnet sein, um, wie in 2A bis 2C gezeigt, die Bitleitungsstrukturen 69 zu bedecken. Die Bitleitungs-Zwischenschicht-Isolierschicht 78 kann die Bitleitungsstrukturen 69 freilegen. Knotenkontakte 99 können sich, wie in 2A bis 2C gezeigt, in der dielektrischen Gatezwischenschicht 43 und der Bitleitungs-Zwischenschicht-Isolierschicht 78 befinden. Obere Abschnitte der Knotenkontakte 99 können durch die Bitleitungs-Zwischenschicht-Isolierschicht 78 freigelegt sein. Die Knotenkontakte 99 können in Kontakt mit den aktiven Regionen 9 sein. Die Knotenkontakte 99 können beispielsweise aus einem leitfähigen Material gebildet sein.
Die Knotenkontakte 99 in der bestimmten aktiven Region 9 können diagonal einander gegenüber, beispielsweise einander in einer diagonalen Richtung gegenüberliegend, in der ersten und der dritten Region 9-1 und 9-3 positioniert sein, wie durch die Orte entsprechender Speicherknoten 103, die in 1 gezeigt sind, angezeigt ist. Genauer gesagt befinden sich die Speicherknoten 103, wie in 1, 2A und 2B gezeigt, an den Knotenkontakten 99 und sind in Kontakt mit den Knotenkontakten 99. Die Speicherknoten 103 können beispielsweise aus einem leitfähigen Material gebildet sein. Ein Speicherknoten 103 in der bestimmten aktiven Region 9 kann die erste Region 9-1 und die inaktive Region 6, die an die erste Region 9-1 angrenzt, überlappen, und gleichzeitig kann der andere Speicherknoten 103 die dritte Region 9-3 und die inaktive Region 6, die an die dritte Region 9-3 angrenzt, überlappen. Die Speicherknoten 103 in der bestimmten aktiven Region 9 können, wie in 2A und 2B gezeigt, die Bitleitungsstrukturen 69, die an die aktive Region 9 angrenzen, kontaktieren.
Die Speicherknoten 103 in der bestimmten aktiven Region 9 können zwischen zwei benachbarten Bitleitungsstrukturen 69, die an die bestimmte aktive Region 9 angrenzen, definiert sein und über der aktiven Region 9 diagonal positioniert sein und somit einander in einer diagonalen Richtung gegenüberliegen, wie in 1 gezeigt ist. Demgemäß können die Speicherknoten 103 zwischen den zwei benachbarten Bitleitungsstrukturen 69 an den aktiven Regionen 9 in einer Zickzackstruktur angeordnet sein, wie in 1 gezeigt ist. Somit sind die Speicherknoten 103 von einer Seite jeder Bitleitungsstruktur 69 unterschiedlich beabstandet. Speicherknoten 103 von drei benachbarten Bitleitungsstrukturen 69 können in einer ersten Richtung diagonal voneinander an unterschiedlichen aktiven Regionen 9 angeordnet sein, wie in 1 gezeigt ist. Ferner können die Speicherknoten 103 der drei benachbarten Bitleitungsstrukturen 69 in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, in Paaren diagonal zueinander an jeder der unterschiedlichen aktiven Regionen 9 angeordnet sein, wie in 1 gezeigt ist.
Erneut Bezug nehmend auf 2A bis 2C können sich eine dielektrische Schicht 106 und eine Platte 109 an der Bitleitungs-Zwischenschicht-Isolierschicht 78 befinden, um die Bitleitungsstrukturen 69, die Knotenkontakte 99 und die Speicherknoten 103 zu bedecken. Die dielektrische Schicht 106 kann beispielsweise aus Siliziumoxid, Siliziumnitrid, Metalloxid oder einer Kombination derselben gebildet sein. Die Platte 109 kann beispielsweise aus einem leitfähigen Material gebildet sein. Jeder der Speicherknoten 103 kann einer unteren Elektrode eines Kondensators entsprechen, und die Platte 109 kann einer oberen Elektrode des Kondensators entsprechen. Währenddessen können Bitleitungsabstandshalter 74, die beispielsweise aus einem isolierenden Material gebildet sind, an Seitenwänden der Bitleitungsstrukturen 79 vorgesehen sein. Ferner können in den aktiven Regionen 9 Störstellendiffusionsregionen 36 gebildet sein. Die Stör stellendiffusionsregionen 36 können sich zwischen den Gatestrukturen 34 befinden und jeweils durch die Bitleitungskontakte 49 und die Knotenkontakte 99 kontaktiert sein. Die Störstellendiffusionsregionen 36 können beispielsweise einen unterschiedlichen Leitfähigkeitstyp als das Halbleitersubstrat 3 haben.
Verfahren zum Herstellen einer Halbleitervorrichtung, die Speicherknoten, die jeweils unterschiedliche Entfernungen von einer Seite einer Bitleitungsstruktur beabstandet sind, in einer aktiven Region hat, gemäß erläuternden Ausführungsbeispielen werden nun unter Bezugnahme auf 1, 3A bis 9A, 3B bis 9B und 3C bis 9C beschrieben.
3A, 4A, 5A, 6A, 7A, 8A und 9A sind Querschnittsansichten entlang der Linie I-I' von 1. 3B, 4B, 5B, 6B, 7B, 8B und 9B sind Querschnittsansichten entlang der Linie II-II' von 1. 3C, 4C, 5C, 6C, 7C, 8C und 9C sind Querschnittsansichten entlang der Linie III-III' von 1. 3A, 4A, 5A, 6A, 7A, 8A, 9A, 3B, 4B, 5B, 6B, 7B, 8B, 9B, 3C, 4C, 5C, 6C, 7C, 8C und 9C stellen ein Verfahren zum Herstellen der Halbleitervorrichtung, die in 1 gezeigt ist, gemäß erläuternden Ausführungsbeispielen dar.
Bezug nehmend auf 1 und 3A bis 3C wird eine inaktive Region 6, wie in 3A bis 3C gezeigt, in einem Halbleitersubstrat 3 gebildet. Die inaktive Region 6 kann mit einer Vorrichtungstrennschicht, die unter Verwendung mindestens einer isolierenden Schicht gebildet wird, gefüllt werden. Die inaktive Region 6 definiert aktive Regionen 9. Die aktiven Regionen 9 werden, wie in 1 gezeigt, in Reihen und Spalten des Halbleitersubstrats gebildet. Genauer gesagt können die aktiven Regionen 9 in einer ausgewählten Reihe des Halbleitersubstrats 3 in einer horizontalen Richtung aufeinanderfolgend gebildet werden, um den gleichen Mittelpunkt und die gleiche Fläche zu haben. Aktive Regionen 9 in einer ausgewählten Spalte des Halbleitersubstrats 3 können in einer vertikalen Richtung aufeinanderfolgend gebildet werden, um den gleichen Mittelpunkt und die gleiche Fläche zu haben. Eine Anschlussbasisschicht 13 und eine Anschlussmaskenschicht 16 werden an der inaktiven Region 6 gebildet, um, wie in 3A bis 3C gezeigt, die aktiven Regionen 9 zu bedecken. Die Anschlussbasisschicht 13 und die Anschlussmaskenschicht 16 können beispielsweise aus isolierenden Materialien, die jeweils unterschiedliche Ätzraten haben, gebildet werden.
Formlöcher 19 werden durch die Anschlussbasisschicht 13 und die Anschlussmaskenschicht 16 in der inaktiven Region 6 und den aktiven Regionen 9 gebildet, wie in 3A gezeigt ist. Die Formlöcher 19 können gebildet werden, um vertikal zu den aktiven Regionen 9 in Reihen des Halbleitersubstrats 3 zu sein. Da die Formlöcher 19 hinsichtlich der aktiven Regionen 9 vertikal ausgerichtet werden, können die Formlöcher 19 verglichen mit einer herkömmlichen Technik, bei der Formlöcher hinsichtlich aktiver Regionen diagonal ausgerichtet werden, selbst bei einem instabilen Halbleiterherstellungsverfahren mit den aktiven Regionen 9 genau ausgerichtet werden. Die Formlöcher 19 können sich von Oberflächen der inaktiven Region 6 und der aktiven Regionen 9 hin zu einem unteren Abschnitt des Halbleitersubstrats 3 erstrecken. Wenngleich dies in 3A bis 3C nicht gezeigt ist, können sich die Formlöcher 19 durch die aktiven Regionen 9 zu der inaktiven Region 6 erstrecken. Jede der aktiven Regionen 9 kann, wie in 1 und 3A gezeigt, in einer ausgewählten Spalte des Halbleitersubstrats 3 eine vorbestimmte Breite W1 zwischen einem Formloch 19 und der inaktiven Region 6 haben. Ferner kann, wie in 1 und 3C gezeigt, jede der aktiven Regionen 9 in einer ausgewählten Reihe des Halbleitersubstrates 3 eine vorbestimmte Breite W2 haben und durch die inaktive Region 6 umgeben sein.
Bezug nehmend auf 1 und 4A bis 4C wird unter Verwendung der Anschlussbasisschicht 13 und der Anschlussmaskenschicht 16 als einer Maske, wie in 4A gezeigt, eine Gateisolierschicht 23 in den Formlöchern 19 gebildet. Die Gateisolierschicht 23 kann beispielsweise aus Siliziumoxid, Siliziumoxinitrid oder Metalloxid gebildet werden. Gates 26 werden an der Gateisolierschicht 23 gebildet, um, wie in 4A gezeigt, die jeweiligen Formlöcher 19 teilweise zu füllen. Die Gates 26 können beispielsweise aus Metallnitrid gebildet werden. Eine Gatedeckschicht 29 wird an den Gates 26 gebildet, um die Anschlussbasisschicht 13 und die Anschlussmaskenschicht 16 zu bedecken, wie in 4A bis 4C gezeigt ist. Die Gatedeckschicht 29 kann beispielsweise aus einem isolierenden Material, das die gleiche Ätzrate wie die Anschlussmaskenschicht 16 hat, gebildet werden.
Bezug nehmend auf 1 und 5A bis 5C kann unter Verwendung der Anschlussbasisschicht 13 als einer Ätzpufferschicht an der Gatedeckschicht 29 und der Anschlussmaskenschicht 16 ein chemisch-mechanischer Polierprozess (CMP-Prozess) durchgeführt werden, und dadurch können, wie in 5A gezeigt, Gatedeckstrukturen 33 gebildet werden. Die Gatedeckstrukturen 33 werden an den Gates 26 gebildet. Die Gatedeckstrukturen 33 können in die Formlöcher 19 gefüllt werden und von Oberflächen der aktiven Regionen 9 und der inaktiven Region 6 vorstehen. Der CMP-Prozess kann durch einen anderen Prozess, wie beispielsweise einen Hinterätzprozess, ersetzt werden. Anschließend wird die Anschlussbasisschicht 13 unter Verwendung der Gatedeckstrukturen 33 als einer Ätzpufferschicht entfernt, bis, wie in 5A bis 5C gezeigt, das Halbleitersubstrat 3 freigelegt wird. Als ein Resultat können die Gates 26 und die Gatedeckstrukturen 33 Gatestrukturen 34 bilden, die, wie in 1 und 5A gezeigt, durch die Formlöcher 19 definiert sind.
Da die Gatestrukturen 34 durch die Formlöcher 19 definiert sind, können die Gatestrukturen 34 unter rechten Winkeln zu den aktiven Regionen 9 in Reihen des Halbleitersubstrats 3 gebildet werden. Zwei benachbarte Gatestrukturen 34, die an eine bestimmte Reihe des Halbleitersubstrats 3 angrenzen, können, wie in 1 und 5A gezeigt, einer der aktiven Regionen 9 entsprechen. Störstellendiffusionsregionen 36 können unter Verwendung der Gatestrukturen 34 und der inaktiven Region 6 als einer Maske in den aktiven Regionen 9 gebildet werden. Die Störstellendiffusionsregionen 36 können zwischen den Gatestrukturen 34 und zwischen einer Gatestruktur 34 und der inaktiven Region 6 gebildet werden. Die Störstellendiffusionsregionen 36 können einen unterschiedlichen Leitfähigkeitstyp als das Halbleitersubstrat 3 haben. Bei erläuternden Ausführungsbeispielen können Kontaktanschlüsse 39 in zentralen Regionen der aktiven Region 9 zwischen den Gatestrukturen 34 entlang Reihen des Halbleitersubstrats 3 gebildet werden, wie in 1 und 5A gezeigt ist. Die Kontaktanschlüsse 39 können beispielsweise aus einem leitfähigen Material gebildet werden. Eine Zwischenschicht-Isolierschicht oder eine dielektrische Gatezwischenschicht 43 kann an den aktiven Regionen 9 und der inaktiven Region 6 gebildet werden, um, wie in 5A bis 5C gezeigt, die Gatestrukturen 34 zu bedecken. Die dielektrische Gatezwischenschicht 43 kann eine zu den Gatedeckstrukturen 33 und den Kontaktanschlüssen 39 unterschiedliche Ätzrate haben.
Bezug nehmend auf 1 und 6A bis 6C werden in der dielektrischen Gatezwischenschicht 43, wie in 6A und 6C gezeigt, Bitleitungskontaktlöcher 46 gebildet. Die Bitleitungskontaktlöcher 46 können, wie in 1 gezeigt, in den zentralen Regionen der aktiven Regionen 9 zwischen den Gatestrukturen 34 entlang der Reihen des Halbleitersubstrats 3 gebildet werden. Die Bitleitungskontaktlöcher 46 können die aktiven Regionen 9 freilegen. In dem Fall, dass die Kontaktanschlüsse 39 wie in 5A gezeigt gebildet werden, können die Bitleitungskontaktlöcher 46 an den jeweiligen Kontaktanschlüssen 39 gebildet werden. Bitleitungskontakte 49 können, wie in 1 und 6A bis 6C gezeigt, in den Bitleitungskontaktlöchern 46 gebildet werden. Die Bitleitungskontakte 49 können jeweils mit den Störstellendiffusionsregionen 36 in Kontakt sein. Die Bitleitungskontakte 49 können beispielsweise aus einem leitfähigen Material gebildet werden. Eine leitfähige Bitleitungsschicht 54 und eine Bitleitungsdeckschicht 58 können aufeinanderfolgend an der dielektrischen Gatezwischenschicht 43 gebildet werden, um, wie in 6A bis 6C gezeigt, die Bitleitungskontakte 49 zu bedecken. Die leitfähige Bitleitungsschicht 54 kann aus einem leitfähigen Material gebildet werden. Die Bitleitungsdeckschicht 58 kann beispielsweise aus einem isolierenden Material gebildet werden, das die gleiche Ätzrate wie die Gatedeckstruktur 34 hat.
Bezug nehmend auf 1 und 7A bis 7C werden die Bitleitungsdeckschicht 58 und die leitfähige Bitleitungsschicht 54 aufeinanderfolgend geätzt, bis die dielektrische Gatezwischenschicht 43 freigelegt ist, und dadurch werden, wie in 7A bis 7C gezeigt, Bitleitungsstrukturen 69 gebildet. Jede der Bitleitungsstrukturen 69 kann eine Bitleitung 63 und eine Bitleitungsdeckstruktur 66 aufweisen. Die Bitleitungsstrukturen 69 können die Gatestrukturen 34 an Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats 3 unter rechten Winkeln kreuzen, wie in 1 gezeigt ist. Die Bitleitungsstrukturen 69 können an der inaktiven Region 6 zwischen den aktiven Regionen 9 entlang der Spalten des Halbleitersubstrats 3 gebildet werden. Da sich die Bitleitungsstrukturen 69 an der inaktiven Region 6 befinden und parallel zu den aktiven Regionen 9 ausgerichtet sind, können die Bitleitungsstrukturen 69 die aktiven Regionen 9 vergli chen mit der herkömmlichen Technik, bei der Bitleitungsstrukturen diagonal zu aktiven Regionen ausgerichtet werden, selbst bei einem instabilen Halbleiterherstellungsfahren effektiver freilegen. In einer bestimmten Spalte des Halbleitersubstrats 3 können sich vorbestimmte Regionen der Bitleitungsstrukturen 69 von der inaktiven Region 6 hin zu den aktiven Regionen 9 erstrecken, wie in 1 und 7C gezeigt ist. Bitleitungsabstandshalter 74 können an Seitenwänden der Bitleitungsstrukturen 69 gebildet werden, wie in 7A bis 7C gezeigt ist. Die Bitleitungsabstandshalter 74 können beispielsweise aus einem isolierenden Material mit der gleichen Ätzrate wie die Bitleitungsdeckstrukturen 66 gebildet werden.
Eine Bitleitungs-Zwischenschicht-Isolierschicht 78 kann an der dielektrischen Gatezwischenschicht 43 gebildet werden, um die Bitleitungsstrukturen 69 und die Bitleitungsabstandshalter 74 zu bedecken, wie in 7A bis 7C gezeigt ist. Die Bitleitungs-Zwischenschicht-Isolierschicht 78 kann beispielsweise die gleiche Ätzrate wie die dielektrische Gatezwischenschicht 43 haben. Knotenmaskenstrukturen 83 können, wie in 7A bis 7C gezeigt, an der Bitleitungs-Zwischenschicht-Isolierschicht 78 gebildet werden. Die Knotenmaskenstrukturen 83 können beispielsweise aus einem isolierenden Material mit einer zu der Bitleitungs-Zwischenschicht-Isolierschicht 78 unterschiedlichen Ätzrate gebildet werden. Die Knotenmaskenstrukturen 83 können entlang der Reihen des Halbleitersubstrats 3 gebildet werden. Abschnitte der Knotenmaskenstrukturen 83 können entlang der Gatestrukturen 34 gebildet werden und die Gatestrukturen 34 überlappen, wie in 1 und 7A gezeigt ist. Die verbleibenden Knotenmaskenstrukturen 83 können, wie in 1 und 7A gezeigt, an der inaktiven Region 6 zwischen den Gatestrukturen 34 gebildet werden. Maskenabstandshalter 86 können an Seitenwänden der Knotenmaskenstrukturen 83 gebildet werden, wie in 7A gezeigt ist. Die Maskenabstandshalter 86 können beispielsweise aus einem isolierenden Material mit der gleichen Ätzrate wie die Bitleitungsdeckstrukturen 66 gebildet werden.
Bezug nehmend auf 1 und 8A bis 8C können die Bitleitungs-Zwischenschicht-Isolierschicht 78 und die dielektrische Gatezwischenschicht 43 unter Verwendung der Bitleitungsstrukturen 69, der Bitleitungsabstandshalter 74, der Knotenmaskenstrukturen 83 und der Maskenabstandshalter 86 als einer Ätzmaske aufeinanderfolgend geätzt werden, und dadurch können, wie in 8A und 8B gezeigt, Knotenkontaktlöcher 93 gebildet werden. In diesem Fall können die Knotenkontaktlöcher 93, wie in 1, 8A und 8B gezeigt, paarweise an jeder der aktiven Regionen 9 gebildet werden. Genauer gesagt können zwei benachbarte Knotenkontaktlöcher 93 diagonal voneinander an einer bestimmten aktiven Region 9 angeordnet sein und so einander in einer diagonalen Richtung gegenüberliegen. Die Knotenkontaktlöcher 93 können die aktiven Regionen 9, die Bitleitungsstrukturen 69 und die Bitleitungsabstandshalter 74, wie in 8A und 8B gezeigt, freilegen. Wie in 8A bis 8C gezeigt, kann eine Knotenkontaktschicht 96 gebildet werden, um die Knotenkontaktlöcher 93 zu füllen und die Knotenmaskenstrukturen 83 zu bedecken. Die Knotenkontaktschicht 96 kann beispielsweise aus einem leitfähigen Material gebildet werden.
Bezug nehmend auf 1 und 9A bis 9C wird unter Verwendung der Bitleitungsstrukturen 69 und der Bitleitungsabstandshalter 74 als einer Ätzpufferschicht an den Knotenmaskenstrukturen 83, den Maskenabstandshaltern 86 und der Bitleitungs-Zwischenschicht-Isolierschicht 78 ein CMP-Prozess durchgeführt. Als ein Resultat können, wie in 9A und 9B gezeigt, Knotenkontakte 99 in den jeweiligen Knotenkontaktlöchern 93 gebildet werden. Die Knotenkontakte 99 können die Seitenwände der Bitleitungskontakte 49 durchqueren, um in Kontakt mit den Störstellendiffusionsregionen 36 zu sein. Wie in 1, 9A und 9B gezeigt, können Speicherknoten 103 an den Knotenkontakten 99 gebildet werden. Da die Speicherknoten 103 mit den aktiven Regionen 9, die parallel zu den Bitleitungsstrukturen 69 angeordnet sind, ausgerichtet werden, können die Speicherknoten 103 wünschenswerterweise verglichen mit einem herkömmlichen Prozess, bei dem Speicherknoten mit aktiven Regionen, die diagonal zu Bitleitungsstrukturen angeordnet sind, ausgerichtet werden, selbst bei dem instabilen Halbleiterherstellungsprozess mit den aktiven Regionen 9 ausgerichtet werden. Die Speicherknoten 103 können beispielsweise aus einem leitfähigen Material gebildet werden. Die Speicherknoten 103 können, wie in 1, 9A und 9B gezeigt, die inaktive Region 6, die aktiven Regionen 9 und die Bitleitungsstrukturen 69 überlappen. Abschnitte von Speicherknoten 103 in einer bestimmten aktiven Region 9 können in Kontakt mit Bitleitungsstrukturen 69 sein, die benachbart zu der aktiven Region 9 sind, wie in 1, 9A und 9B gezeigt ist.
Die Speicherknoten 103, die sich an einer bestimmten aktiven Region 9 befinden, können zwischen den Bitleitungsstrukturen 69, die an die aktive Region 9 angrenzen, definiert werden und über der aktiven Region 9 diagonal angeordnet werden und damit einander in einer diagonalen Richtung gegenüberliegen, wie in 1 gezeigt ist. Speicherknoten 103 zwischen zwei benachbarten Bitleitungsstrukturen 69 können an den aktiven Regionen 9 in einer Zickzackstruktur gebildet werden. Speicherknoten 103, die drei benachbarten Bitleitungsstrukturen 69 benachbart sind, können 9 in einer ersten Richtung diagonal zueinander an unterschiedlichen aktiven Regionen angeordnet werden, wie in 1 gezeigt ist. Ferner können die Speicherknoten 103 bei den drei benachbarten Bitleitungsstrukturen 69 in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, paarweise diagonal zueinander an jeder der aktiven Regionen 9 angeordnet werden, wie in 1 gezeigt ist. Da die Speicherknoten 103 die aktiven Regionen 9, die an die Gatestrukturen 69 angrenzen, teilweise überlappen, kann ein Prozessspielraum, mit dem die Speicherknoten 103 wünschenswerterweise die aktiven Regionen 9 überlappen, erhöht werden, ungeachtet einer Abnahme von Entwurfsregeln.
Anschließend können eine dielektrische Schicht 106 und eine Platte 109 an den Bitleitungsstrukturen 69, der Bitleitungs-Zwischenschicht-Isolierschicht 108 und den Knotenkontakten 99 gebildet werden, um die Speicherknoten 103 zu bedecken. Die dielektrische Schicht 106 kann aus Siliziumoxid, Siliziumnitrid, Metalloxid oder einer Kombination derselben gebildet werden. Die Platte 109 kann beispielsweise aus einem leitfähigen Material gebildet werden. Die dielektrische Schicht 106 und die Platte 109 können gemeinsam mit den Speicherknoten 103 Kondensatoren bilden. Die Kondensatoren können gemeinsam mit den Gatestrukturen 34 und den Bitleitungsstrukturen 69 eine Halbleitervorrichtung 115 gemäß erläuternden Ausführungsbeispielen bilden.
Gemäß den Ausführungsbeispielen, die im Vorhergehenden beschrieben wurden, kann ein Verhältnis einer Fläche, die durch Halbleiterstrukturen an einer aktiven Region eingenommen wird, trotz laufend abnehmender Entwurfsregeln erhöht werden. Zu diesem Zweck können sich Gatestrukturen an einer aktiven Region unter rechten Winkeln zu der aktiven Region befinden, und Bitleitungsstrukturen können sich an einer inak tiven Region befinden, um die Gatestrukturen unter rechten Winkeln zu kreuzen. Ferner können sich Speicherknoten an der aktiven Region zwischen den Gatestrukturen und den Bitleitungsstrukturen befinden. Als ein Resultat kann ein Ausrichtungsspielraum, mit dem die Speicherknoten die aktive Region überlappen können, bei den Gatestrukturen und den Bitleitungsstrukturen im Vergleich zur herkömmlichen Technik erhöht werden.
Während die folgende Erfindung unter Bezugnahme auf exemplarische Ausführungsbeispiele beschrieben wurde, ist für Fachleute offensichtlich, dass verschiedene Änderungen und Modifikationen vorgenommen werden können, ohne von dem Geist und dem Schutzbereich der vorliegenden Erfindung abzuweichen. Daher versteht sich von selbst, dass die vorhergehenden Ausführungsbeispiele nicht begrenzend, sondern erläuternd sind.

Claims

Halbleitervorrichtung mit: einer aktiven Region in einem Halbleitersubstrat, wobei die aktive Region eine erste, eine zweite und eine dritte Region, die in der aktiven Region aufeinanderfolgend angeordnet sind, aufweist; einer inaktiven Region in dem Halbleitersubstrat, die die aktive Region definiert; einer Mehrzahl von Gatestrukturen, die in der aktiven Region und der inaktiven Region teilweise vergraben ist, wobei jede Gatestruktur zwischen der ersten und der zweiten Region oder zwischen der zweiten und der dritten Region positioniert ist, die aktive Region unter rechten Winkeln kreuzt und durch die aktive Region und die inaktive Region geht; einer Bitleitungsstruktur an den Gatestrukturen, die die Gatestrukturen unter rechten Winkeln kreuzt, wobei die Bitleitungsstruktur die inaktive Region überlappt und eine vorbestimmte Region aufweist, die mit der zweiten Region der aktiven Region elektrisch verbunden ist; einer Zwischenschicht-Isolierschicht, die die Gatestrukturen bedeckt und die Bitleitungsstruktur umgibt, um die Bitleitungsstrukturen freizulegen; und einer Mehrzahl von Speicherknoten an der Zwischenschicht-Isolierschicht, die mit der aktiven Region elektrisch verbunden ist, wobei ein erster Speicherknoten die erste Region und die inaktive Region überlappt und ein zweiter Speicherknoten die dritte Region, die inaktive Region und die Bitleitungsstruktur überlappt.
Vorrichtung nach Anspruch 1, bei der der zweite Speicherknoten in Kontakt mit der Bitleitungsstruktur an der dritten Region der aktiven Region ist.
Vorrichtung nach Anspruch 2, bei der sich die aktive Region, die Gatestrukturen, die Bitleitungsstruktur und die Speicherknoten an Kreuzungspunkten von Reihen und Spalten des Halbleitersubstrats befinden.
Vorrichtung nach Anspruch 3, ferner mit: einer Mehrzahl benachbarter aktiver Regionen in dem Halbleitersubstrat, die zu der aktiven Region benachbart sind, wobei jede benachbarte aktive Region eine erste, eine zweite und eine dritte Region aufweist, die in der entsprechenden benachbarten aktiven Region aufeinanderfolgend angeordnet sind, wobei die erste, die zweite und die dritte Region der aktiven Region jeweils der ersten, der zweiten und der dritten Region einer benachbarten aktiven Region, die sich in einer gleichen Reihe des Halbleitersubstrats befindet, gegenüberliegen, und die dritte Region der aktiven Region der ersten Region einer benachbarten aktiven Region, die sich in einer gleichen Spalte des Halbleitersubstrats befindet, gegenüberliegt.
Vorrichtung nach Anspruch 4, bei der sich die Gatestrukturen in mindestens einer Reihe des Halbleitersubstrats befinden, die Bitleitungsstruktur in einer Spalte des Halbleitersubstrats befindet und die Gatestrukturen die Bitleitungsstruktur bei den jeweiligen Kreuzungspunkten der mindestens einen Reihe und der Spalte unter rechten Winkeln kreuzt.
Vorrichtung nach Anspruch 5, bei der sich die Bitleitungsstruktur mindestens zum Teil in der inaktiven Region zwischen der aktiven Region und der benachbarten aktiven Region befindet, die sich in der gleichen Reihe des Halbleitersubstrats befindet.
Vorrichtung nach Anspruch 6, bei der sich der erste Speicherknoten mindestens zum Teil an der aktiven Region befindet und eine Bitleitungsstruktur, die an die aktive Region angrenzt, teilweise überlappt.
Vorrichtung nach Anspruch 7, bei der an den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats Speicherknoten zwischen der Bitleitungsstruktur und der angrenzenden Bitleitungsstruktur definiert sind und diagonal zueinander angeordnet sind.
Vorrichtung nach Anspruch 8, bei der an den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats die Speicherknoten zwischen der Bitleitungsstruktur und der angrenzenden Bitleitungsstruktur hinsichtlich der benachbarten aktiven Regionen an der aktiven Region eine Zickzackstruktur bilden.
Vorrichtung nach Anspruch 9, bei der an den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats Speicherknoten benachbarter Bitleitungsstrukturen in einer ersten Richtung diagonal zueinander in unterschiedlichen aktiven Regionen positioniert sind und die Speicherknoten der benachbarten Bitleitungsstrukturen in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, paarweise diagonal zueinander auf jeder aktiven Region positioniert sind.
Verfahren zum Herstellen einer Halbleitervorrichtung mit folgenden Schritten: Bilden einer inaktiven Region in einem Halbleitersubstrat, um eine aktive Region zu definieren; Bilden von zwei Gatestrukturen in der aktiven Region und der inaktiven Region, um die aktive Region unter rechten Winkeln zu kreuzen; Bilden einer ersten Zwischenschicht-Isolierschicht an der aktiven Region, um die Gatestrukturen zu bedecken; Bilden einer ersten Bitleitungsstruktur an der ersten Zwischenschicht-Isolierschicht, um die Gatestrukturen unter rechten Winkeln zu kreuzen, wobei die Bitleitungsstruktur an der inaktiven Region, die an die aktive Region angrenzt, gebildet wird und mit der aktiven Region zwischen den Gatestrukturen durch die erste Zwischenschicht-Isolierschicht elektrisch verbunden wird; Bilden einer zweiten Zwischenschicht-Isolierschicht an der ersten Zwischenschicht-Isolierschicht, um die Bitleitungsstrukturen zu bedecken; und Bilden von Speicherknoten, die die aktive Region, die an die Gatestrukturen angrenzt, die inaktive Region und die Bitleitungsstruktur überlappen und mit der aktiven Region, die an die Gatestrukturen angrenzt, durch die erste und die zweite Zwischenschicht-Isolierschicht elektrisch verbunden werden.
Verfahren nach Anspruch 11, bei dem das Bilden der Gatestrukturen folgende Schritte aufweist: Bilden von Formlöchern; die den Gatestrukturen entsprechen, in dem Halbleitersubstrat; Bilden einer Gateisolierschicht in den Formlöchern; Bilden von Gates an der Gateisolierschicht, um die Formlöcher teilweise zu füllen; und Bilden von Gatedeckstrukturen an den Gates, um die Formlöcher jeweils zu füllen und von Oberflächen der aktiven Region und der inaktiven Region vorzustehen, wobei die Gates aus einem leitfähigen Material gebildet werden.
Verfahren nach Anspruch 12, bei dem das Bilden der Bitleitungsstruktur folgende Schritte aufweist: Bilden eines Bitleitungskontaktlochs in der ersten Zwischenschicht-Isolierschicht, um die aktive Region zwischen den Gatestrukturen freizulegen; Bilden eines Bitleitungskontakts, um das Bitleitungskontaktloch zu füllen; Bilden einer leitfähigen Bitleitungsschicht und einer Bitleitungsdeckschicht, um den Bitleitungskontakt zu bedecken; und aufeinanderfolgendes Ätzen der Bitleitungsdeckschicht und der leitfähigen Bitleitungsschicht, bis die erste Zwischenschicht-Isolierschicht freigelegt ist, wobei der Bitleitungskontakt aus einem leitfähigen Material gebildet wird und eine vorbestimmte Region der Bitleitungsstruktur in Kontakt mit dem Bitleitungskontakt ist.
Verfahren nach Anspruch 13, bei dem das elektrische Verbinden der Speicherknoten mit der aktiven Region, die an die Gatestrukturen angrenzt, folgende Schritte aufweist: Bilden von Knotenkontaktlöchern in der ersten und der zweiten Zwischenschicht-Isolierschicht, um die aktive Region, die an die Gatestrukturen angrenzt, freizulegen, wobei das Bitleitungskontaktloch zwischen den Knotenkontaktlöchern gebildet wird; Bilden von Knotenkontakten unter Verwendung eines leitfähigen Materials, um die Knotenkontaktlöcher zu füllen; und Bilden der Speicherknoten jeweils an den Knotenkontakten.
Verfahren nach Anspruch 14, bei dem einer der Speicherknoten in Kontakt mit der Bitleitungsstruktur und einem der Knotenkontakte ist.
Verfahren nach Anspruch 15, bei dem sich die aktive Region, die Gatestrukturen, die Bitleitungsstruktur, die Knotenkontakte und die Speicherknoten an Kreuzungspunkten von Reihen und Spalten des Halbleitersubstrats befinden.
Verfahren nach Anspruch 16, bei dem benachbarte aktive Regionen, die an die aktive Region angrenzen, in einer ausgewählten Reihe des Halbleitersubstrats in einer horizontalen Richtung gebildet werden, um den gleichen Mittelpunkt und die gleiche Fläche wie die aktive Region zu haben, und benachbarte aktive Regionen, die an die aktive Region angrenzen, in einer ausgewählten Spalte des Halbleitersubstrats in einer vertikalen Richtung gebildet werden, um den gleichen Mittelpunkt und die gleiche Fläche wie die aktive Region zu haben.
Verfahren nach Anspruch 17, bei dem bei den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats die Gatestrukturen in mindestens einer Reihe des Halbleitersubstrats gebildet werden, die Bitleitungsstruktur in einer Spalte des Halbleitersubstrats gebildet wird und die Gatestrukturen die Bitleitungsstruktur bei den jeweiligen Kreuzungspunkten unter rechten Winkeln kreuzt.
Verfahren nach Anspruch 18, bei dem bei den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats die Bitleitungsstruktur in der inaktiven Region zwischen zwei benachbarten aktiven Regionen in der ausgewählten Reihe des Halbleitersubstrats gebildet wird.
Verfahren nach Anspruch 19, bei dem bei den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats die Speicherknoten an einer ausgewählten aktiven Region gebildet werden, um zwei benachbarte Bitleitungsstrukturen, die an die ausgewählte aktive Region angrenzen, teilweise zu überlappen.
Verfahren nach Anspruch 20, bei dem bei den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats die Speicherknoten zwischen der Bitleitungsstruktur und einer benachbarten Bitleitungsstruktur, die an die ausgewählte aktive Region angrenzt, definiert werden und gebildet werden, um einander in einer diagonalen Richtung gegenüberzuliegen.
Verfahren nach Anspruch 21, bei dem bei den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats die Speicherknoten und Speicherknoten der benachbarten Bitleitungsstruktur an den aktiven Regionen in einer Zickzackstruktur gebildet werden.
Verfahren nach Anspruch 21, bei dem bei den Kreuzungspunkten der Reihen und Spalten des Halbleitersubstrats die Speicherknoten und Speicherknoten von zwei benachbarten Bitleitungsstrukturen in einer ersten Richtung diagonal voneinander an unterschiedlichen aktiven Regionen gebildet werden und die Speicherknoten jeder Bitleitungsstruktur in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, paarweise diagonal voneinander an jeder der entsprechenden unterschiedlichen aktiven Regionen gebildet werden.