DE102005037029B4

DE102005037029B4 - Verfahren zur Herstellung eines Halbleiterprodukts und Halbleiterprodukt

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Publication number: DE102005037029B4
Application number: DE102005037029A
Authority: DE
Inventors: Dominik Dr. Olligs; Thomas Dr. Mikolajick; Nicolas Dr. Nagel; Lars Dr. Bach; Veronika Polei; Torsten Müller
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-06-30
Filing date: 2005-08-05
Publication date: 2011-05-12
Anticipated expiration: 2025-08-06
Also published as: US7521351B2; DE102005037029A1; US20070001305A1

Abstract

Verfahren zur Herstellung eines Halbleiterprodukts, wobei das Verfahren die folgende Reihenfolge von Schritten aufweist:
a) Bereitstellen eines Substrats (2), das aktive Gebiete (3) aufweist,
b) Abscheiden einer ersten dielektrischen Schicht (10),
c) Ätzen von Kontaktlöchern (9) in die erste dielektrische Schicht (10) zum Kontaktieren der aktiven Gebiete (3),
d) Abscheiden einer ersten leitfähigen Schicht (11a), wodurch die Kontaktlöcher (9) in der ersten dielektrischen Schicht (10) gefüllt werden,
e) Ätzen der ersten leitfähigen Schicht (11a), wodurch eine Vielzahl von Kontaktlochfüllungen (11) in der ersten dielektrischen Schicht (10) gebildet wird,
f) Abscheiden einer zweiten dielektrischen Schicht (12), die eine Oberseite (12a) aufweist,
g) Ätzen von Kontaktlöchern (13) in die zweite dielektrische Schicht (12), wobei jedes Kontaktloch (13) in der zweiten dielektrischen Schicht (12) einen Bereich einer Oberfläche einer jeweiligen Kontaktlochfüllung (11) der ersten dielektrischen Schicht (10) freilegt und eine Breite (D) entlang einer ersten seitlichen...

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterprodukts und ein Halbleiterprodukt, insbesondere ein Halbleiterprodukt, welches eine erste und eine zweite dielektrische Schicht mit darin eingebrachten Kontaktlöchern und eine Vielzahl von Leiterbahnen aufweist, die über die zweite dielektrische Schicht verlaufen.
Derartige Halbleiterprodukte sind beispielsweise Flash-Speicherprodukte, die eine Vielzahl von Speicherzellen, wie beispielsweise NROM-Zellen (Nitride Read Only Memory) oder andere Arten nichtflüchtiger Speicherzellen wie beispielsweise Floating-Gate-Zellen aufweisen. In einem Flash-Speicher sind die Zellen individuell selektiv zu den jeweils anderen Speicherzellen programmierbar. Wenn Informationen gelöscht werden, werden alle Speicherzellen desselben jeweiligen Sektors gemeinsam zur gleichen Zeit gelöscht. Die Speicherzellen des jeweiligen Sektors können später einzeln rückprogrammiert werden.
Speicherzellen eines Flash-Speichers sind in einem sogenannten ”Virtual Ground Array” oder in anderen Zellenfeldarchitekturen angeordnet. Jede Speicherzelle ist an zwei jeweilige Bitleitungen, die parallel zueinander verlaufen, angeschlossen. In einem ”Virtual Ground Array” sind die zweiten Bitleitungen an Paare zweier Speicherzellen angeschlossen, die auf entgegengesetzten Seiten der jeweiligen Bitleitungen angeordnet sind. Die Verbindung zwischen den Bitleitungen und den Speicherzellen wird durch Kontaktstrukturen hergestellt, die erste Kontakte, die sogenannten ”Local Interconnects” Strukturen umfassen. Die ”Local Interconnects”-Strukturen sind in Reihen, die senkrecht zur Richtung der Bitleitungen verlaufen, angeordnet. In Richtung parallel zu den Bitleitungen ist eine Bitleitung an jeweils eine ”Local Interconnect”-Struktur jeder zweiten Reihe von ”Local Interconnect”-Strukturen angeschlossen. Außerdem besitzen in jeder zweiten Reihe die ”Local Interconnect”-Strukturen einen seitlichen Versatz gegenüber den seitlichen Positionen der ”Local Interconnect”-Strukturen der anderen Reihen von ”Local Interconnect”-Strukturen. Jede Bitleitung ist an ”Local Interconnect”-Strukturen jeder zweiten Reihe angeschlossen (beispielsweise einer ersten, dritten, fünften Reihe usw.), und führt über Speicherzellen der übrigen (zweiten, vierten, sechsten usw.) Reihen von ”Local Interconnect”-Strukturen hinweg, ohne an die ”Local Interconnect”-Strukturen dieser zweiten, vierten und sechsten Reihe angeschlossen zu sein.
In einem ”Virtual Ground Array” sind die Bitleitungen an die Speicherzellen mit Hilfe von Kontaktstrukturen angeschlossen, die herkömmlich diesen ersten Kontakt, den sogenannten ”Local Interconnect” umfassen. Die ”Local Interconnects” sind Kontaktlochfüllungen, die in einer dielektrischen Schicht oberhalb des Substrats vorgesehen sind. Die ”Local Interconnects” sind breite Via-Kontakte mit einer Haupterstreckungsrichtung entlang einer ersten seitlichen Richtung senkrecht zum Verlauf der Bitleitungen. Sie dienen dazu, zwei (aus der Draufsicht auf die Hauptfläche des Halbleitersubstrats gesehen) streifenförmige aktive Gebiete mit einer Bitleitung zu verbinden. Die aktiven Gebiete sind dotierte Bereiche, die die Source-/Drain-Gebiete und Kanalgebiete umfassen und in einem ”Virtual Ground Array” in Form von Linien oder Streifen ausgebildet sind, die voneinander durch Grabenisolationsfüllungen, wie beispielsweise Shallow Trench-Isolationen (STI) getrennt sind. Die Grabenisolationsfüllungen und auch die aktiven Gebiete sind aus der Draufsicht auf das Halbleitersubstrat betrachtet streifenförmig ausgebildet. Wenn die Bitleitungen ausgebildet werden, werden sie so angeordnet, dass sie parallel zu den aktiven Gebieten verlaufen, aber an denselben seitlichen Positionen wie die Shallow Trench-Isolationsgrabenfüllungen angeordnet sind, d. h., an seitlichen Positionen in der Mitte zwischen zwei jeweiligen benachbarten streifenförmigen aktiven Gebieten. Die ”Local Interconnect”-Stukturen erstrecken sich in Richtung senkrecht zu den aktiven Gebieten auf entgegengesetzten Seiten der Bitleitungen über die Bitleitungen hinaus. Insbesondere erstrecken sich die ”Local Interconnect”-Strukturen bis zu den aktiven Gebieten, die nah an der jeweiligen Bitleitung auf entgegengesetzten Bitleitungen angeordnet sind. Typischerweise besitzt eine ”Local Interconnect”-Struktur eine Breite, die dem Dreifachen der Breite der Bitleitungen entspricht, da die Breite der aktiven Gebiete und der Grabenisolationsfüllungen zwischen den aktiven Gebieten einander entsprechen.
Um die Bitleitungen mit den ”Local Interconnect”-Strukturen zu verbinden, die sehr viel breiter als die Bitleitungen sind, werden herkömmlich zweite Kontakte (die ”Contact to Interconnect”-Strukturen) ausgebildet. Zu diesem Zweck wird eine zweite dielektrische Schicht auf die erste dielektrische Schicht abgeschieden und Via-Kontaktlöcher werden in die zweite dielektrische Schicht geätzt, um einen Teil der Oberseite der ”Local Interconnect”-Strukturen freizulegen. Die Kontaktlöcher in der zweiten dielektrischen Schicht werden dann mit leitfähigem Material gefüllt. Durch Planarisieren des leitfähigen Materials werden separate ”Contact to Interconnect”-Strukturen ausgebildet. Anschließend sind herkömmlich Bitleitungen in justierter Lage relativ zu den ”Contact to Interconnect”-Strukturen auszubilden. Zu diesem Zweck wird eine leitfähige Schicht auf das vorläufige Halbleiterprodukt abgeschieden und mit Hilfe lithografischer Techniken strukturiert. Die lithografische Strukturierung fordert jedoch eine Positionierung der lithografischen Maske für die Ausbildung der Bitleitungen in korrekter seitlicher Position relativ zu den ”Contact to Interconnect”-Strukturen. Jedoch besteht ein Risiko von Fehlpositionierungen (Misalignments) der Bitleitungen relativ zu den ”Contact to Interconnect”-Strukturen. Außerdem birgt die Bildung der ”Contact to Interconnect”-Strukturen das Risiko von Strukturdefekten der ”Contact to Interconnect”-Strukturen, da die Vias in der zweiten dielektrischen Schicht in zwei seitlichen Richtungen kleine Abmessungen besitzen, wodurch das Prozessfenster für lithografische Parameter verringert ist.
Außerdem besteht im Falle einer beim Ätzen der Bitleitungen auftretenden Fehlpositionierung in Richtung senkrecht zu den aktiven Gebieten das Risiko, dass zwei benachbarte Bitleitungen so verschoben sind, dass sie beide an dieselbe ”Contact to Interconnect”-Struktur angeschlossen sind und somit miteinander kurzgeschlossen sind. In solch einem Fall sind die Bitleitungen ungefähr an Positionen angeordnet, an denen eigentlich dielektrisches Material, das die Bitleitung umgibt, angeordnet sein sollte. Dementsprechend ist die korrekte Positionierung der Bitleitungen relativ zu den ”Contact to Interconnect”-Strukturen kritisch.
Insbesondere in dem Fall, dass in Richtung senkrecht zu den aktiven Gebieten die Kontaktlöcher in der zweiten dielektrischen Schicht beträchtlich gegenüber den Positionen der Bitleitungen verschoben sind, sind die ”Contact to Interconnect”-Strukturen, die die Kontaktlöcher ausfüllen, näher an einer benachbarten Bitleitung angeordnet. Eine benachbarte Bitleitung kann, insbesondere im Falle einer zusätzlichen Fehlpositionierung der Bitleitung, leicht die ”Contact to Interconnect”-Struktur kontaktieren und dadurch mit derjenigen Bitleitung kurzgeschlossen sein, die über der ”Contact to Interconnect”-Struktur in einer seitlich zentrierten Position verlaufen sollte. Somit ist das Risiko von Bitleitungs-Bitleitungs-Kurzschlüssen relativ hoch.
Die US 2002/0 179 966 A1 zeigt ein gattungsgemäßes Halbleiterprodukt, bei dem im Falle dejustierter Ätzmasken während der Herstellung Kurzschlüsse zwischen benachbarten Bitleitungen bestehen können.
Es ist die Aufgabe der vorliegenden Erfindung, das Risiko von Bitleitungs-Bitleitungs-Kurzschlüssen und Kurzschlüssen zwischen Bitleitungen und ”Contact to Interconnect”-Strukturen zu verringern, insbesondere auf der Oberseite der ”Contact to Interconnect”-Strukturen. Es ist weiterhin die Aufgabe der Erfindung, ein Halbleiterprodukt und ein Verfahren für seine Herstellung bereitzustellen, die einen erhöhten Schutz gegen Kurzschlüsse in der die Speicherzellen verbindenden Verdrahtung ermöglichen.
Diese Aufgabe wird durch ein Verfahren zur Herstellung eines Halbleiterprodukts gelöst, wobei das Verfahren die folgende Reihenfolge von Schnitten aufweist:

a) Bereitstellen eines Substrats, das aktive Gebiete aufweist,
b) Abscheiden einer ersten dielektrischen Schicht,
c) Ätzen von Kontaktlöchern in die erste dielektrische Schicht zum Kontaktieren der aktiven Gebiete,
d) Abscheiden einer ersten leitfähigen Schicht, wodurch die Kontaktlöcher in der ersten dielektrischen Schicht gefüllt werden, und
e) teilweises Entfernen der ersten leitfähigen Schicht, wodurch eine Vielzahl separater Kontaktlochfüllungen in der ersten dielektrischen Schicht gebildet wird,
f) Abscheiden einer zweiten dielektrischen Schicht, die eine Oberseite aufweist,
g) Ätzen von Kontaktlöchern in die zweite dielektrische Schicht, wobei jedes Kontaktloch in der zweiten dielektrischen Schicht einen Bereich einer Oberfläche einer jeweiligen Kontaktlochfüllung der ersten dielektrischen Schicht freilegt und eine Breite entlang einer ersten seitlichen Richtung besitzt,
h) Abscheiden einer zweiten leitfähigen Schicht, die die Kontaktlöcher der zweiten dielektrischen Schicht füllt und die zweite dielektrische Schicht bedeckt, und
i) Strukturieren der zweiten leitfähigen Schicht, wodurch Leiterbahnen ausgebildet werden, wobei jede Leiterbahn eine Vielzahl von Kontaktlöchern der zweiten dielektrischen Schicht überquert und eine Breite entlang der ersten seitlichen Richtung besitzt, die kleiner ist als die Breite der Kontaktlöcher in der zweiten dielektrischen Schicht,

Nach dem Ausbilden von Kontaktlochfüllungen in einer auf einem Substrat vorgesehenen ersten dielektrischen Schicht, dem Abscheiden einer zweiten dielektrischen Schicht, dem Ätzen von Kontaktlöchern in die zweite dielektrische Schicht und dem Abscheiden einer zweiten leitfähigen Schicht wird erfindungsgemäß die zweite leitfähige Schicht strukturiert, um sowohl die Bitleitungen als auch die ”Contact to Interconnect”-Strukturen, die herkömmlich die Unterseite der Bitleitung mit der Oberseite der ”Local Interconnect”-Strukturen verbinden, auszubilden. Die ”Local Interconnect”-Strukturen sind Kontaktlochfüllungen, die die Kontaktlöcher in der ersten dielektrischen Schicht füllen. In einem herkömmlichen Halbleiterprodukt sind die ”Contact to Interconnect”-Strukturen Kontaktlochfüllungen, die in separaten Prozessschritten ausgebildet werden und die die Kontaktlöcher in der zweiten dielektrischen Schicht füllen. Erfindungsgemäß jedoch sind keine separaten Prozessschritte zum Ausbilden der ”Contact to Interconnect”-Strukturen zwischen den Bitleitungen und den Kontaktlochfüllungen in der ersten dielektrischen Schicht (Local Interconnect) erforderlich, da die zweite leitfähige Schicht auf die freiliegenden Kontaktlöcher in der zweiten dielektrischen Schicht abgeschieden wird, was zur Ausbildung sowohl der Bitleitungen als auch der ”Contact to Interconnect”-Strukturen dient. Beispielsweise kann die zweite leitfähige Schicht so geätzt werden, dass die Ätztiefe bis zum Boden der Kontaktlöcher in der zweiten dielektrischen Schicht (oder zumindest bis unterhalb der Oberseite der zweiten dielektrischen Schicht) reicht. Da jede Bitleitung über eine jeweilige Vielzahl von Kontaktlöchern in der zweiten dielektrischen Schicht führt, reicht jede Bitleitung bis zum Boden der jeweiligen Kontaktlöcher und berührt dort einen Teil der Oberseite der jeweiligen Kontaktlochfüllungen in der ersten dielektrischen Schicht (Local Interconnect).
Außerdem wird erfindungsgemäß das Strukturieren in Schritt i) so durchgeführt, dass leitfähiges Material der zweiten leitfähigen Schicht (das sich in den Kontaktlöchern der zweiten dielektrischen Schicht befindet) entfernt oder zumindest in Bereichen seitlich benachbart zur Breite der Bitleitung, die das jeweilige Kontaktloch der zweiten dielektrischen Schicht überquert, ausgehöhlt wird. Da die Breite der Bitleitung entlang der ersten seitlichen Richtung kleiner ist als die Breite des Kontaktlochs, wird etwaiges leitfähiges Material der zweiten leitfähigen Schicht aus dem Kontaktloch entfernt oder zumindest innerhalb des Kontaktlochs bis zu einer Höhe unterhalb der Höhe der Oberseite der zweiten dielektrischen Schicht ausgehöhlt. Das vollständige Entfernen des leitfähigen Materials der zweiten leitfähigen Schicht wird durch eine geeignet große Ätzdauer während der Bitleitungsstrukturierung in Schritt i) erreicht, wodurch die zweite leitfähige Schicht bis zum Boden der Kontaktlöcher in der zweiten dielektrischen Schicht rückgeätzt wird. Das Aushöhlen des leitfähigen Materials innerhalb der Kontaktlöcher wird durch Fortsetzen der zur Bitleitungsstrukturierung verwendeten Ätzung nach dem Freilegen der Oberseite der ersten dielektrischen Schicht zwischen den Bitleitungen erreicht.
Die Erfindung schafft einen vertikalen Abstand zwischen leitfähigen Material, das außerhalb der Breite der Bitleitung angeordnet und mit der Bitleitung verbunden ist, von einer benachbarten Bitleitung. Im Falle des vollständigen Entfernens des leitfähigen Materials seitlich außerhalb der Breite der Bitleitung ist der vertikale Abstand der Abstand zwischen der Oberseite der Kontaktlochfüllung in der ersten dielektrischen Schicht und der Unterseite der benachbarten Bitleitung. Dieser Abstand entspricht der Dicke der zweiten dielektrischen Schicht. Alternativ, im Falle eines nur teilweisen Aushöhlens von leitfähigem Material in dem Kontaktloch der zweiten dielektrischen Schicht, wird der vertikale Abstand durch die Dauer der fortgesetzten Bitleitungsstrukturierung eingestellt, wodurch die Oberseite des leitfähigen Materials seitlich außerhalb der Bitleitung vertieft bzw. ausgehöhlt wird. Die Tiefe der Aussparung sollte mindestens 10% der Dicke der zweiten dielektrischen Schicht (vorzugsweise zwischen 20 und 90% der Dicke der zweiten dielektrischen Schicht und mindestens 20 nm betragen. Selbstverständlich kann die Tiefe der Aussparung auch mehr als 90% der Schichtdicke der zweiten dielektrischen Schicht bis hin zu 100% dieser Schichtdicke betragen.
Vorzugsweise wird jedoch in Schritt i) das leitfähige Material, das in den Kontaktlöchern der zweiten dielektrischen Schicht vorgesehen ist und entlang der ersten seitlichen Richtung außerhalb der Breite der das jeweilige Kontaktloch überquerenden Bitleitung angeordnet ist, vollständig entfernt. Dadurch wird ein Leiterbahnbereich ausgebildet, der die das Kontaktloch überquerende Bitleitung mit der unter dem Kontaktloch angeordneten Kontaktlochfüllung verbindet und die gleiche Breite wie die Leiterbahn besitzt. Dementsprechend werden auf entgegengesetzten Seiten der Leiterbahn (Bitleitung) zueinander entgegengesetzte äußere Bereiche des Kontaktlochs in der zweiten dielektrischen Schicht während des fortgeführten Strukturierens der Bitleitungen wieder freigelegt. Anschließend werden die wieder freigelegten äußeren Bereiche des Kontaktlochs mit dielektrischem Material einer dielektrischen Schicht, die die Leiterbahnen umgeben soll, gefüllt.
Gemäß der obigen Ausführungsformen werden in Schritt i) vorzugsweise Bereiche von Oberseiten der Kontaktlochfüllungen in der ersten dielektrischen Schicht freigelegt, wenn das in den Kontaktlöchern der zweiten dielektrischen Schicht angeordnete leitfähige Material außerhalb der Breite der Leiterbahnen entfernt wird. Wenn die Oberseite der Kontaktlochfüllungen in Schritt i) freigelegt ist, ist die fortgesetzte Strukturierung der Bitleitungen beendet.
Dementsprechend werden in Schritt i) außerhalb der Breite der Leiterbahnen vorzugsweise Aussparungen zwischen Seitenwänden der Kontaktlöcher in der zweiten dielektrischen Schicht und Seitenwänden von Leiterbahnbereichen ausgebildet, wobei die Aussparungen die in der ersten dielektrischen Schicht angeordneten Kontaktlochfüllungen freilegen. Die in den Kontaktlöchern der zweiten dielektrischen Schicht in Schritt i) beibehaltenen Leiterbahnbereiche stellen einen elektrischen Kontakt der das jeweilige Kontaktloch überquerenden Bitleitung mit der Kontaktlochfüllung her, die am Boden des Kontaktlochs der zweiten dielektrischen Schicht freiliegt. Dementsprechend entsprechen die Leiterbahnbereiche den herkömmlichen ”Contact to Interconnect”-Strukturen, die im Stand der Technik separate Prozessschritte erfordern. Da erfindungsgemäß die zweite leitfähige Schicht unmittelbar auf die offen liegenden Kontaktlöcher in der zweiten dielektrischen Schicht abgeschieden wird, sind keine zusätzlichen Prozessschritte zum Ausbilden der Leiterbahnbereiche erforderlich.
Gemäß einer alternativen Ausführungsform wird im Schritt i) leitfähiges Material, das in den Kontaktlöchern der zweiten dielektrischen Schicht außerhalb der Breite der jeweiligen Leiterbahn angeordnet ist, bis unterhalb der Oberseite der zweiten dielektrischen Schicht ausgehöhlt bzw. rückgeätzt, wodurch Aussparungen bzw. Vertiefungen mit einer Tiefe größer als 10% der Dicke der zweiten dielektrischen Schicht gebildet werden.
Dementsprechend wird in Schritt i) leitfähiges Material in den Kontaktlöchern im Bereich außerhalb der Breite der das Kontaktloch überquerenden Bitleitung beibehalten, wobei das beibehaltene leitfähige Material außerhalb der Breite der Leiterbahn in einem vertikalen Abstand von der Oberseite der zweiten dielektrischen Schicht (in Richtung senkrecht zur Hauptfläche des Substrats entfernt) angeordnet ist. Obwohl der Boden des Kontaktlochs in der zweiten dielektrischen Schicht vollständig mit leitfähigem Material bedeckt ist, weist die Oberseite des Kontaktlochs Vertiefungen bzw. Aussparungen auf entgegengesetzten Seiten der Leiterbahn bzw. Bitleitung auf. Die Oberseite des leitfähigen Materials, das im Kontaktloch außerhalb der Breite der Leiterbahn beibehalten wurde, besitzt eine Höhe, die kleiner ist als die Höhe der Oberseite der zweiten dielektrischen Schicht, aber größer ist als die Höhe der Unterseite der zweiten dielektrischen Schicht (über dem Substrat).
Vorzugsweise weist das erfindungsgemäße Verfahren einen zusätzlichen Schritt j) des Abscheidens einer dritten dielektrischen Schicht auf, wodurch Bereiche der Kontaktlöcher der zweiten dielektrischen Schicht, die außerhalb der Breite der die jeweiligen Kontaktlöcher überquerenden Leiterbahnen angeordnet sind, mit dielektrischem Material gefüllt werden.
Durch das Abscheiden des dielektrischen Materials in die Kontaktlöcher der zweiten dielektrischen Schicht wird jegliches leitfähige Material, das in den Kontaktlöchern außerhalb der Breite der Bitleitung beibehalten wurde, mit dielektrischem Material bedeckt. Das dielektrische Material verringert das Risiko von Kurzschlüssen zwischen einer benachbarten Leiterbahn und der Leiterbahn, die das Kontaktloch der zweiten dielektrischen Schicht überquert.
Vorzugsweise wird in Schritt j) die dritte dielektrische Schicht so abgeschieden, dass Zwischenräume zwischen den Leiterbahnen gefüllt und die Leiterbahnen mit dielektrischem Material umgeben werden. Insbesondere werden Zwischenräume zwischen einander benachbarten Leiterbahnen gefüllt und alle Aussparungen bzw. Vertiefungen in der zweiten dielektrischen Schicht seitlich außerhalb der Bitleitungen mit dielektrischem Material gefüllt.
Vorzugsweise umfasst der Schritt e) das Planarisieren der ersten leitfähigen Schicht, wodurch eine Oberseite der ersten dielektrischen Schicht freigelegt wird.
Vorzugsweise wird die erste leitfähige Schicht durch chemisch-mechanisches Polieren geätzt, um zu erreichen, dass die Oberseite der Kontaktlochfüllungen mit der Oberseite der ersten dielektrischen Schicht fluchtet.
Vorzugsweise umfasst der Schritt e) reaktives Ionenätzen der zweiten dielektrischen Schicht.
Vorzugsweise wird in Schritt a) ein Substrat bereitgestellt, das streifenförmig ausgebildete aktive Gebiete, die sich entlang einer zweiten seitlichen Richtung erstrecken, aufweist. Die erste seitliche Richtung verläuft senkrecht zu einer Hauptrichtung der Leiterbahnen (Bitleitungen), wohingegen die zweite seitliche Richtung parallel zu den Leiterbahnen verläuft. Wenn das Substrat bereitgestellt wird, werden aktive Gebiete als Linien oder Streifen (gesehen in Draufsicht auf die Hauptfläche des Substrats) ausgebildet, wobei die erste seitliche Richtung senkrecht zur Haupterstreckung der streifenförmigen aktiven Gebiete verläuft. Vorzugsweise umfasst Schritt a) außerdem das Ausbilden von Grabenisolationsfüllungen (Shallow Trench Isolations; STI) zwischen den streifenförmigen aktiven Gebieten. Alternativ können Grabenisolationsfüllungen zuerst vor dem Implantieren von Dotierstoffen in das Substrat in diesem gebildet werden, wodurch die aktiven Gebiete gebildet werden. In beiden Fällen wird ein Substrat bereitgestellt, das streifenförmige Grabenisolationsfüllungen und streifenförmige aktive Gebiete aufweist.
Vorzugsweise werden in Schritt i) Leiterbahnen ausgebildet, die entlang der zweiten seitlichen Richtung (das heißt parallel zu den streifenförmigen aktiven Gebieten) verlaufen.
Gemäß einer bevorzugten Ausführungsform für die Herstellung von Flash-Speicherprodukten werden in Schritt i) Kontaktlochfüllungen ausgebildet, die Bereiche von zwei jeweiligen streifenförmigen aktiven Gebieten kontaktieren und jeweils eine Grabenisolationsfüllung überqueren. In Flash-Speicherprodukten wie NROM-Speicherprodukten (Nitride Read Only Memory) mit Speicherzellen, die in einem ”Virtual Ground Array” angeordnet sind, besitzen die Kontaktlochfüllungen in der ersten dielektrischen Schicht (das heißt die ”Local Interconnect”-Strukturen) in seitlicher Richtung eine Haupterstreckung, die senkrecht zur Haupterstreckung der aktiven Gebiete und der Grabenisolationsfüllungen verläuft. Typischerweise beträgt die Haupterstreckung in Richtung senkrecht zu den aktiven Gebieten das Dreifache der Breite der aktiven Gebiete (oder einer Grabenisolationsfüllung), wobei die Kontaktlochfüllung einen Bereich einer Oberseite eines streifenförmigen aktiven Gebietes mit einem Bereich einer Oberseite eines benachbarten, zweiten streifenförmigen aktiven Gebietes verbindet. Die Kontaktlochfüllung überquert somit eine Grabenisolationsfüllung, die zwischen beiden aktiven Gebieten angeordnet ist.
Vorzugsweise werden in Schritt i) Leiterbahnen ausgebildet, die entlang der zweiten seitlichen Richtung kleiner sind als die Breite der Kontaktlochfüllungen der ersten dielektrischen Schicht.
Vorzugsweise ist die Breite der Kontaktlöcher der zweiten dielektrischen Schicht entlang der ersten seitlichen Richtung kleiner als die Breite der Kontaktlochfüllungen in der ersten dielektrischen Schicht. Insbesondere ist die Breite der Kontaktlöcher entlang der ersten seitlichen Richtung größer als die Breite der Leiterbahnen, aber kleiner als die Breite der Kontaktlochfüllungen in der ersten dielektrischen Schicht.
Gemäß einer bevorzugten Ausführungsform, die die NROM-Technologie verwendet, wird in Schritt a) ein Substrat bereitgestellt, das eine oberhalb der aktiven Gebiete angeordnete ladungsspeichernde Schicht aufweist, wobei Schritt c) das lokale Ätzen durch die ladungsspeichernde Schicht hindurch umfasst. Vorzugsweise ist die ladungsspeichernde Schicht zwischen einer unteren Oxidschicht und einer oberen Oxidschicht angeordnet. Dementsprechend werden in Schritt a) die untere Oxidschicht, die ladungsspeichernde Schicht und die obere Oxidschicht über dem Substrat abgeschieden, bevor der Schritt b) durchgeführt wird. Vorzugsweise ist die ladungsspeichernde Schicht eine Nitridschicht, insbesondere eine Siliziumnitridschicht.
Vorzugsweise werden zwischen den Schritten a) und b) Wortleitungen ausgebildet, die entlang der ersten seitlichen Richtung verlaufen und die aktiven Gebiete überqueren. Die Wortleitungen verlaufen senkrecht zu den streifenförmigen aktiven Gebieten und senkrecht zu den später auszubildenden Bitleitungen.
Vorzugsweise werden die Kontaktlochfüllungen so ausgebildet, dass jede Kontaktlochfüllung zwei jeweilige streifenförmige aktive Gebiete, die voneinander durch eine einzige Grabenisolationsfüllung getrennt sind, kontaktiert.
Vorzugsweise sind die Kontaktlochfüllungen in der ersten dielektrischen Schicht so angeordnet, dass zwei jeweilige streifenförmige aktive Gebiete, die durch eine einzige Grabenisolationsfüllung voneinander getrennt sind, gemeinsam durch jede zweite, entlang der zweiten seitlichen Richtung folgende Kontaktlochfüllung kontaktiert werden. In einem ”Virtual Ground Array” sind die Kontaktlochfüllungen in Reihen parallel zur ersten Richtung angeordnet, wobei jede Kontaktlochfüllung ihre seitliche Haupterstreckung entlang der ersten Richtung besitzt. Entlang der zweiten Richtung ist eine Vielzahl von Kontaktlochfüllungen angeordnet. In jeweils zwei einander benachbarten Reihen sind die jeweiligen Kontaktlochfüllungen seitlich gegeneinander entlang der ersten Richtung versetzt. Der Betrag des seitlichen Versatzes entlang der ersten Richtung ist halb so groß wie der Rasterabstand zwischen benachbarten Kontaktlochfüllungen derselben Reihe von Kontaktlochfüllungen entlang der ersten seitlichen Richtung. Dementsprechend wird ein bestimmtes Paar von aktiven Gebieten, die zueinander benachbart sind, durch Kontaktlochfüllungen jeder zweiten Reihe von Kontaktlochfüllungen kontaktiert.
Die Aufgabe der vorliegenden Erfindung wird ferner gelöst durch ein Halbleiterprodukt mit den Merkmalen des Anspruchs 23.
Erfindungsgemäß kontaktieren die Leiterbahnen die Kontaktlochfüllungen in der ersten dielektrischen Schicht. Dies bedeutet, dass die Leiterbahnen bis zum Boden der Kontaktlöcher in der zweiten dielektrischen Schicht reichen und somit die Kontaktlochfüllungen in der ersten dielektrischen Schicht berühren. Die Oberseite einer Kontaktlochfüllung in der ersten dielektrischen Schicht ist mit leitfähigem Material einer jeweiligen Leiterbahn, die das jeweilige Kontaktloch in der zweiten dielektrischen Schicht überquert und in das Kontaktloch der zweiten dielektrischen Schicht hineinreicht, bedeckt. Dementsprechend ist erfindungsgemäß keine ”Contact to Interconnect”-Struktur erforderlich, die herkömmlich zum Anschließen der Bitleitungen an die Kontaktlochfüllungen (Interconnect-Strukturen) erforderlich ist. Die Leiterbahnen sind in direktem mechanischen Kontakt mit den Kontaktlochfüllungen und erübrigen daher die Notwendigkeit, irgendwelche herkömmlichen ”Contact to Interconnect”-Strukturen auszubilden.
Vorzugsweise weisen die über die Kontaktlöcher in der zweiten dielektrischen Schicht verlaufenden Leiterbahnen Leiterbahnbereiche auf, die in dem jeweiligen Kontaktloch angeordnet sind, das bis zu einer jeweiligen Kontaktlochfüllung in der ersten dielektrischen Schicht reicht. Die Leiterbahnbereiche haben eine Breite, die genauso groß oder größer ist als die Breite der jeweiligen Leiterbahn. Vorzugsweise ist die Breite der Leiterbahnbereiche genauso groß wie die Breite der das jeweilige Kontaktloch der zweiten dielektrischen Schicht überquerenden Leiterbahn.
Vorzugsweise besitzen die in den Kontaktlöchern angeordneten Leiterbahnbereiche entlang der ersten seitlichen Richtung eine Breite, die genauso groß ist wie die Breite der Leiterbahn und die kleiner ist als die Breite der Kontaktlöcher entlang der ersten seitlichen Richtung.
Vorzugsweise werden Aussparungen zwischen Seitenwänden der Kontaktlochfüllungen der zweiten dielektrischen Schicht und Seitenwänden der Leiterbahnbereiche ausgebildet. Diese Vertiefungen bzw. Aussparungen werden vorzugsweise mit einem dritten dielektrischen Material, das in die Kontaktlöcher hineinreicht und die Leiterbahnen umgibt, gefüllt.
Vorzugsweise erstreckt sich Material der dritten dielektrischen Schicht, das in den Kontaktlöchern außerhalb der Breite der Leiterbahnen angeordnet ist, bis zu den Kontaktlochfüllungen der ersten dielektrischen Schicht. Dielektrisches Material der dritten dielektrischen Schicht, das in dem Kontaktloch angeordnet ist, erstreckt sich somit bis zum Boden des Kontaktlochs in der zweiten dielektrischen Schicht.
Alternativ umfassen Leiterbahnbereiche, die in den Kontaktlöchern angeordnet sind, einen oberen Bereich und einen unteren Bereich, wobei der obere Bereich eine Breite besitzt, die der Breite der Leiterbahn entspricht, und wobei der untere Bereich eine Breite besitzt, die der Breite der Kontaktlöcher entspricht, wobei die unteren Bereiche in Normalrichtung zur zweiten dielektrischen Schicht in einer Entfernung von der Oberseite der zweiten dielektrischen Schicht angeordnet sind. Obwohl der untere Bereich des Leiterbahnbereichs in jedem Kontaktloch bis außerhalb der Breite der Bitleitungen reicht, wird ein vertikaler Abstand in Richtung senkrecht zur Hauptfläche des Substrats geschaffen, der das Risiko von Kurzschlüssen auch in dem Fall verhindert, dass eine benachbarte Bitleitung seitlich nahe an dem Kontaktloch in der zweiten dielektrischen Schicht angeordnet ist. Vorzugsweise beträgt der Abstand zwischen den unteren Bereichen der Leiterbahnbereiche und der Oberseite der zweiten dielektrischen Schicht in Richtung senkrecht zur zweiten dielektrischen Schicht mindestens 10%, vorzugsweise zwischen 20% und 90% der Dicke der zweiten dielektrischen Schicht.
Vorzugsweise sind die unteren Bereiche mit einer dritten dielektrischen Schicht bedeckt, die in die Kontaktlöcher hineinreicht und die Leiterbahnen umgibt.
Vorzugsweise sind die aktiven Gebiete streifenförmig ausgebildet und erstrecken sich entlang einer zweiten seitlichen Richtung senkrecht zur ersten seitlichen Richtung. Außerdem weist das Substrat streifenförmige Grabenisolationsfüllungen auf, die zwischen den streifenförmigen aktiven Gebieten angeordnet sind. Die Leiterbahnen verlaufen vorzugsweise entlang der zweiten seitlichen Richtung, das heißt parallel zu den aktiven Gebieten.
Vorzugsweise sind die Leiterbahnen an den gleichen seitlichen Positionen entlang der ersten Richtung wie die Grabenisolationsfüllungen angeordnet. Dementsprechend sind die Leiterbahnen entlang der ersten Richtung in einer zentrierten Position zwischen jeweils zwei aktiven Gebieten angeordnet.
Vorzugsweise verbinden die Kontaktlochfüllungen der ersten dielektrischen Schicht zwei jeweilige streifenförmige aktive Gebiete mit derselben jeweiligen Leiterbahn. Dadurch kann ein Speicherzellenfeld von Speicherzellen, vorzugsweise Flash-Speicherzellen ausgebildet werden, das als ”Virtual Ground Array” ausgebildet ist.
Vorzugsweise überquert jede Kontaktlochfüllung der ersten dielektrischen Schicht jeweils eine Grabenisolationsfüllung. Außerdem sind die Leiterbahnen vorzugsweise in einer zentrierten Position entlang der ersten Richtung auf der jeweiligen Kontaktlochfüllung angeordnet.
Gemäß einer bevorzugten Ausführungsform, die die in NROM-Technologie verwendet, weist das Halbleiterprodukt eine ladungsspeichernde Schicht auf, die oberhalb des Substrats angeordnet ist. Vorzugsweise ist die ladungsspeichernde Schicht zwischen einer unteren Oxidschicht und einer oberen Oxidschicht angeordnet. Anstelle von Oxidschichten können andere dielektrische Schichten vorgesehen sein. Die ladungsspeichernde Schicht ist vorzugsweise eine Siliziumnitridschicht, die elektrische Ladungen in räumlich gebundenen Positionen speichert. Elektronen, die in die ladungsspeichernde Schicht hineingestreut werden, sind nicht in der Lage, innerhalb der ladungsspeichernden Schicht zu wandern. Somit werden räumlich gebundene Ladungen gespeichert.
Das Halbleiterprodukt weist vorzugsweise Wortleitungen auf, die entlang der ersten Richtung verlaufen und die aktiven Gebiete überqueren. Vorzugsweise sind die Kontaktlochfüllungen der ersten dielektrischen Schicht so angeordnet, dass zwei jeweilige streifenförmige aktive Gebiete, die durch jeweils eine einzige Grabenisolationsfüllung voneinander getrennt sind, gemeinsam durch jede zweite Kontaktlochfüllung kontaktiert werden, die entlang der zweiten seitlichen Richtung angeordnet ist.
Das Halbleiterprodukt ist vorzugsweise ein Speicherprodukt, das eine Vielzahl nichtflüchtiger Speicherzellen aufweist. Die Speicherzellen sind vorzugsweise in einem ”Virtual Ground Array” angeordnet.
Die Erfindung wird nachstehend mit Bezug auf die Figuren beschrieben. Es zeigen:
1 eine Draufsicht auf ein erfindungsgemäßes Halbleiterprodukt,
2 eine teilweise vergrößerte Ansicht des Halbleiterprodukts aus 2 und die
3 bis 11 Querschnittsansichten eines nach einem erfindungsgemäßen Verfahren hergestellten Halbleiterprodukts.
1 zeigt eine Draufsicht auf ein Halbleiterprodukt 1, insbesondere ein Flash-Speicherprodukt, das eine Vielzahl von Speicherzellen aufweist, die in einem Virtual Ground Array angeordnet sind. In dem Substrat 2 wird durch Implantieren eines Dotierstoffs in das Substrat 2 hinein eine Vielzahl von streifenförmigen aktiven Gebieten 3 ausgebildet. Beispielsweise wird ein Substrat, das streifenförmige Grabenisolationsfüllungen aufweist, bereitgestellt. In 1 sind die Grabenisolationsfüllungen nicht dargestellt, da sie an denselben seitlichen Positionen wie die Leiterbahnen 14 angeordnet sind. Zwischen den streifenförmigen Grabenisolationsfüllungen sind streifenförmige aktive Gebiete vorgesehen.
1 zeigt ferner Kontaktlochfüllungen 11, die in einer ersten dielektrischen Schicht (nicht dargestellt in 1) angeordnet sind und durch diese umgeben sind und die an zwei jeweiligen streifenförmigen aktiven Gebieten 3 angeschlossen sind. In 1 ist ein umgebender äußerer Bereich der Kontaktlochfüllungen 11 in anderer Weise dargestellt als ein innerer Bereich der Kontaktlochfüllungen 11, um zu verdeutlichen, dass der äußere Bereich der Kontaktlochfüllungen 11 mit einer zweiten dielektrischen Schicht (nicht dargestellt in 1) bedeckt ist, wohingegen ein innerer Bereich der Kontaktlochfüllungen 11 durch ein Kontaktloch 13, das in der zweiten dielektrischen Schicht angeordnet ist, freigelegt ist. Auf der Oberfläche des Substrats 2 ist eine ONO-Schichtenfolge (Oxid-Nitrid-Oxid) vorgesehen. Die ONO-Schichtenfolge kann beispielsweise überall auf dem Substrat außer an denjenigen Bereichen der Substratoberfläche, an denen die Kontaktlochfüllungen 11 vorgesehen sind, vorhanden sein. In diesem Fall umfasst das Ausbilden der Kontaktlochfüllungen 11 eine Ätzung durch den ONO-Schichtenstapel hindurch. Alternativ kann vor dem Ausbilden der Kontaktlochfüllungen 11 die ONO-Schichtenfolge beispielsweise ausschließlich auf den aktiven Gebieten vorhanden sein und auf den Grabenisolationsfüllungen fehlen. In jedem Fall stehen die Kontaktlochfüllungen 11 in Kontakt mit der Substratoberfläche und jede Kontaktlochfüllung 11 kontaktiert zwei streifenförmige aktive Gebiete. Da die Nitridschicht des ONO-Schichtenstapels als ladungsspeichernde Schicht zur Speicherung elektrischer Ladung in räumlich gebundenen Positionen dient, wird ein NROM-Speicherprodukt bereitgestellt, bei dem diejenigen Bereiche der streifenförmigen aktiven Gebiete 3, welche mit den Kontaktlochfüllungen 11 bedeckt sind, die Source/Drain-Elektroden bilden. Die Kontaktlochfüllungen 11 sind in Reihen entlang der ersten seitlichen Richtung x angeordnet. Im Vergleich von Kontaktlochfüllungen 11 zweier benachbarter Reihen besitzen die Kontaktlochfüllungen 11 einen seitlichen Versatz in Richtung x zueinander. Zwischen den Reihen von Kontaktlochfüllungen 11 sind Wortleitungen 17 vorgesehen. Die Wortleitungen 17 wurden vor dem Ausbilden der Kontaktlochfüllungen 11 ausgebildet. Insbesondere wurden die Kontaktlöcher in der ersten dielektrischen Schicht selektiv zu den Wortleitungen 17 geätzt.
1 zeigt ferner Leiterbahnen 14, die oberhalb des Substrats angeordnet sind. Die Leiterbahnen 14 sind insbesondere Bitleitungen, wobei jede Bitleitung mit einer jeweiligen Vielzahl von Kontaktlochfüllungen 11 verbunden ist. In einem herkömmlichen Halbleiterprodukt würden zweite Kontakte in vertikaler Richtung zwischen den Kontaktlochfüllungen 11 und den Leiterbahnen 14 angeordnet sein, wobei diese zusätzlichen Kontakte separate Herstellungsschritte sowie eine exakte Lagejustierung lithografischer Masken für die Bitleitungsätzung in Bezug auf die seitlichen Positionen dieser zusätzlichen zweiten Kontakte erfordern.
Erfindungsgemäß jedoch erstrecken sich die Bitleitungen 14 in die Kontaktlöcher der zweiten dielektrischen Schicht hinein und kontaktieren direkt die Oberseiten der Kontaktlochfüllungen 11 am Boden der Kontaktlöcher 13. Ferner besitzen diejenigen Bereiche der Leiterbahnen, die in die Kontaktlöcher 13 hineinreichen, vorzugsweise dieselbe Breite wie Bereiche der Leiterbahnen 14, die die Kontaktlöcher 13 überqueren.
2 zeigt eine teilweise vergrößerte Ansicht des Halbleiterprodukts aus 1. In 2 sind die aktiven Gebiete 3 und die Wortleitungen 17 nicht dargestellt. Stattdessen zeigt 2 Kontaktlochfüllungen 11, Leiterbahnen 14 und die Kontaktlöcher 13 in der zweiten dielektrischen Schicht (nicht dargestellt). Mit Hilfe der Erfindung wird die Art und Weise des Verbindens der Leiterbahnen 14 mit den Kontaktlochfüllungen 11 verbessert.
Die zweite dielektrische Schicht ist oberhalb des Substrats in einer Höhe angeordnet, die kleiner ist als die Höhe der Leiterbahnen 14, aber größer als die Höhe der Kontaktlochfüllungen 11. Die äußeren Bereiche der Kontaktlochfüllungen 11 sowie die die Kontaktlochfüllungen 11 seitlich umgebenden Bereiche sind mit der zweiten dielektrischen Schicht bedeckt, wie aus den dargestellten Kontaktlöchern 13 der zweiten dielektrischen Schicht hervorgeht, welche andeuten, wo die zweite dielektrische Schicht fehlt.
In dem vergrößerten Ausschnitt in 2 sind eine Kontaktlochfüllung 11 und eine über die Kontaktlochfüllung 11 verlaufende Leiterbahn 14 dargestellt. Außerdem ist eine benachbarte Leiterbahn 14 dargestellt, die in einem seitlichen Abstand neben der Kontaktlochfüllung 11 vorbeiführt, ohne diese zu kontaktieren. Die Leiterbahnen besitzen eine Breite d entlang der ersten seitlichen Richtung x und verlaufen entlang einer zweiten seitlichen Richtung y, die von der ersten Richtung verschieden ist und senkrecht zu ihr verläuft. Das Kontaktloch 13 in der zweiten dielektrischen Schicht besitzt eine Breite D entlang der ersten seitlichen Richtung x, die größer ist als die Breite d der Leiterbahnen 14 entlang der ersten seitlichen Richtung x. Dementsprechend ist nur ein Teil der Breite D des Kontaktlochs 13 mit der Leiterbahn 14 bedeckt. Auf entgegengesetzten Seiten der Leiterbahn 14 ist die Oberseite der Kontaktlochfüllung 11 durch Aussparungen bzw. Aushöhlungen 8 (äußere Bereiche der Kontaktlöcher 13, die bei der Bitleitungsätzung wieder freigelegt wurden) freigelegt. Die über das Kontaktloch 13 führende Leiterbahn 14 weist einen Leiterbahnbereich 15 auf, der in das Kontaktloch 13 hineinreicht und die Oberseite der Kontaktlochfüllung 11 kontaktiert. Dadurch steht die Leiterbahn 14 in direktem Kontakt mit der Kontaktlochfüllung 11. Die Kontaktlochfüllungen sind Interconnect-Strukturen wie in herkömmlichen Halbleiterprodukten. Die Bereiche 24 der Leiterbahnen 14, die in die Kontaktlöcher 13 hineinreichen, erübrigen die Ausbildung separater ”Contact to Interconnect”-Strukturen, die zusätzliche Herstellungsschritte erfordern. Außerdem tritt kein Problem der Lagejustierung lithografischer Masken auf, da infolge der Breite der Aussparungen 8 auf entgegengesetzten Seiten der Leiterbahnen 14 zusätzlicher Spielraum für einen seitlichen Versatz der Leiterbahnen 14 in Bezug auf die Kontaktlöcher 13 entlang der ersten Richtung x geschaffen wird. Solange der Abstand c zwischen der Seitenwand der Leiterbahn, die neben der Kontaktlochfüllung 11 vorbeiführt, und der Seitenwand des Kontaktlochs 13 größer als Null ist, besteht kein Risiko von Kurzschlüssen zwischen der vorbeiführenden Leiterbahn und der Kontaktlochfüllung 11. Dadurch werden Bitleitungs-Bitleitungs-Kurzschlüsse vermieden.
Die 3 bis 11 zeigen Querschnittsansichten eines Halbleiterprodukts während einiger Verfahrensschritte eines erfindungsgemäßen Verfahrens.
Gemäß 3 wird ein Substrat 2 bereitgestellt, welches streifenförmige Grabenisolationsfüllungen 4 (Shallow Trench Isolations; STI) aufweist, die in einem vorgegebenen Abstand voneinander entlang der ersten seitlichen Richtung x vorgesehen sind. Das Substrat weist ferner streifenförmige aktive Gebiete 3 auf, die zwischen den Grabenisolationsfüllungen 4 angeordnet sind. Das Substrat ist ein p-dotiertes oder n-dotiertes Substrat. Die aktiven Gebiete 3 sind dotierte Gebiete, die mit einem Dotierstoff entgegengesetzten Dotierstofftyps als dem des Substrats 2 in der Umgebung der aktiven Gebiete 3 dotiert sind. Die aktiven Gebiete dienen als Source/Drain-Gebiete für nichtflüchtige Speicherzellen, wie etwa NROM-Zellen oder auch Floating Gate-Zellen.
Gemäß 4 wird eine untere Oxidschicht 5 auf die Oberseite des Substrats 2 abgeschieden. Eine Nitridschicht, vorzugsweise eine Siliziumnitridschicht 6, wird auf die untere Oxidschicht abgeschieden. Eine obere Oxidschicht 7 wird auf die Nitridschicht 6 abgeschieden. Die Schichten 5, 6, 7 bilden einen Schichtenstapel, der zur Speicherung elektrischer Ladungen in räumlich gebundener Position innerhalb der Nitridschicht 6 dient. Die Nitridschicht 6 ist eine ladungsspeichernde Schicht, wie sie in NROM-Speicherprodukten (Nitride Read Only Memory) oder in anderen Arten von Flash-Speichern verwendet wird. Die Schichten 5, 6 und 7 bilden einen ONO-Schichtenstapel (Oxide-Nitride-Oxide). Das Material der Schichten 5 und 7 kann Siliziumoxid, ein anderes Oxid oder ein anderes Material als Oxid sein. Gemäß 4 wird eine erste dielektrische Schicht 10 auf die Oberseite der Schicht 7 des Schichtenstapels abgeschieden. Anschließend werden Kontaktlöcher 9 in die erste dielektrische Schicht 10 geätzt. Die Kontaktlöcher 9 können ebenfalls durch die Schichten 7, 6 und 5 hindurch geätzt werden und dadurch bis zur Oberfläche des Halbleitersubstrats 2 reichen. Die Kontaktlöcher 9 in der ersten dielektrischen Schicht dienen zum Ausbilden von Kontaktlochfüllungen, die die aktiven Gebiete 3 kontaktieren. Wie in den 1 und 2 dargestellt, sind die Kontaktlöcher für die Kontaktlochfüllungen 11 so angeordnet, dass jede Kontaktlochfüllung 11 Bereiche zweier jeweiliger streifenförmiger aktiver Gebiete 3 kontaktiert.
Gemäß 5 wird eine erste leitfähige Schicht 11a abgeschieden, wodurch die Kontaktlöcher 9 der ersten dielektrischen Schicht 10 gefüllt werden und die erste dielektrische Schicht 10 bedeckt wird. Die Oberseite des vorläufigen Halbleiterprodukts wird dann geätzt, vorzugsweise durch Planarisieren mit Hilfe von chemisch-mechanischem Polieren, wodurch diejenigen Bereiche der ersten leitfähigen Schicht 11a, die oberhalb der ersten dielektrischen Schicht 10 angeordnet sind, entfernt werden.
Wie in 6 dargestellt, wird durch Planarisieren der ersten leitfähigen Schicht 11a aus 5 eine Vielzahl von Kontaktlochfüllungen 11 in der ersten dielektrischen Schicht 10 ausgebildet, die gegeneinander isoliert sind, wobei jede Kontaktlochfüllung 11 zwei aktive Gebiete 3 kontaktiert. Außerdem wird gemäß 6 eine zweite dielektrische Schicht 12 abgeschieden. Die zweite dielektrische Schicht 12 wird dann geätzt, um Kontaktlöcher 13 in der zweiten dielektrischen Schicht 12 auszubilden, wie in 7 dargestellt.
Gemäß 7 besitzen die Kontaktlöcher 13 in der zweiten dielektrischen Schicht 12 eine Breite D entlang der ersten seitlichen Richtung x, die kleiner ist als die Breite der Kontaktlochfüllungen 11 in der ersten dielektrischen Schicht 10. Jedoch ist die Breite D der Kontaktlöcher 13 in der zweiten dielektrischen Schicht 12 größer als die Breite von Leiterbahnen, die später hergestellt werden. Die Breite D der Kontaktlöcher entlang der ersten seitlichen Richtung x entspricht dem Abstand zwischen zwei gegenüberliegenden Seitenwänden 13a des Materials der zweiten dielektrischen Schicht.
Wie in 7 dargestellt, wird eine zweite leitfähige Schicht 14a abgeschieden, wodurch die Kontaktlöcher 13 der zweiten dielektrischen Schicht 12 gefüllt werden und die Oberseite der zweiten dielektrischen Schicht 2 bedeckt wird.
Gemäß 8 wird die zweite leitfähige Schicht 14 mit Hilfe einer Maske mit streifenförmigen Maskenstrukturen, die auf der Oberseite der zweiten leitfähigen Schicht 14a vorgesehen sind, strukturiert. Die streifenförmigen Maskenstrukturen der Masken besitzen jeweils eine Breite d, die der Breite der auszubildenden Leiterbahnen entspricht. Die seitlichen Positionen der streifenförmigen Maskenstrukturen entlang der ersten seitlichen Richtung sind so gewählt, dass in der Zeichenebene jede zweite auszubildende Leiterbahn eine jeweilige Kontaktlochfüllung 11 in der ersten dielektrischen Schicht 10 kontaktieren wird, wohingegen die übrigen auszubildenden Leiterbahnen zwischen zwei jeweiligen Kontaktlöchern 13 in der zweiten dielektrischen Schicht 12 vorbeiführen. Bei herkömmlichen Verfahren wird die zweite leitfähige Schicht 14a nur bis zur Oberseite 12a der zweiten dielektrischen Schicht zurückgeätzt, da bei herkömmlichen Halbleiterprodukten die Kontaktlöcher 13 mit zusätzlichen ”Contact to Interconnect”-Strukturen gefüllt sind. Außerdem besitzen in herkömmlichen Halbleiterprodukten die Kontaktlöcher 13 die gleiche Breite entlang der ersten seitlichen Richtung x wie die auszubildenden Leiterbahnen. Erfindungsgemäß jedoch ist die Breite der Kontaktlöcher 13 entlang der ersten seitlichen Richtung x größer als die Breite d der auszubildenden Leiterbahnen. Ferner werden die Kontaktlöcher 13 erfindungsgemäß mit leitfähigem Material, das die Leiterbahnen bildet, gefüllt. Dementsprechend wird beim Strukturieren der zweiten leitfähigen Schicht 14a die Ätzung nach dem Freilegen der Oberseite 12a der zweiten dielektrischen Schicht 12 fortgesetzt, um leitfähiges Material der zweiten leitfähigen Schicht 14a, das innerhalb der Kontaktlöcher 13 der zweiten dielektrischen Schicht 12 (9) angeordnet ist, zu entfernen oder zumindest auszuhöhlen.
Gemäß einer ersten Ausführungsform, die in 10A dargestellt ist, wurde die zweite leitfähige Schicht 14a strukturiert, wodurch als Bitleitungen dienende Leiterbahnen 40 auf der zweiten dielektrischen Schicht 12 zurückbleiben. In der Zeichenebene ist jede zweite Leiterbahn in Kontakt mit einer jeweiligen Kontaktlochfüllung 11 und erstreckt sich zu diesem Zweck in das jeweilige Kontaktloch 13 hinein. Insbesondere füllt ein Leiterbahnbereich 15 der jeweiligen Leiterbahn 14 einen Teil des Kontaktlochs 13 und besitzt eine Breite d, die der Breite d der Leiterbahn 14 entspricht; aber kleiner ist als die Breite D des Kontaktlochs 13 entlang der Richtung x, das heißt kleiner als der Abstand zwischen beiden gegenüberliegenden Seitenwänden 13a des Kontaktlochs 13. Auf Grund einer gewissen Dejustierung bzw. eines Versatzes der Maske, die in 8 zum Strukturieren der zweiten leitfähigen Schicht 14a verwendet wurde, können die auf gegenüberliegenden Seiten der Leiterbahn 14 gelegenen Aussparungen 8 eine unterschiedliche Breite in Richtung x besitzen. Solange jedoch der seitliche Versatz der Leiterbahnen 14 kleiner ist als ein kritischer Abstand dc, wie in 2 dargestellt, treten keine Kurzschlüsse zwischen benachbarten Bitleitungen auf (die entstehen würden, wenn zwei benachbarte Bitleitungen beide dieselbe Kontaktlochfüllung 11 mittels des Kontaktlochs 13 kontaktieren würden).
Gemäß der ersten Ausführungsform der Erfindung, die in 10A dargestellt ist, wird das leitfähige Material, das seitlich außerhalb der Breite d der Leiterbahn 14, die das Kontaktloch 13 überquert, angeordnet ist, vollständig entfernt. Dementsprechend ist die Oberseite der Kontaktlochfüllung 11 in Bereichen des Kontaktlochs 13, die seitlich außerhalb der Breite d der Leiterbahn 14 gelegen sind, freigelegt.
Gemäß einer alternativen Ausführungsform, die in 10B dargestellt ist, wird die Strukturierung der zweiten leitfähigen Schicht 14a beendet, nachdem die Oberseite 12a der zweiten dielektrischen Schicht 12 freigelegt ist, aber bevor die Oberseite der Kontaktlochfüllung 11 freigelegt ist. Der in dem Kontaktloch 13 befindliche Leiterbahnbereich 15 wird nur in einem oberen Bereich strukturiert. Anstatt sämtliches leitfähiges Material der zweiten leitfähigen Schicht 14a, das in dem Kontaktloch 13 vorhanden ist, vollständig zu entfernen, wird die zweite leitfähige Schicht 14a nur in einem oberen Bereich der Dicke der zweiten dielektrischen Schicht 12 strukturiert. Dadurch wird ein Leiterbahnbereich 15 ausgebildet, der einen oberen Bereich 24 und einen unteren Bereich 25 aufweist, wobei der obere Bereich 24 die gleiche Breite d wie die Leiterbahn 14, die das Kontaktloch 13 überquert, besitzt. Der untere Bereich 25 des Leiterbahnbereichs 15 besitzt eine Breite D, der Breite D des Kontaktlochs 13 ist entlang der ersten seitlichen Richtung entspricht. Gemäß der in 10B dargestellten Ausführungsform werden Aussparungen gebildet, die eine Höhe von zwischen 10% und 100%, vorzugsweise von zwischen 20% und 90% der Schichtdicke der zweiten dielektrischen Schicht 12 besitzen. Die Tiefe der Aussparungen schafft einen vertikalen Abstand zwischen dem unteren Bereich 25 des Leiterbahnbereichs 15 und denjenigen benachbarten Leiterbahnen 14, die neben der Leiterbahn 14 verlaufen, welche die Kontaktlochfüllung kontaktiert.
Selbst wenn der seitliche Versatz der Bitleitungen gegenüber der Mitte der Kontaktlöcher 13 so groß ist, dass eine der gegenüberliegenden Aussparungen 18 eine fast verschwindende Breite besitzt, besteht keine Gefahr von Kurzschlüssen zwischen dem unteren Bereich 25 des Leiterbahnsbereichs 15, der die Kontaktlochfüllung kontaktiert, und der benachbarten, nahe an der jeweiligen Seitenwand 13a des Kontaktlochs 13 angeordneten Bitleitung 14, da die Tiefe der Aussparungen 18 infolge der fortgesetzten Strukturierung der zweiten leitfähigen Schicht 14a sogar über das Freilegen der Oberseite 12a der zweiten dielektrischen Schicht 12 hinaus, wobei erfindungsgemäß ein vertikaler Abstand in Richtung z senkrecht zur Hauptfläche des Substrats erzeugt wird.
Auch in dem Fall, dass, wie in 10A dargestellt, das leitfähige Material der zweiten leitfähigen Schicht 14a in dem Kontaktloch 13 auf entgegengesetzten Seiten der Leiterbahn (das heißt außerhalb der Breite d der Leiterbahn 14) vollständig entfernt wird, verhindert der vertikale Abstand zwischen der Oberseite der Kontaktlochfüllung 11 und einer benachbarten, nahe an einer Seitenwand 13a des Kontaktlochs 13 angeordneten Leiterbahn 14 eventuelle Kurzschlüsse. In einem herkömmlichen Halbleiterprodukt hingegen würde das Kontaktloch 13 eine Breite haben, die der Breite d der Leiterbahnen entspricht, und das Kontaktloch 13 würde vollständig mit leitfähigem Material zusätzlicher ”Contact to Interconnect”-Strukturen gefüllt sein. Wenn jedoch die seitlichen Positionen der Bitleitungen 14 in seitlicher Richtung x gegenüber den leitfähigen ”Contact to Interconnect”-Strukturen verschoben sind, würde ein hohes Risiko von Kurzschlüssen bestehen, sofern eine benachbarte Leiterbahn nahe an einer Seitenwand einer leitfähigen ”Contact to Interconnect”-Struktur vorbeiführt.
Gemäß der vorliegenden Erfindung erübrigt der Leiterbahnbereich 15, der in das Kontaktloch hineinreicht, die Notwendigkeit, solche ”Contact to Interconnect”-Strukturen mit Hilfe zur sicheren Prozessschritte herzustellen. Stattdessen werden die Leiterbahnen 14 und die Leiterbahnbereiche 15, die in die Aussparungen 13 hineinreichen, durch ein und denselben Ätzschritt hergestellt, wodurch automatisch eine Lagejustierung der Leiterbahnen 14 in Bezug auf den Leiterbahnbereich 15 erreicht wird.
Die Kontaktlochfüllung 11 in der ersten dielektrischen Schicht 10 dient dazu, zwei streifenförmige aktive Gebiete 3 mit der Leiterbahn 14 zu verbinden, die oberhalb der Kontaktlochfüllung 11 in einer zentrierten Position verläuft. Dementsprechend dient die Kontaktlochfüllung 11 vorzugsweise als ”Local Interconnect”-Struktur in einem Flash-Speicherprodukt, das in einem ”Virtual Ground Array” angeordnete Speicherzellen aufweist.
Gemäß 11 wird eine dritte dielektrische Schicht 19 abgeschieden, wodurch sämtliche Aussparungen in den Kontaktlöchern 13 gefüllt und die Leiterbahnen 14 umschlossen werden.
Während die 3 bis 11 Querschnittsansichten von den Kontaktlochfüllungen 11 zeigen, sind die in den 3 bis 11 nicht dargestellten Wortleitungen oberhalb und unterhalb der Zeichenebene angeordnet. Die seitlichen Positionen der Wortleitungen sind in der Draufsicht der 1 dargestellt. Während des Prozessablaufs wird die erste dielektrische Schicht 10 abgeschieden, nachdem die Wortleitungen ausgebildet und mit Spacern umschlossen wurden. Dementsprechend werden, wenn die Kontaktlöcher für die Kontaktlochfüllungen 11 gebildet werden, die Kontaktlöcher selbstjustiert in Bezug auf die Wortleitungen, die in der ersten dielektrischen Schicht 10 vorhanden sind, ausgebildet.
Die Kontaktlochfüllungen 11 können aus Aluminium oder anderen Metallen oder anderen Metalllegierungen oder aus dotiertem Silizium wie etwa Polysilizium gebildet werden. Die erste dielektrische Schicht kann aus BPSG (Borous Phosphorous Silicate Glass) gebildet werden. Die zweite dielektrische Schicht kann aus Siliziumdioxid gebildet werden. Die zweite leitfähige Schicht 14a, die die Leiterbahnen ausbildet, kann Aluminium, Aluminium-Kupfer-Legierungen oder irgendein anderes leitfähiges Material enthalten. Die Dicke der zweiten dielektrischen Schicht (die als Zwischenlagen-Dielektrikum dient) kann zwischen 40 und 100 nm betragen. Die Dicke der zweiten dielektrischen Schicht sollte mindestens 20 nm betragen. Vorzugsweise ist die Breite der Bitleitungen gleich dem Abstand zwischen zwei jeweiligen zueinander benachbarten Bitleitungen.
Bezugszeichenliste

1: Halbleiterprodukt
2: Substrat
3: aktives Gebiet
4: Isolationsgrabenfüllung
5: untere Oxidschicht
6: ladungsspeichernde Schicht
7: obere Oxidschicht
8; 18: Aussparung
9: Kontaktloch (in der ersten dielektrischen Schicht)
10: erste dielektrische Schicht
11: Kontaktlochfüllung
11a: erste leitfähige Schicht
12: zweite dielektrische Schicht
12a: Oberseite
13: Kontaktloch (in der zweiten dielektrischen Schicht)
13a: Seitenwand
14: Leiterbahn
14a: leitfähige Schicht
15: Leiterbahnbereich
16: leitfähiges Material
17: Wortleitung
19: dritte dielektrische Schicht
24: oberer Bereich
25: unterer Bereich
d: Breite (der Leiterbahn 14)
D: Breite (des Kontaktlochs 13)
dc: kritischer Abstand
x: erste seitliche Richtung
y: zweite seitliche Richtung
z: senkrechte Richtung

Claims

Verfahren zur Herstellung eines Halbleiterprodukts, wobei das Verfahren die folgende Reihenfolge von Schritten aufweist: a) Bereitstellen eines Substrats (2), das aktive Gebiete (3) aufweist, b) Abscheiden einer ersten dielektrischen Schicht (10), c) Ätzen von Kontaktlöchern (9) in die erste dielektrische Schicht (10) zum Kontaktieren der aktiven Gebiete (3), d) Abscheiden einer ersten leitfähigen Schicht (11a), wodurch die Kontaktlöcher (9) in der ersten dielektrischen Schicht (10) gefüllt werden, e) Ätzen der ersten leitfähigen Schicht (11a), wodurch eine Vielzahl von Kontaktlochfüllungen (11) in der ersten dielektrischen Schicht (10) gebildet wird, f) Abscheiden einer zweiten dielektrischen Schicht (12), die eine Oberseite (12a) aufweist, g) Ätzen von Kontaktlöchern (13) in die zweite dielektrische Schicht (12), wobei jedes Kontaktloch (13) in der zweiten dielektrischen Schicht (12) einen Bereich einer Oberfläche einer jeweiligen Kontaktlochfüllung (11) der ersten dielektrischen Schicht (10) freilegt und eine Breite (D) entlang einer ersten seitlichen Richtung (x) aufweist, h) Abscheiden einer zweiten leitfähigen Schicht (14a), die die Kontaktlöcher (13) der zweiten dielektrischen Schicht (12) füllt und die zweite dielektrische Schicht (12) bedeckt und i) Strukturieren der zweiten leitfähigen Schicht (14a), wodurch Leiterbahnen (14) ausgebildet werden, wobei jede Leiterbahn (14) eine Vielzahl von Kontaktlöchern (13) der zweiten dielektrischen Schicht (12) überquert und eine Breite (d) entlang der ersten seitlichen Richtung (x) besitzt, die kleiner ist als die Breite (D) der Kontaktlöcher (13) in der zweiten dielektrischen Schicht (12), wobei in Schritt i) leitfähiges Material (16) der zweiten leitfähigen Schicht (14a), das sich in den Kontaktlöchern (13) der zweiten dielektrischen Schicht (12) befindet und das entlang der ersten seitlichen Richtung (x) außerhalb der Breite (d) der jeweiligen Leiterbahn (14), welche das jeweilige Kontaktloch (13) überquert, angeordnet ist, entfernt oder zumindest bis unter die Oberseite (12a) der zweiten dielektrischen Schicht (12) ausgehöhlt wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das leitfähige Material (16), welches sich in den Kontaktlöchern (13) der zweiten dielektrischen Schicht (12) befindet und welches entlang der ersten Richtung (x) außerhalb der Breite (d) der jeweiligen Leiterbahn (14), die das jeweilige Kontaktloch (13) überquert, angeordnet ist, in Schritt i) vollständig entfernt wird.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass in Schritt i) Teile der Oberflächen der Kontaktlochfüllungen (11) der ersten dielektrischen Schicht (10) freigelegt werden, wenn das leitfähige Material (16), das sich in den Kontaktlöchern (13) der zweiten dielektrischen Schicht (12) außerhalb der Breite (d) der Leiterbahnen (14) befindet, entfernt wird.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass in Schritt i) Aussparungen (8) zwischen Seitenwänden (13a) der Kontaktlöcher (13) der zweiten dielektrischen Schicht (12) und Seitenwänden von Leiterbahnbereichen (15) der Leiterbahnen (14), die in den Kontaktlöchern (13) außerhalb der Breite (d) der Leiterbahnen (14) angeordnet sind, gebildet werden, wobei die Aussparungen (8) die in der ersten dielektrischen Schicht (10) befindlichen Kontaktlochfüllungen (11) freilegen.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass in Schritt i) das leitfähige Material (16), das sich in den Kontaktlöchern (12) der zweiten dielektrischen Schicht (12) außerhalb der Breite (d) der jeweiligen Leiterbahn (14) befindet, bis unter die Oberseite (12a) der zweiten dielektrischen Schicht (12) ausgehöhlt wird, wodurch Aussparungen (18) mit einer Tiefe von mehr als 20% der Dicke (t) der zweiten dielektrischen Schicht (12) gebildet werden.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass in Schritt i) in den Kontaktlöchern (13) außerhalb der Breite (d) der jeweiligen Leiterbahn (14), die das jeweilige Kontaktloch (13) überquert, leitfähiges Material (16) beibehalten wird, wobei das beibehaltene leitfähige Material (16) in Richtung (z) senkrecht zur zweiten dielektrischen Schicht (12) entfernt zur Oberseite (12a) der zweiten dielektrischen Schicht (12) angeordnet ist.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Verfahren den weiteren Schritt aufweist: j) Abscheiden einer dritten dielektrischen Schicht (19), wodurch Teile der Kontaktlöcher (13) der zweiten dielektrischen Schicht (12), die außerhalb der Breite (d) der jeweiligen Leiterbahn (14), die das jeweilige Kontaktloch (13) überquert, angeordnet sind, mit einem dielektrischen Material gefüllt werden.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass in Schritt j) Zwischenräume zwischen einander benachbarten Leiterbahnen (14) gefüllt werden.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass in Schritt e) die erste leitfähige Schicht (11a) planarisiert wird, wodurch eine Oberseite der ersten dielektrischen Schicht (10) freigelegt wird.
Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der Schritt g) reaktives Ionenätzen der zweiten dielektrischen Schicht (12) umfasst.
Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass in Schritt a) ein Substrat (2) bereitgestellt wird, das aktive Gebiete (3) aufweist, die streifenförmig ausgebildet sind und entlang einer zweiten seitlichen Richtung (y) verlaufen.
Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass in Schritt a) ein Substrat (2) bereitgestellt wird, das Grabenisolationsfüllungen (4) zwischen den streifenförmigen aktiven Gebieten (3) aufweist.
Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass in Schritt i) Leiterbahnen (14) ausgebildet werden, die entlang der zweiten seitlichen Richtung (y) verlaufen.
Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass in Schritt e) Kontaktlochfüllungen (11) ausgebildet werden, die Teile von zwei jeweiligen streifenförmigen aktiven Gebieten (3) freilegen und jeweils eine Grabenisolationsfüllung (4) überqueren.
Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass in Schritt i) Leiterbahnen (14) ausgebildet werden, die entlang der ersten seitlichen Richtung (x) schmaler sind als die Breite der Kontaktlochfüllungen (11) in der ersten dielektrischen Schicht (10).
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die Breite (D) der Kontaktlöcher (13) der zweiten dielektrischen Schicht (12) entlang der ersten seitlichen Richtung (x) kleiner ist als die Breite der Kontaktlochfüllungen (11) in der ersten dielektrischen Schicht (10).
Verfahren nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass in Schritt a) ein Substrat (2) bereitgestellt wird, das eine ladungsspeichernde Schicht (6) aufweist, die oberhalb der aktiven Gebiete (3) angeordnet ist, und dass der Schritt c) eine lokale Ätzung durch die ladungsspeichernde Schicht (6) beim Ausbilden der Kontaktlöcher (9) umfasst.
Verfahren nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass im Schritt a) ein Substrat (2) bereitgestellt wird, das eine ladungsspeichernde Schicht (6) aufweist, die zwischen einer unteren Oxidschicht (5) und einer oberen Oxidschicht (7) angeordnet ist.
Verfahren nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass die ladungsspeichernde Schicht (6) eine Siliziumnitridschicht ist.
Verfahren nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, dass zwischen den Schritten a) und b) Wortleitungen (17) ausgebildet werden, wobei die Wortleitungen (17) entlang der ersten seitlichen Richtung (x) verlaufen und die aktiven Gebiete (3) überqueren.
Verfahren nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, dass die Kontaktlochfüllungen (11) in der ersten dielektrischen Schicht (10) derart ausgebildet werden, dass jede Kontaktlochfüllung (11) zwei jeweilige streifenförmige aktive Gebiete (3), die voneinander durch eine einzige Isolationsgrabenfüllung (4) getrennt sind, kontaktiert.
Verfahren nach einem der Ansprüche 1 bis 21, dadurch gekennzeichnet, dass die Kontaktlochfüllungen (11) in der ersten dielektrischen Schicht (10) so angeordnet sind, dass zwei jeweilige streifenförmige aktive Gebiete (3), die voneinander durch eine einzige Isolationsgrabenfüllung (4) getrennt sind, gemeinsam durch jede zweite, entlang der zweiten seitlichen Richtung (y) folgende Kontaktlochfüllung (11) kontaktiert werden.
Halbleiterprodukt (1) mit: – einem Substrat (2), das aktive Gebiete (3) aufweist, – einer ersten dielektrischen Schicht (10), die eine Vielzahl von Kontaktlöchern (9), die mit Kontaktlochfüllungen (11) zum Kontaktieren der aktiven Gebiete (3) gefüllt sind, aufweist, – einer zweiten dielektrischen Schicht (12), die eine Oberseite (12a) aufweist, wobei Kontaktlöcher (13) eine Breite (D) entlang der ersten seitlichen Richtung (x) besitzen, in der zweiten dielektrischen Schicht (12) angeordnet sind, und – einer Vielzahl von Leiterbahnen (14), wobei jede Leiterbahn (14) eine Vielzahl von Kontaktlöchern (13) der zweiten dielektrischen Schicht (12) überquert und eine Vielzahl von Kontaktlochfüllungen (11) in der ersten dielektrischen Schicht (10) kontaktiert, wobei die Leiterbahnen (14) entlang einer zweiten seitlichen Richtung (y) verlaufen und entlang der ersten seitlichen Richtung (x) eine Breite (d) besitzen, die kleiner ist als die Breite (D) der Kontaktlöcher (13) in der zweiten dielektrischen Schicht (12), wobei die über die Kontaktlöcher (13) der zweiten dielektrischen Schicht (12) verlaufenden Leiterbahnen (14) Leiterbahnbereiche (15) aufweisen, die in den Kontaktlöchern (13) angeordnet sind und sich bis zu einer jeweiligen Kontaktlochfüllung (11) in der ersten dielektrischen Schicht (10) erstrecken, dadurch gekennzeichnet, dass die in den Kontaktlöchern (13) angeordneten Leiterbahnbereiche (15) entlang der ersten seitlichen Richtung (x) eine Breite (d) besitzen, die der Breite (d) der Leiterbahnen (14) entspricht und kleiner ist als die entlang der ersten seitlichen Richtung (x) gemessene Breite (D) der Kontaktlöcher (13).
Halbleiterprodukt nach Anspruch 23, dadurch gekennzeichnet, dass Aussparungen (8) zwischen Seitenwänden (13a) der Kontaktlöcher (13) der zweiten dielektrischen Schicht (12) und Seitenwänden der Leiterbahnbereiche (15) mit einer dritten dielektrischen Schicht (19), die in die Kontaktlöcher (13) hineinreicht und die Leiterbahnen (14) umgibt, gefüllt sind.
Halbleiterprodukt nach Anspruch 24, dadurch gekennzeichnet, dass die dritte dielektrische Schicht (19) in den Kontaktlöchern (13) im Bereich außerhalb der Breite (x) der Leiterbahnen (14) bis zu den Kontaktlochfüllungen (11) in der ersten dielektrischen Schicht (10) reicht.
Halbleiterprodukt nach einem der Ansprüche 23 bis 25, dadurch gekennzeichnet, dass die Leiterbahnbereiche (15), die in den Kontaktlöchern (13) angeordnet sind, einen oberen Bereich (24) und einen unteren Bereich (25) aufweisen, wobei der obere Bereich (24) eine Breite besitzt, die der Breite (d) der Leiterbahn (14) entspricht, und wobei der untere Bereich (25) eine Breite (D) besitzt, die der Breite (D) des Kontaktlochs (13) entspricht, wobei die unteren Bereiche (25) in Richtung (z) senkrecht zur zweiten dielektrischen Schicht (12) beabstandet zur Oberseite (12a) der zweiten dielektrischen Schicht angeordnet sind.
Halbleiterprodukt nach Anspruch 26, dadurch gekennzeichnet, dass der Abstand zwischen den unteren Bereichen (25) und der Oberseite (12a) der zweiten dielektrischen Schicht (12) in Richtung (z) senkrecht zur zweiten dielektrischen Schicht (12) zwischen 20% und 90% der Dicke der zweiten dielektrischen Schicht (12) beträgt.
Halbleiterprodukt nach Anspruch 26 oder 27, dadurch gekennzeichnet, dass die unteren Bereiche (25) mit einer dritten dielektrischen Schicht (19) bedeckt sind, die sich in die Kontaktlöcher (13) hinein erstreckt und die Leiterbahnen (14) umgibt.
Halbleiterprodukt nach einem der Ansprüche 23 bis 28, dadurch gekennzeichnet, dass die aktiven Gebiete (3) streifenförmig ausgebildet sind und entlang einer zweiten seitlichen Richtung (y) verlaufen.
Halbleiterprodukt nach Anspruch 29, dadurch gekennzeichnet, dass das Substrat (2) streifenförmige Grabenisolationsfüllungen (4) aufweist, die zwischen den streifenförmigen aktiven Gebieten (3) angeordnet sind.
Halbleiterprodukt nach Anspruch 29 oder 30, dadurch gekennzeichnet, dass die Leiterbahnen (14) entlang der zweiten seitlichen Richtung (y) verlaufen.
Halbleiterprodukt nach einem der Ansprüche 23 bis 31, dadurch gekennzeichnet, dass die Leiterbahnen (14) entlang der ersten Richtung (x) an seitlichen Positionen angeordnet sind, die den seitlichen Positionen der Grabenisolationsfüllungen (4) entsprechen.
Halbleiterprodukt nach einem der Ansprüche 30 bis 32, dadurch gekennzeichnet, dass jede Kontaktlochfüllung (11) der ersten dielektrischen Schicht (10) zwei jeweilige streifenförmige aktive Gebiete (3) an dieselbe Leiterbahn (14) kontaktiert.
Halbleiterprodukt nach einem der Ansprüche 30 bis 33, dadurch gekennzeichnet, dass jede Kontaktlochfüllung (11) der ersten dielektrischen Schicht (10) jeweils eine Grabenisolationsfüllung (4) überquert.
Halbleiterprodukt nach einem der Ansprüche 30 bis 34, dadurch gekennzeichnet, dass jede Leiterbahn (14) entlang der ersten seitlichen Richtung (x) in einer zentrierten Position auf den jeweiligen Kontaktlochfüllungen (11), die an die Leiterbahn angeschlossen sind, angeordnet ist.
Halbleiterprodukt nach einem der Ansprüche 23 bis 35, dadurch gekennzeichnet, dass das Halbleiterprodukt (1) eine ladungsspeichernde Schicht (6) aufweist, die oberhalb des Substrats (2) angeordnet ist.
Halbleiterprodukt nach Anspruch 36, dadurch gekennzeichnet, dass die ladungsspeichernde Schicht (6) zwischen einer unteren Oxidschicht (5) und einer oberen Oxidschicht (7) angeordnet ist.
Halbleiterprodukt nach Anspruch 36 oder 37, dadurch gekennzeichnet, dass die ladungsspeichernde Schicht (6) eine Siliziumnitridschicht ist.
Halbleiterprodukt nach einem der Ansprüche 23 bis 38, dadurch gekennzeichnet, dass das Halbleiterprodukt Wortleitungen (17) aufweist, die entlang der ersten seitlichen Richtung (x) verlaufen und die aktiven Gebiete (3) überqueren.
Halbleiterprodukt nach einem der Ansprüche 23 bis 28 oder 30 bis 39, dadurch gekennzeichnet, dass die Kontaktlochfüllungen (11) der ersten dielektrischen Schicht (10) so angeordnet sind, dass zwei jeweilige aktive Gebiete (3), die voneinander durch jeweils eine Grabenisolationsfüllung (4) getrennt sind, gemeinsam an jede zweite, entlang der zweiten seitlichen Richtung (y) folgende Kontaktlochfüllung (11) angeschlossen sind.
Halbleiterprodukt nach einem der Ansprüche 23 bis 40, dadurch gekennzeichnet, dass das Halbleiterprodukt (1) ein Speicherprodukt ist, das eine Vielzahl von nichtflüchtigen Speicherzellen aufweist.