JP2000150667A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2000150667A JP10318694A JP31869498A JP2000150667A JP 2000150667 A JP2000150667 A JP 2000150667A JP 10318694 A JP10318694 A JP 10318694A JP 31869498 A JP31869498 A JP 31869498A JP 2000150667 A JP2000150667 A JP 2000150667A
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Abstract

(57)【要約】 【課題】 低電力で高速動作を小面積を実現しさらにマ
スクを増加することのない半導体回路を提供する。 【解決手段】 多種類の形のコンタクトホールに埋め込
まれた金属層３６，３９を配線として使用し、これを基
板バイアスの配線とし、第一層目の金属配線層１６，１
９を薄くしてこれも基板バイアスの制御用配線として用
い、さらに第二層目の金属配線層１７，１８を銅配線層
として用いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に係
り、特に、低電力で高速動作を実現するのに好適なＣＭ
ＯＳ型の半導体集積回路に好適であって、特にマスク数
を増やさず小面積で実現することのできる半導体集積回
路に関する。
【０００２】
【従来の技術】従来、低電力で高速動作を実現する為に
ＣＭＯＳ回路のＮＭＯＳ及びＰＭＯＳの基板、すなわち
ＰウエルとＮウエルの電位を動作時あるいは待機時に制
御し、しきい値を低電圧動作に最適な値に設定すること
によって低電圧で高速動作を可能にする方式が提案され
ている。例えば1996、アイイーイーイー、インターナシ
ョナル、ソリッドステーツサーキットコンファレンス、
ダイジェストオブテクニカルペーパーズ（1996 IEEE
International Solid-State Circuis Conference,
Digest of Technical papers, ）p.p. 166-167で
示される方式ではＰウエルとＮウエルの電位をそれぞれ
のトランジスタが構成されているウエルのトランジスタ
から離れた場所に電極を取り出し制御している。
【０００３】
【発明が解決しようとする課題】動作中に各トランジス
タから発生する基板電流は、トランジスタを高速動作さ
せる程大きくなる。したがって、集積回路を低速で動作
させるならともかく、高速で動作させる場合には基板電
流の影響でトランジスタの位置での基板電位と電位取り
出し口での基板電位が異なってしまい、最適な基板電位
を与えることができなくなる。
【０００４】仮に各トランジスタからの基板電流を１マ
イクロアンペアと仮定し、同時に１０００個のトランジ
スタが動作するとすると基板電流の合計は１ミリアンペ
アとなる。ウエルの抵抗を１キロオームとすると電位降
下は１Ｖとなる。これらの値は現在の集積回路の実状か
らは極常識的な数字であるが、それでも１Ｖの電位変動
をもたらしてしまう。これにより、しきい値電圧の0.1V
から0.3V程の変動が生じることになる。すなわち、電位
取り出し口近傍のトランジスタと離れているトランジス
タの間にはこれだけのしきい値の差を生ずるので、両者
のトランジスタ間に特性の差が生じてしまう。これで
は、高速動作はとても実現することはできない。
【０００５】一方、基板電位を与える配線を電源及び接
地線と共に配線する方式が知られている。この場合基板
電位を与えるのに配線でしっかり取るので、基板電位が
場所によらず一定となる。しかし、この場合には、両者
の配線を同じ平面上にレイアウトしなければならないた
めに、大きな面積を必要としていた。
【０００６】また、基板電位を拡散層で配線し、電源配
線を金属配線層で配線する方式が、特開平１０−１５４
７５６で開示されているが、拡散層はシリサイドを用い
てもシート抵抗が１０オーム程あり、配線自体の抵抗が
高くなり、その効果に一定の制限があった。
【０００７】本発明が解決しようとする課題は、基板バ
イアスを制御して低電力で高速動作するＣＭＯＳ回路を
小面積でかつ余分なホトマスクを使用する事なく実現し
ようとすることにある。
【０００８】
【課題を解決するための手段】上記課題を達成するため
に、本発明においては、コンタクトホールに埋め込まれ
た金属を配線として使用する。このために、種々の形状
のコンタクトホールを形成する。たとえば、細長い形状
コンタクトホールを形成し離れた位置にある対象物を電
気的に接続する。このことにより、第一層目の金属配線
層を薄くしたり、タングステンのような比較的抵抗の高
い金属を使用しても、必要に応じてコンタクトホールに
埋め込まれた金属で低抵抗化してこれを補えば、ホトマ
スクの増加なく回路の特性劣化を防ぐ事が可能になる。
【０００９】さらに、基板電位のための配線に第一金属
配線層または、上記のコンタクトホールに埋め込まれた
金属を用い、電源又は接地電位の配線に第二の金属配線
層を用い、電源または接地電位の配線が基板電位の為の
金属配線層を覆うごとく配線することにより、セルの面
積の増大を防ぎながら、基板電位を制御できるＣＭＯＳ
回路を形成できる。また、このとき第二層目の金属配線
層に銅などの低抵抗金属を用いることがさらに電源の低
抵抗化をもたらし、高性能化に効果がある。
【００１０】また、上記配線の構成を用いれば、同一チ
ップ上にＤＲＡＭセルを乗せた場合に、膜厚が薄く抵抗
の高いＤＲＡＭのビット線とＣＭＯＳ回路の第一層目配
線を同一にすることが可能になり、ホトマスクの増加な
くＤＲＡＭとＣＭＯＳ回路の高性能化を達成できる。
【００１１】本発明の他の観点を説明すると、基板に形
成されるMISトランジスタと、基板の上に形成される第
１配線層と、第１配線層の上に形成される第２配線層
と、MISトランジスタのソース、ゲート、ドレイン、第
１配線層、および第２配線層のうちの２つを電気的に接
続するコンタクトホールとを有し、基板面上にＸＹ平面
を想定した場合、コンタクトホールによって接続される
トランジスタのソース、ゲート、ドレイン、第１配線
層、または第２配線層の上記ＸＹ平面への射影の形状
が、オーバーラップしない部分を有することを特徴とす
る。
【００１２】また、他の観点では、基板に形成されるMI
Sトランジスタと、基板の上に形成される第１配線層
と、第１配線層の上に形成される第２配線層と、MISト
ランジスタのソース、ゲート、ドレイン、第１配線層、
および第２配線層のうちの２つを電気的に接続するコン
タクトホールとを有し、基板面上にＸＹ平面を想定した
場合、コンタクトホールによって接続されるトランジス
タのソース、ゲート、ドレイン、第１配線層、または第
２配線層の、コンタクトホールとの接触部分の上記ＸＹ
平面への射影の形状が、オーバーラップしない部分を有
することを特徴とする。
【００１３】コンタクトホールに種々の導電体を埋め込
むと、その抵抗を調整することができる。第１配線層お
よび第２配線層は金属配線層にすると低抵抗化すること
ができる。
【００１４】また、基板に形成される拡散層と、基板の
上に形成される中間層と、中間層の上に形成される配線
層と、拡散層と配線層を電気的に接続するために中間層
中に形成されるコンタクトホールとを有し、基板面上に
ＸＹ平面を想定した場合、拡散層とコンタクトホールと
の接触部分のＸＹ平面への射影の形状と、配線層とコン
タクトホールとの接触部分のＸＹ平面への射影の形状と
が、オーバーラップしない部分を有してなることを特徴
とする。
【００１５】また、基板の上に形成される第１配線層
と、第１配線層の上に形成される中間層と、中間層の上
に形成される第２配線層と、第１配線層と第２配線層を
電気的に接続するために中間層中に形成されるコンタク
トホールとを有し、基板面上にＸＹ平面を想定した場
合、第１配線層とコンタクトホールとの接触部分のＸＹ
平面への射影の形状と、第２配線層とコンタクトホール
との接触部分のＸＹ平面への射影の形状とが、オーバー
ラップしない部分を有してなることを特徴とする。
【００１６】また、他の観点では、基板に形成されるMI
Sトランジスタと、基板上に形成される第１金属配線層
と、第１金属配線層上に形成される第２金属配線層とを
有し、MISトランジスタのソース・ドレイン経路に接続
される電源配線の少なくとも一部が上記第２金属配線層
で構成され、MISトランジスタの基板電位を制御する基
板電位配線の少なくとも一部が第１金属配線層で構成さ
れ、電源配線と基板電位配線の少なくとも一部がオーバ
ーラップしていることを特徴とする。
【００１７】また、電源配線と基板電位配線が完全にオ
ーバーラップするようにすると、素子の面積を縮小する
ことができる。電源配線は比較的大電力を流す必要があ
るので、電源配線の幅が、基板電位配線の幅よりも広い
ことが望ましい。同様の理由で、第１金属配線層がタン
グステンを主成分とする金属で構成され、第２金属配線
層が低抵抗の銅を主成分とする金属で構成されることも
望ましい。また、第１金属配線層が第２金属配線層より
も薄いように構成しても良い。また、基板と第１金属配
線層の間の中間層にコンタクトホールを形成し、コンタ
クトホールが基板電位配線の一部を構成する第１金属配
線とオーバーラップするようにし、コンタクトホールも
基板電位配線の一部を構成するようにして、基板電位配
線の抵抗を下げることもできる。この場合、第１金属配
線とコンタクトホールが重なり合うようにすると、素子
面積が縮小できる。
【００１８】他の観点では、基板に形成されるMISトラ
ンジスタと、基板上に形成される第１金属配線層と、基
板と第１金属配線層の間の中間層と、第１金属配線層上
に形成される第２金属配線層とを有し、MISトランジス
タのソース・ドレイン経路に接続される電源配線の少な
くとも一部が第２金属配線層で構成され、MISトランジ
スタの基板電位を制御する基板電位配線の少なくとも一
部が中間層の中に形成されるコンタクトホールの中に形
成された導電体によって構成され、電源配線とコンタク
トホールがオーバーラップしていることを特徴とする。
このとき、電源配線の幅は、コンタクトホールの幅より
も広いこととすることができる。
【００１９】また、本発明の他の観点では、基板に形成
されるMISトランジスタと、基板上に形成される第１金
属配線層と、第１金属配線層上に形成される第２金属配
線層とを有し、MISトランジスタのソース・ドレイン経
路に接続される電源配線の少なくとも一部が第２金属配
線層で構成され、MISトランジスタの基板電位を制御す
る基板電位配線の少なくとも一部が第１金属配線層で構
成され、第１金属配線層がタングステンを主成分として
形成され、第２金属配線層が銅を主成分として形成され
たことを特徴とする。
【００２０】さらに他の観点では、基板に形成されるMI
Sトランジスタと、データを格納するためのメモリセル
と、基板上に形成される第１金属配線層と、第１金属配
線層上に形成される第２金属配線層とを有し、MISトラ
ンジスタのソース・ドレイン経路に接続される電源配線
の少なくとも一部が第２金属配線層で構成され、MISト
ランジスタの基板電位を制御する基板電位配線の少なく
とも一部が第１金属配線層で構成され、メモリセルへの
入力または出力データ信号を伝送するビット線の少なく
とも一部が第１金属配線層で構成されることを特徴とす
る。
【００２１】また、メモリと論理回路を混在させた集積
回路を形成する場合、基板に形成されるMISトランジス
タと、データを格納するためのメモリセルと、タングス
テンを主成分とする第１配線層と、銅を主成分とする第
２配線層と、を有し、MISトランジスタのソース・ドレ
イン経路に接続される電源配線の少なくとも一部が第２
配線層で構成され、MISトランジスタの基板電位を制御
する基板電位配線の少なくとも一部が第１配線層で構成
され、メモリセルへの入力または出力データ信号を伝送
するビット線の少なくとも一部が第１配線層で構成され
ることが望ましい。
【００２２】この場合の他の観点としては、基板に形成
されるMISトランジスタと、データを格納するためのメ
モリセルと、基板上に形成されるタングステンを主成分
とする第１金属配線層と、第１金属配線層上に形成され
る銅を主成分とする第２金属配線層とを有し、MISトラ
ンジスタのソース・ドレイン経路に接続される電源配線
の少なくとも一部が第２金属配線層で構成され、メモリ
セルへの入力または出力データ信号を伝送するビット線
の少なくとも一部が第１金属配線層で構成されることを
特徴とする。
【００２３】ここで、MISトランジスタの基板電位を制
御する基板電位配線の少なくとも一部が第１金属配線層
で構成されてもよい。また、好適な具体例では、メモリ
セルはDRAMセルであり、DRAMセルの容量が第１金属配線
層と第２金属配線層の間に配置されている。さらに具体
的には、基板と第１金属配線層の間にゲート電極層が配
置されている。
【００２４】また、さらに変形例としては、基板、第１
金属配線層、第２金属配線層、およびゲート電極層のう
ち２つを第１接続対象及び第２接続対象として選択し、
これらを接続するコンタクトホールを有し、基板平面上
にＸＹ平面を想定した場合、コンタクトホールと第１接
続対象の接触面のＸＹ平面への射影が、コンタクトホー
ルと第２接続対象の接触面のＸＹ平面への写像と重なら
ない部分を有することを特徴とする。
【００２５】
【発明の実施の形態】以下、本発明の実施例を図をもっ
て説明する。
【００２６】図１は本発明の第１の実施例で、ＣＭＯＳ
の基本回路であるインバータ回路の論理図（Ａ）、回路
図（Ｂ）、レイアウト図（Ｃ）、断面図（Ｄ）を示した
ものである。図１（A）の論理図で、１１は入力端子、
１２は出力端子である。図１（Ｂ）の回路図で、１３は
ＰＭＯＳトランジスタ１４はＮＭＯＳトランジスタ、１
５はダイオード、１６はＰＭＯＳトランジスタの基板の
ための配線、１７は電源配線、１９はＮＭＯＳトランジ
スタの基板の為の配線、１８は接地配線である。
【００２７】図１で示すように本実施例では、トランジ
スタの基板の電位を配線１６及び１９で接続し、この配
線の電位を制御してＭＯＳトランジスタのしきい値電圧
を所望の値にし、低電圧高速動作ができるＣＭＯＳ回路
に関するものである。また、ダイオード１５はエッチン
グなどの集積回路製造過程でＭＯＳトランジスタ１３及
び１４のゲート電極が帯電して酸化膜が破壊されること
を防ぐために挿入されているものである。
【００２８】図１（Ｃ）のレイアウト図では左側の図が
拡散層、ゲート層、コンタクト層、第一層めの配線層を
示している図であり、右側の図がスルーホールと第二層
目の拡散層を示している図であり、図中のＸは原点を表
している。
【００２９】図１中、２６がＮＭＯＳトランジスタ、Ｐ
ＭＯＳトランジスタ共通のゲート電極である。また、３
１はＮウエルであり、その中の２０がＰＭＯＳトランジ
スタを構成するためのＰ型の拡散層である。３５がＮウ
エルの電位を与えるためのＮ型の拡散層であり、この拡
散層の電位は、横長のコンタクトホール３６を介して第
一層目の金属配線１６によって配線されている。さら
に、ＰＭＯＳトランジスタソース電極は縦長のコンタク
トホール２３を介して最終的には第二層目の金属配線に
よる電源配線１７に接続されている。
【００３０】一方、３２はＰウエルであり、その中の２
１がＮＭＯＳトランジスタを構成するためのＮ型の拡散
層である。３４がＰウエルの電位を与えるためのＰ型の
拡散層であり、この拡散層の電位は、横長のコンタクト
ホール３９を介して第一層目の金属配線１９によって配
線されている。さらに、ＮＭＯＳトランジスタのソース
電極は縦長のコンタクトホール２４を介して最終的には
第二層目の金属配線１８によって接続されている。
【００３１】図１（Ｄ）は、図１（Ｃ）の中央部を縦に
切った場合の断面図を示している。３０は半導体基板、
３１がＮウエル、３２がＰウエル、３３は素子分離領域
であり、その他の番号は図１（Ｃ）のレイアウト図と同
じである。
【００３２】図１で示すように、本発明においては、ウ
エル電位を与えるための配線１６及び１９が拡散層３５
及び３４上に配線されている。したがって、これらの配
線の為によけいな面積は必要としない。さらに電源配線
１７と接地配線１８は第二層目の金属配線層によって構
成され、１６及び、１９に重なるように配置されてい
る。
【００３３】ウエル電位を制御しないＣＭＯＳ回路の場
合は、電源とＮウエル、接地線とＰウエルは共通の電位
であるために、両者一本の配線ですんでいた。しかし、
ウエル電位を制御する場合は、それぞれ別電位にする必
要があるため同一配線層で配線すると余分な領域をとる
ことになる。本発明においては、これらの配線を金属層
を二層用いて重ねて配置しているために余分な領域をと
ることはない。したがって、ウエル電位を制御し低電力
高速動作に適したＣＭＯＳ回路を面積の増大なしに実現
できる効果がある。また、ウエル電位の配線上に電位変
動のある信号線ではなく、電位の固定された電源又は接
地配線がくることから、ウエル電位のカップリングによ
る変動を防げる効果もある。
【００３４】図１（Ｃ）に示すように、本実施例におい
ては、第二層目の金属配線層は、入力端子１１と出力端
子１２の取り出し口と電源配線１７と接地配線１８に用
いている。この他に、２６、２７、２８、２９で示すよ
うに、横方向に配線を通すことが可能になる。この場
合、これらの配線を同一チップ上の他の論理ゲート間の
配線に利用することができる効果がある。
【００３５】また、本実施例においては、コンタクトホ
ールは一定の大きさでなく縦長あるいは横長のコンタク
トホールも利用している。近年コンタクトホールは深さ
が深くなってきているが、その為コンタクトホール中に
タングステン等の金属を埋め込んでいる。本実施例はコ
ンタクトホールに金属が埋め込まれることに鑑み、コン
タクトホールを縦長、あるいは横長にすることによっ
て、コンタクトホール自身を配線のように利用して積極
的に利用して、論理ゲートの性能を向上させようとする
ものである。
【００３６】一般にＣＭＯＳ回路においては、トランジ
スタのソースの抵抗が増大することによって、トランジ
スタの電流駆動能力が劣化する。本実施例においては、
２３、２４のようにトランジスタのソース側に縦長のコ
ンタクトホールを配置し、この中に金属を埋め込むこと
によってソース抵抗を低減し、トランジスタの電流駆動
能力を低減できる効果がある。
【００３７】横長のコンタクト３６、３９は、ウエル電
位の配線１６、１９に重ねておくことにより、ウエル電
位の配線１６、１９の配線抵抗を実質的に低減し、ウエ
ルの電位を確実に制御できる効果がある。
【００３８】また、コンタクトホールの中の導電体２６
のみでゲートと拡散層を接続することができる。この場
合、第一層金属層を接続しなくてもゲートと拡散層を接
続できる。
【００３９】一般的にＭＯＳトランジスタのゲート絶縁
膜は非常に薄い。したがって、製造工程中に静電破壊し
てしまうことがある。これを、ゲートと拡散層で作られ
たダイオードを接続することによって防ぐことができ
る。本実施例では、ダイオード１５をＰウエル３２の領
域中に形成し、このダイオードとゲート電極２６を縦長
のコンタクトホール１５に埋め込まれた金属層２５で接
続している。さらに、コンタクトホール２５に第一層金
属配線層を接続しない。このような構造にすることによ
って、ゲートとダイオードを接続するための第１層目の
金属配線層が必要なくなり、この分を他の配線の目的に
使用できる。
【００４０】図２は本発明のコンタクトホールの使用法
について説明したものである。図２（A）は比較のため
の例の断面図、図２（Ｂ）は同レイアウト図、図２
（Ｃ）は本発明の断面図、図２（Ｄ）は本発明のレイア
ウト図である。
【００４１】図２（A）（Ｂ）の場合、例えば、４１の
ゲート電極と２１の拡散層を接続する場合、コンタクト
ホールを介して、４３の第一層目の配線層を用いてい
た。これに対して、本発明においては４６のコンタクト
に埋め込まれた導電体を用いて接続する。このようにす
ることによって、膜厚が第一層目の配線層の膜厚が薄く
シート抵抗が高い場合に、抵抗を大きくすることなくゲ
ート電極と拡散層を接続できる。
【００４２】また、本発明においては２１の拡散層と４
５の第二層目の配線層を接続する場合も抵抗を小さくで
きる。すなわち、従来例では、拡散層２１からコンタク
トホール２個を介して第一層目の配線層４４に接続し、
さらにスルーホールを介して４５に接続する。この場合
にも第一層目の配線層の膜厚が薄い場合には抵抗が大き
くなってしまう。しかしながら、本発明においては、４
７のコンタクトホールに埋め込まれた金属層を配線層の
ように用いて４５に接続している。このようにすること
によって、拡散層２１には、連続的にコンタクトホール
に埋め込まれた厚い金属層に接しているので、拡散層２
１抵抗を実質的に低下させる効果がある。また、絶縁分
離層の上部までコンタクトホールを延在させることによ
って、最終的に４５までの抵抗を下げることが可能にな
る。
【００４３】図３は、本発明の製造工程図を示したもの
である。
【００４４】図（ａ）においては、従来から知られてい
る製造工程でトランジスタが制作されている。ここで、
４１トランジスタのゲート電極。２１は拡散層である。
また、５４は選択エッチングの為の窒化シリコンであ
る。次に（ｂ）では、絶縁膜５２を形成する。このと
き、下地にはゲート電極の段差があるため、この段差の
部分は、絶縁膜をつけても盛り上がることになる。そこ
で（ｃ）では、これを機械化学的研磨法、いわゆるＣＭ
Ｐ法で研磨して平坦化する。つぎに（ｄ）ではコンタク
トホールの穴あけをあけをおこなう。このとき、まず絶
縁膜５２を、５４の窒化シリコンをエッチングストッパ
としてエッチングする。そして、窒化シリコンをエッチ
ングすることにより、シリコン面を露出させる。次に
（ｅ）では、ＣＶＤ法を用いてタングステン等の金属を
堆積する。ＣＶＤでは物体の表面にそって金属が堆積す
る性質があるので、コンタクトホール内もコンタクトホ
ールの側壁にそって金属が堆積し、結果として、コンタ
クトホール内は完全に金属によって埋め込まれることに
なる。
【００４５】また、本発明では、長さの長いコンタクト
ホールも使用することを特徴とするが、この場合も通常
の大きさのコンタクトホールと幅を同じにすることによ
って、側壁に沿って金属が堆積し、結局、長いコンタク
トホールも金属によって埋め込まれることになる。さら
に（ｆ）においては、堆積した金属層を真上からエッチ
ングするエッチバック法を用いることによって、各コン
タクトホールの金属を分離し、コンタクトホール内に金
属が埋め込まれる構造が実現できる。次に（ｇ）では第
一層目の金属層５３を堆積し、（ｈ）でエッチングする
ことによって、第一層目の金属層のパターンを実現でき
る。
【００４６】以上のよううな行程を経ることによって、
コンタクトホールを作る通常の行程により、さまざまな
大きさのコンタクトホールを得ることができ、そこに金
属が埋め込めるので、これを配線のように利用して、集
積回路内の接続に用いて、低抵抗の配線を実現できる効
果がある。
【００４７】図４は本発明の第二の実施例で、ＣＭＯＳ
の基本回路であるインバータ回路の回路図、レイアウト
図、断面図を示したものである。図４Ｄはレイアウト図
の中央部をＹ方向に切った場合の断面図であり、図４Ｅ
はレイアウト図のＮＭＯＳトランジスタの部分をＸ方向
に切った場合の断面図である。
【００４８】本実施例では、ＮＭＯＳの拡散層２１のソ
ース側、ＰＭＯＳの拡散層２０のソース側、Ｐウエル３
２のウエル電極３９、Ｎウエル３１のウエル電極３５の
接続をそれぞれ細長いコンタクトホール２４、２３、３
９、３６により行っている。これにより、それぞれの部
分を低抵抗化することができる。トランスタのソース側
を低抵抗化することは、トランジスタの電流駆動能力を
増加する効果がある。また、ウエルの電極を低抵抗化で
きることは、ウエルの電位を安定にできる効果があるの
で、たとえばラッチアップに対する耐性が向上する他
に、基板バイアスをあたえる場合には、ウエルのノイズ
を小さくできるので、基板バイアスが、ノイズによって
変動することを防ぐ効果がある。
【００４９】また、本実施例では、ドレイン側は通常の
コンタクトと、第一層目の金属配線層を用いている。こ
れは、この第一層目の金属配線層を薄くすることによ
り、ドレイン側の寄生容量を減らせるからである。一般
的には、ＣＭＯＳ回路の速度や低消費電力性はドレイン
側の容量を小さくすることにより向上できる。ドレイン
側の抵抗は問題にならない場合が多い。本実施例では、
これらの傾向を鑑み、ソース側はコンタクトホールに埋
め込まれた導電体を用いて抵抗を減らし、ドレイン側
は、最小の数のコンタクトホールを用い、第一層目の金
属配線層に接続することによって寄生容量を減らすこと
によって動作速度性能の向上のために最適なＣＭＯＳ構
造を与えることが可能になる。
【００５０】図５は本発明の第三の実施例で、ＣＭＯＳ
の基本回路であるインバータ回路の回路図、レイアウト
図、断面図を示したものである。図５Ｄはレイアウト図
の中央部をＹ方向に切った場合の断面図であり、図５Ｅ
はレイアウト図のＮＭＯＳトランジスタの部分をＸ方向
に切った場合の断面図である。
【００５１】本実施例は、本発明の第二の実施例に対
し、ドレイン側も細長いコンタクトホール５５で接続し
た例である。これは、ドレイン側の抵抗が回路特性に大
きな影響を及ぼすような、すなわち、ＭＯＳトランジス
タの非飽和領域を用いるような場合には、本実施例のよ
うなレイアウトを用いることができる。
【００５２】また、本実施例の場合、拡散層の表面のほ
とんどがコンタクトホール内の金属で覆われるので、す
べての拡散層が低くなる。この場合、拡散層をシリコン
よりも抵抗の低いシリコンと金属の化合物であるTiSi2
やCoSi2などのシリサイドで覆うなどして、拡散層のシ
ート抵抗を低くしなくてもよくなる。すなわち、拡散層
にシリサイド化をする必要が生じなくなり、製造工程を
簡略化できる効果がある。
【００５３】図６は本発明の第四の実施例で、ＣＭＯＳ
の基本回路であるインバータ回路の回路図、レイアウト
図、断面図を示したものである。図６Ｄはレイアウト図
の中央部をＹ方向に切った場合の断面図であり、図６Ｅ
はレイアウト図のＮＭＯＳトランジスタの部分をＸ方向
に切った場合の断面図である。
【００５４】図６の実施例は、本発明の第二の実施例に
さらにゲートとダイオード６１を並列に接続したもので
ある。このダイオードは、配線をエッチングして加工す
る際などに、プラズマにさらすことになるが、これによ
り、ゲート電極が高電界にさらされ、ゲート酸化膜が破
壊されることを防ぐために入れられているものである。
本実施例においては、このダイオードをを拡散層４２と
Ｎウエルとの間に形成し、これとゲート電極２６を接続
するために長いコンタクトホールに埋め込まれた導電層
４３を用いている。このようにすることによって、ゲー
トと拡散層を低抵抗で接続できることが可能になるほ
か、ダイオードをゲート電極に隣接して配置できること
から、ダイオードを配置するために必要な面積を低減で
きる効果がある。
【００５５】図７は本発明の第五の実施例で、ＣＭＯＳ
の基本回路であるインバータ回路の回路図、レイアウト
図、断面図を示したものである。図７Ｄはレイアウト図
の中央部をＹ方向に切った場合の断面図であり、図７Ｅ
はレイアウト図のＮＭＯＳトランジスタの部分をＸ方向
に切った場合の断面図である。
【００５６】図７の実施例は、本発明の第四の実施例
で、トランジスタのソース側と、ウエルのコンタクトと
ダイオードの上部に第一層目の金属層をオーバラップさ
せて配置したものである。この場合には、細長いコンタ
クトがもともとあるので、各部を低抵抗化できることに
関して効果に変動はない。しかし寄生容量が若干増加
し、面積も必要になる。本実施例の場合第一層目の金属
層をエッチングすることが容易になる効果がある。
【００５７】図８は本発明の第六の実施例で、ＣＭＯＳ
の基本回路であるインバータ回路の回路図、レイアウト
図、断面図を示したものである。
【００５８】本実施例は、本発明の第１の実施例のよう
に縦長あるいは横長のコンタクトホールを用いない場合
の実施例である。
【００５９】本実施例においては本発明の第二から第五
の実施例のように縦長あるいは横長のコンタクトホール
用いていないのでコンタクトホールに埋め込まれた金属
による抵抗の低減効果はない。しかし、本発明の第一の
実施例と同様にウエル電位の配線１６及び１９の上に電
源配線１７と接地配線１８が配置されており、ウエルの
電位を制御して、低電圧で高速動作できるＣＭＯＳの半
導体集積回路装置でも面積の増加をもたらすことがない
効果がある。
【００６０】図９は本発明の第八の実施例である。本実
施例は、本発明を３重ウエル構造に適用した実施例であ
る。本図において、３０はＰ型基板、３２はＰウエル、
３１はＮウエル、５１は深いＮウエルである。
【００６１】本発明の第七の実施例までは、５１の深い
Ｎウエルがなかった。この場合には、基板がＰ型の場
合、Ｐウエルと電気的に導通してしまう。したがって、
Ｐウエルの電位を制御する方式では基板ごと制御する必
要があった。本実施例の場合には、基板とＰウエルが深
いＮウエルによって電気的に絶縁されているので、Ｐウ
エルを制御しようとする場合でも基板ごと制御する必要
がない。このようなウエル構成の場合でも本発明は問題
なく適用可能である。
【００６２】図１０は本発明の第九の実施例である。本
実施例は、本発明を３重ウエル構造に適用した実施例で
ある。本図において、３０はＰ型基板、３２はＰウエ
ル、３１はＮウエル、５１は深いＮウエルである。
【００６３】本発明の第七の実施例までは、５１の深い
Ｎウエルがなかった。この場合には、基板がＰ型の場
合、Ｐウエルと電気的に導通してしまう。したがって、
Ｐウエルの電位を制御する方式では基板ごと制御する必
要があった。本実施例の場合には、基板とＰウエルが深
いＮウエルによって電気的に絶縁されているので、Ｐウ
エルを制御しようとする場合でも基板ごと制御する必要
がない。このようなウエル構成の場合でも本発明は問題
なく適用可能である。
【００６４】図１１（Ｂ）はセル及びスイッチセルの回
路図と図１１（Ｃ）は配線のレイアウト図、図１１
（Ｄ）はトランジスタのレイアウト図、図１１（Ｅ）は
スイッチセルの断面図である。
【００６５】図１１で１０３はスイッチセル、１０４は
セル、１０１はＰＭＯＳのスイッチトランジスタ、１０
２はＮＭＯＳのスイッチトランジスタである。ＮＭＯＳ
のスイッチトランジスタ１０２のゲートには、信号線Ｃ
ｂｎ、ドレインにはＶｓｓ、ソースにはセル内のＮＭＯ
Ｓの基板すなわちＰウエル電極３９であるＶｂｎが接続
されている。このトランジスタは例えば以下のように動
作する。すなわち、セル内のトランジスタを動作させる
動作状態には、Ｐウエルの電位は接地電位すなわち、Ｖ
ｓｓと同一にしたい。この場合、Ｃｂｎを"H"レベルに
することによって、スイッチＭＯＳ１０２が導通状態に
なり、ＶｂｎとＶｓｓをショートする。一方、待機時に
はしきい値電圧を上げてリーク電流を小さくしたい。こ
の場合には、Ｃｂｎを”Ｌ”レベルにすることによって
ＶｂｎとＶｓｓを分離し、そのうえで、Ｖｂｎを同一チ
ップ上又は外部から制御して負の電圧にして、しきい値
を上昇させることができる。
【００６６】セル内のＰＭＯＳトランジスタとスイッチ
セル内のＰＭＯＳスイッチトランジスタの関係も電圧の
正負の関係を逆にすれば同様である。
【００６７】図１１（Ｃ）のレイアウト図においては、
Ｐウエルの電位を制御する配線３９とＮウエルの電位を
制御する配線３６をそれぞれ横長のコンタクトホールで
配線し、これとオーバラップして電源配線３６と３９を
第二層目の配線層で形成している。このようにすること
によって、面積を増加することなく基板電位を制御する
方式のＣＭＯＳ回路を形成できる。
【００６８】また、このとき、３６と３９の配線に横長
のコンタクトホールを用いることによって、ウエルコン
タクトを低抵抗で配線することができる。
【００６９】また、セル内の電源であるＶｃｃ、Ｖｓｓ
の配線１７、１８も銅などの低抵抗配線材料で構成され
ることにより、電源配線の電位降下を防ぎ、電位降下に
よる性能劣化を押さえることができる。
【００７０】なお、図１１（Ｃ）のレイアウト図でＶｓ
ｓ，Ｖｂｎ、Ｃｂｎ，Ｃｂｐ，Ｖｂｐ，Ｖｃｃの縦方向
に走る配線は、第三層目の配線で構成されており、この
配線も銅などの低抵抗配線材料で配線されることによっ
て、高性能が期待できる。
【００７１】また、本実施例のように、スイッチセルも
縦長のコンタクトホール１１０、１１２を用いてソース
及びドレインの抵抗を下げた構造を実現することが可能
である。
【００７２】図１２はセル及びスイッチセルをＸ方向と
Ｙ方向に並べた場合の回路図とレイアウト図を示したも
のである。
【００７３】図では上からａ列、ｂ列、ｃ列とする。本
実施例の場合、 ｂ列、ｃ列は電源とウエルの関係はＸ
軸を中心に線対象に配置する。すなわち、ｂ列では、Ｐ
ウエルが下でＮウエルが上であるが、ａ列においては、
逆にＮウエルが上でＰウエルがしたである。こうするこ
とによって、ａ列、ｂ列で電源Ｖｃｃ１７とＮウエルの
配線３６を共通に使えることができるようになる。ま
た、ｂ列、ｃ列の関係もａ列、ｂ列の関係と同様で、こ
の場合は、接地配線Ｖｓｓ１８とＰウエルの配線３９を
共通に使える。これらのことにより、面積の低減が実現
できる。また、ウエル配線を横長のコンタクトで低抵抗
化でき、また、電源配線が上下のセルで共通して使用で
きることから太くできることになる。したがって、従来
にくらべて、スイッチセルとスイッチセルの間隔を小さ
くでき、このことが最終的には、チップの面積を小さく
できる効果がある。
【００７４】図１３はＤＲＡＭのセルの回路図と、ＤＲ
ＡＭのセルを図１などで示した回路と組み合わせたとき
の断面図を示した実施例である。
【００７５】本実施例においてＤＲＡＭのセルの回路図
は２ビット分を示したもので、１３０、１３１はワード
線、１３２はビット線、１３４、１３５はＮＭＯＳトラ
ンジスタ、１３３、１３６は容量である。１３４のトラ
ンジスタと１３３の容量で一つのメモリセルをトランジ
スタ１３５と容量１３６で他の容量を形成している。
【００７６】また、断面図において１３７、１３８はゲ
ート電極となるワード線、１４０、１４１はポリシリコ
ン電極１３９はプレート電極である。また、断面図の右
半分はここまで説明してきた論理回路部を示している。
【００７７】断面図において、１３７がワード線１３１
に相当し、ポリシリコン電極１４０とプレート電極１４
２の間の誘電体膜で、容量１３３を形成する。同様に１
３８がワード線１３０に相当し、ポリシリコン電極１４
１とプレート電極１４２の間の誘電体膜で、容量１３６
を形成する。また、ビット線１３２は第一層目の金属配
線層により形成される。
【００７８】ＤＲＡＭセルにおいては、セル内の容量Ｃ
ｓとビット線の容量Ｃｂの比を大きく取る必要がある。
そのため、ビット線の容量は小さいことが必要である。
そのため、ＤＲＡＭのビット線は薄くする必要がある。
【００７９】従来のようにトランジスタの接続を第一層
目の金属配線で行う方式の場合、これを薄くしたばあ
い、論理回路内の抵抗が高くなり、論理回路の性能を落
としてしまう問題があった。しかしながら、本発明のよ
うに、横長又は、縦長のコンタクトホール内に埋め込ま
れた金属層を使えば、一層目の金属層の抵抗が高くなっ
ても問題がなくなる。したがって、本実施例に示したご
とく、ＤＲＡＭのビット線に薄くした第一層目の金属配
線層を用いても、論理回路の性能の低下をもたらすこと
がなくなる。また、材料的にはタングステンなどの高融
点金属で、加工が容易だが抵抗が高い、ＤＲＡＭのビッ
トに好適な材料を用いても論理回路の性能の劣化をもた
らすことはない。
【００８０】一方、本実施例においては、ＤＲＡＭの容
量の上に第二層目の金属配線層１７、１８を配置してい
る。このようにすることによって、ＣＭＰの平坦化技術
を用いて加工をするのに好適な銅などの低抵抗配線を用
いることが可能になる。
【００８１】図１４は本発明を用いた半導体集積回路チ
ップのレイアウト図である。図１４で１４６は入出力イ
ンタフェース領域１４４はＤＲＡＭアレー領域、１４５
は論理回路部１４８は基板バイアス制御部である。
【００８２】図で示したように、本発明は、ＤＲＡＭと
論理回路が同一チップ上に集積されている場合にも適用
できる。論理回路部は図に示すように１０３のスイッチ
セルがある一定の間隔でおかれるが、図１２でも示した
ようにスイッチセルの間隔を小さくでき、その結果チッ
プ面積を小さくできる効果がある。
【００８３】
【発明の効果】以上実施例で示したように、本発明によ
れば、基板バイアスを制御する回路を有する回路におい
て、マスク数との面積を増大させることなく、高性能を
達成できる効果がある。また、さらにDRAMと論理回路を
同一チップに集積する場合に好適である。
【図面の簡単な説明】
【図１】本発明の第一の実施例の構成図。
【図２】従来発明と本発明の比較のための構成図。
【図３】本発明の製造工程断面図。
【図４】本発明の第二の実施例の構成図。
【図５】本発明の第三の実施例の構成図。
【図６】本発明の第四の実施例の構成図。
【図７】本発明の第五の実施例の構成図。
【図８】本発明の第六の実施例の構成図。
【図９】本発明の第七の実施例の構成図。
【図１０】本発明の第八の実施例の構成図。
【図１１】セル及びスイッチセルの配置図。
【図１２】セル及びスイッチセルの配置図。
【図１３】ＤＲＡＭセルの回路図と断面図。
【図１４】チップのレイアウト図。
【符号の説明】
１６ Ｎウエルの配線 １７ 電源配線 １８ 接地配線 １９ Ｐウエルの配線 ２５ 縦長のコンタクトホール及びそこに埋め込まれた
導電体。
フロントページの続き (72)発明者 脇本 治己 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 黒田 謙一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 Ｆターム(参考） 5F038 CD04 CD13 5F048 AA00 AA01 AA09 AB01 AC03 BA01 BE03 BE09 BF01 BF07 BF12 BF17

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】N型ウエル中に形成されるＰＭＯＳトラン
    ジスタと、Ｐ型ウエル中に形成されるＮＭＯＳトランジ
    スタから形成され、上記ＰＭＯＳトランジスタと上記Ｎ
    ＭＯＳトランジスタのゲート及び拡散層と、第一層目の
    金属配線層を結ぶコンタクトホールがあり、上記コンタ
    クトホールには導電体が埋め込まれている半導体集積回
    路であって、上記コンタクトホールの平面形状がすくな
    くとも二種類以上存在することを特徴とする半導体集積
    回路装置。
  2. 【請求項２】上記半導体集積回路装置上にある複数のコ
    ンタクトホールのすくなくとも一辺の長さが同一である
    ことを特徴とする請求項１記載の半導体集積回路装置。
  3. 【請求項３】上記ゲート電極と上記拡散層を接続する少
    なくとも一つのコンタクト手段が、上記コンタクトホー
    ルに埋め込まれた導電層のみによって行われていること
    を特徴とする請求項１記載の半導体集積回路装置。
  4. 【請求項４】すくなくとも上記コンタクトホールに埋め
    込まれた導電層を用いて、上記トランジスタのソース又
    はドレインへの配線を行うことを特徴とする請求項１記
    載の半導体集積回路装置。
  5. 【請求項５】上記トランジスタのソースの拡散層に接続
    されるコンタクトホールの面積が、ドレインの拡散層に
    接続されるコンタクトホールの面積よりも大きいことを
    特徴とする請求項１記載の半導体集積回路装置。
  6. 【請求項６】すくなくとも上記コンタクトホールに埋め
    込まれた導電層を用いて、上記ウエルの配線を行うこと
    を特徴とする請求項１記載の半導体集積回路装置。
  7. 【請求項７】N型ウエル中に形成されるＰＭＯＳトラン
    ジスタと、Ｐ型ウエル中に形成されるＮＭＯＳトランジ
    スタから形成され、少なくとも、第一層目の金属配線層
    と、第二層目の金属配線層とにより配線され、上記ＰＭ
    ＯＳトランジスタと上記ＮＭＯＳトランジスタのゲート
    及び拡散層と、上記第一層目の金属配線層を結ぶコンタ
    クトホールと、上記第一層目の金属配線層と上記第二層
    目の金属配線層を結ぶスルーホールがあり、上記Ｎ型ウ
    エルの電位と上記Ｐ型ウエルの電位がそれぞれ独立に制
    御される半導体集積回路装置であって、上記Ｎ型ウエル
    の電位と上記Ｐ型ウエルの電位をとるための配線が上記
    第一層目の金属配線層または、上記コンタクトホール中
    に形成される導電体、又は上記コンタクトホール中に形
    成される導電体と上記第一の金属配線層により構成さ
    れ、上記電源電位と接地電位が上記第二層目の金属配線
    層により配線されることを特徴とする半導体集積回路装
    置。
  8. 【請求項８】上記トランジスタのチャネル方向と上記Ｎ
    型ウエルの電位と上記Ｐ型ウエルを制御する配線と、上
    記電源電位と接地電位の配線が平行であることを特徴と
    する請求項７記載の半導体集積回路装置。
  9. 【請求項９】上記コンタクトホール中に形成される導電
    体と第一層目の金属配線層がタングステンを主成分とし
    て構成され、上記第二層目の金属配線層が銅を主成分と
    して構成されることを特徴とする請求項７記載の半導体
    記憶装置。
  10. 【請求項１０】上記第一層目の金属配線層が上記第二層
    目の金属配線層よりも薄いことを特徴とする請求項７記
    載の半導体記憶装置。
  11. 【請求項１１】上記半導体集積回路装置がＰ型基板上に
    形成され、上記Ｐ型のウエルが上記Ｐ型基板上に形成さ
    れた深いＮ型のウエル中に形成されていることを特徴と
    する請求項７記載の半導体集積回路装置。
  12. 【請求項１２】さらに１つの容量素子と１つのトランジ
    スタから構成されるメモリセルを用いたダイナミック型
    の半導体記憶装置を同一チップ上に集積する半導体集積
    回路装置において、上記第一層目の金属配線層により上
    記ダイナミック型の半導体記憶装置のビット線を形成す
    ることを特徴とする請求項９記載の半導体集積回路装
    置。
  13. 【請求項１３】上記容量素子が第一層目の金属配線層と
    第二層目の金属配線層の間の高さの範囲内に形成される
    ことを特徴とする請求項１２記載の半導体集積回路装
    置。
  14. 【請求項１４】基板に形成されるMISトランジスタと、 上記基板の上に形成される第１配線層と、 上記第１配線層の上に形成される第２配線層と、 上記MISトランジスタのソース、ゲート、ドレイン、上
    記第１配線層、および上記第２配線層のうちの２つを電
    気的に接続するコンタクトホールとを有し、 上記基板面上にＸＹ平面を想定した場合、上記コンタク
    トホールによって接続される上記トランジスタのソー
    ス、ゲート、ドレイン、第１配線層、または第２配線層
    の上記ＸＹ平面への射影の形状が、オーバーラップしな
    い部分を有することを特徴とする半導体集積回路装置。
  15. 【請求項１５】基板に形成されるMISトランジスタと、 上記基板の上に形成される第１配線層と、 上記第１配線層の上に形成される第２配線層と、 上記MISトランジスタのソース、ゲート、ドレイン、上
    記第１配線層、および上記第２配線層のうちの２つを電
    気的に接続するコンタクトホールとを有し、 上記基板面上にＸＹ平面を想定した場合、上記コンタク
    トホールによって接続される上記トランジスタのソー
    ス、ゲート、ドレイン、第１配線層、または第２配線層
    の、上記コンタクトホールとの接触部分の上記ＸＹ平面
    への射影の形状が、オーバーラップしない部分を有する
    ことを特徴とする半導体集積回路装置。
  16. 【請求項１６】上記コンタクトホールには導電体が埋め
    込まれていることを特徴とする請求項１４または１５記
    載の半導体集積回路装置。
  17. 【請求項１７】上記第１配線層および第２配線層は金属
    配線層であることを特徴とする請求項１４乃至１６のう
    ちのいずれかに記載の半導体集積回路装置。
  18. 【請求項１８】基板に形成される拡散層と、 上記基板の上に形成される中間層と、 上記中間層の上に形成される配線層と、 上記拡散層と配線層を電気的に接続するために上記中間
    層中に形成されるコンタクトホールとを有し、 上記基板面上にＸＹ平面を想定した場合、 上記拡散層とコンタクトホールとの接触部分の上記ＸＹ
    平面への射影の形状と、上記配線層とコンタクトホール
    との接触部分の上記ＸＹ平面への射影の形状とが、オー
    バーラップしない部分を有してなることを特徴とする半
    導体集積回路装置。
  19. 【請求項１９】基板の上に形成される第１配線層と、 上記第１配線層の上に形成される中間層と、 上記中間層の上に形成される第２配線層と、 上記第１配線層と第２配線層を電気的に接続するために
    上記中間層中に形成されるコンタクトホールとを有し、 上記基板面上にＸＹ平面を想定した場合、 上記第１配線層とコンタクトホールとの接触部分の上記
    ＸＹ平面への射影の形状と、上記第２配線層とコンタク
    トホールとの接触部分の上記ＸＹ平面への射影の形状と
    が、オーバーラップしない部分を有してなることを特徴
    とする半導体集積回路装置。
  20. 【請求項２０】上記コンタクトホール中に形成される導
    電体と第一層目の金属配線層がタングステンを主成分と
    する金属で構成され、上記第二層目の金属配線層が銅を
    主成分とする金属で構成されることを特徴とする請求項
    １９記載の半導体集積回路装置。
  21. 【請求項２１】上記第一層目の金属配線層が上記第二層
    目の金属配線層よりも薄いことを特徴とする請求項１９
    または２０記載の半導体集積回路装置。
  22. 【請求項２２】基板に形成されるMISトランジスタと、 上記基板上に形成される第１金属配線層と、 上記第１金属配線層上に形成される第２金属配線層と、 を有し、 上記MISトランジスタのソース・ドレイン経路に接続さ
    れる電源配線の少なくとも一部が上記第２金属配線層で
    構成され、 上記MISトランジスタの基板電位を制御する基板電位配
    線の少なくとも一部が上記第１金属配線層で構成され、 上記電源配線と基板電位配線の少なくとも一部がオーバ
    ーラップしていることを特徴とする半導体集積回路装
    置。
  23. 【請求項２３】上記電源配線と基板電位配線が完全にオ
    ーバーラップしていることを特徴とする請求項２２記載
    の半導体集積回路装置。
  24. 【請求項２４】上記電源配線の幅が、上記基板電位配線
    の幅よりも広いことを特徴とする請求項２２または２３
    記載の半導体集積回路装置。
  25. 【請求項２５】第１金属配線層がタングステンを主成分
    とする金属で構成され、上記第２金属配線層が銅を主成
    分とする金属で構成されることを特徴とする請求項２２
    ないし２４のうちのいずれかに記載の半導体集積回路装
    置。
  26. 【請求項２６】上記第１金属配線層が上記第２金属配線
    層よりも薄いことを特徴とする請求項２２ないし２５の
    うちのいずれかに記載の半導体集積回路装置。
  27. 【請求項２７】上記基板と上記第１金属配線層の間の中
    間層にコンタクトホールを形成し、該コンタクトホール
    が上記基板電位配線の一部を構成する第１金属配線とオ
    ーバーラップしており、該コンタクトホールも上記基板
    電位配線の一部を構成していることを特徴とする請求項
    ２２ないし２６のうちのいずれかに記載の半導体集積回
    路装置。
  28. 【請求項２８】基板に形成されるMISトランジスタと、 上記基板上に形成される第１金属配線層と、 上記基板と第１金属配線層の間の中間層と、 上記第１金属配線層上に形成される第２金属配線層と、 を有し、 上記MISトランジスタのソース・ドレイン経路に接続さ
    れる電源配線の少なくとも一部が上記第２金属配線層で
    構成され、 上記MISトランジスタの基板電位を制御する基板電位配
    線の少なくとも一部が上記中間層の中に形成されるコン
    タクトホールの中に形成された導電体によって構成さ
    れ、 上記電源配線とコンタクトホールがオーバーラップして
    いることを特徴とする半導体集積回路装置。
  29. 【請求項２９】上記電源配線の幅は、上記コンタクトホ
    ールの幅よりも広いことを特徴とする請求項２８記載の
    半導体集積回路装置。
  30. 【請求項３０】基板に形成されるMISトランジスタと、 上記基板上に形成される第１金属配線層と、 上記第１金属配線層上に形成される第２金属配線層と、 を有し、 上記MISトランジスタのソース・ドレイン経路に接続さ
    れる電源配線の少なくとも一部が上記第２金属配線層で
    構成され、 上記MISトランジスタの基板電位を制御する基板電位配
    線の少なくとも一部が上記第１金属配線層で構成され、 上記第１金属配線層がタングステンを主成分として形成
    され、上記第２金属配線層が銅を主成分として形成され
    たことを特徴とする半導体集積回路装置。
  31. 【請求項３１】基板に形成されるMISトランジスタと、 データを格納するためのメモリセルと、 上記基板上に形成される第１金属配線層と、 上記第１金属配線層上に形成される第２金属配線層と、 を有し、 上記MISトランジスタのソース・ドレイン経路に接続さ
    れる電源配線の少なくとも一部が上記第２金属配線層で
    構成され、 上記MISトランジスタの基板電位を制御する基板電位配
    線の少なくとも一部が上記第１金属配線層で構成され、 上記メモリセルへの入力または出力データ信号を伝送す
    るビット線の少なくとも一部が上記第１金属配線層で構
    成されることを特徴とする半導体集積回路装置。
  32. 【請求項３２】基板に形成されるMISトランジスタと、 データを格納するためのメモリセルと、 タングステンを主成分とする第１配線層と、 銅を主成分とする第２配線層と、 を有し、 上記MISトランジスタのソース・ドレイン経路に接続さ
    れる電源配線の少なくとも一部が上記第２配線層で構成
    され、 上記MISトランジスタの基板電位を制御する基板電位配
    線の少なくとも一部が上記第１配線層で構成され、 上記メモリセルへの入力または出力データ信号を伝送す
    るビット線の少なくとも一部が上記第１配線層で構成さ
    れることを特徴とする半導体集積回路装置。
  33. 【請求項３３】基板に形成されるMISトランジスタと、 データを格納するためのメモリセルと、 上記基板上に形成されるタングステンを主成分とする第
    １金属配線層と、 上記第１金属配線層上に形成される銅を主成分とする第
    ２金属配線層と、 を有し、 上記MISトランジスタのソース・ドレイン経路に接続さ
    れる電源配線の少なくとも一部が上記第２金属配線層で
    構成され、 上記メモリセルへの入力または出力データ信号を伝送す
    るビット線の少なくとも一部が上記第１金属配線層で構
    成されることを特徴とする半導体集積回路装置。
  34. 【請求項３４】上記MISトランジスタの基板電位を制御
    する基板電位配線の少なくとも一部が上記第１金属配線
    層で構成されることを特徴とする請求項３３記載の半導
    体集積回路装置。
  35. 【請求項３５】上記メモリセルはDRAMセルであり、該DR
    AMセルの容量が上記第１金属配線層と第２金属配線層の
    間に配置されていることを特徴とする請求項３３または
    ３４記載の半導体集積回路装置。
  36. 【請求項３６】上記基板と第１金属配線層の間にゲート
    電極層が配置されていることを特徴とする請求項３３乃
    至３５のうちのいずれかに記載の半導体集積回路装置。
  37. 【請求項３７】上記基板、第１金属配線層、第２金属配
    線層、およびゲート電極層のうち２つを第１接続対象及
    び第２接続対象として選択し、これらを接続するコンタ
    クトホールを有し、 上記基板平面上にＸＹ平面を想定した場合、 該コンタクトホールと上記第１接続対象の接触面の上記
    ＸＹ平面への射影が、上記コンタクトホールと上記第２
    接続対象の接触面の上記ＸＹ平面への写像と重ならない
    部分を有することを特徴とする請求項３３乃至３６のう
    ちのいずれかに記載の半導体集積回路装置。
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