KR20040000135A - 에스램 제조방법 - Google Patents

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Abstract

본 발명은 에스램 제조방법을 개시한다. 개시된 본 발명의 방법은, 한 쌍의 억세스 소자와 2개의 풀-업 소자 및 2개의 풀-다운 소자로 구성되는 에스램의 소프트 에러 비율(Soft Error Rate) 특성을 개선하기 위한 에스램 제조방법에 있어서, 임의의 접합 영역과 이에 이웃하지 않는 소자의 게이트와 콘택되는 제1 및 제2콘택플러그들을 형성하고, 상기 제1콘택플러그와 제2콘택플러그를 폴리실리콘을 이용해서 국부적으로 연결해주는 것을 특징으로 한다. 본 발명에 따르면, 게이트와 접합 영역간을 연결해주는 저항을 형성해 줌으로써 매우 용이하게 에스램의 SER 특성을 개선할 수 있다.

Description

에스램 제조방법{METHOD OF MANUFACTURING SRAM}
본 발명은 에스램(SRAM) 제조방법에 관한 것으로, 보다 상세하게는, 소프트 에러 비율(soft error rate) 특성을 개선시킬 수 있는 에스램 제조방법에 관한 것이다.
에스램(SRAM ; Static Random Access Memory)은 빠른 스피드와 저전력 및 단순작동으로 구동되는 메모리 소자로서, 디램(DRAM)과는 달리 저장된 정보를 주기적으로 리프레시할 필요가 없을 뿐만 아니라, 설계가 용이한 장점을 갖는다.
이러한 에스램은 셀 선택을 위한 한 쌍의 억세스(access) 소자와, 구동소자로서 기능하는 2개의 풀-다운(pull-down) 소자 및 부하소자로서 기능하는 2개의 풀-업(pull-up) 소자로 구성된다.
한편, 이와 같은 에스램에 있어서, 소프트 에러 비율(Soft Error Rate : 이하, SER) 특성은 에스램의 특성을 결정하는데 중요한 변수이며, 에스램의 SER 특성은 셀 내에서 전하를 충전하는 능력에 의존하고, 상기한 능력은 노드 캐패시턴스 (node capacitance)의 크기에 영향을 받는다. 여기서, 상기 노드 캐패시턴스는 접합 캐패시턴스 및 셀 트랜지스터에서의 게이트 캐패시턴스가 주성분이다.
그러나, 에스램의 SER 특성을 개선시키기 위해서는 노드 캐패시턴스를 증가시켜야 하며, 상기 노드 캐패시턴스를 증가시키기 위해서는 면적을 증가시켜야 하는데, 이 경우에는 셀이 커지고, 또한, 면적에 따라 포집되는 전하도 증가하기 때문에 개선 효과가 크지 못하다.
또한, 에스램의 SER 특성을 개선시킬 수 있는 또 다른 방법으로서 N-타입으로 매몰형 N-웰을 형성해 주는 방법이 있으며, 이러한 방법은 접합에 포집되는 확산 전하를 줄여주는 효과를 얻을 수 있다. 그런데, SER를 일으키는 포집 전하는 확산에 의한 것 보다는 전계에 의해 드리프트되는 퍼널링(funneling) 전하가 주성분이므로, 저전압에서 임계 전하가 작아지는 상황에서 원하는 수준의 효과를 기대하기 어렵다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, SER 특성을 개선시킬 수 있는 에스램 제조방법을 제공함에 그 목적이 있다.
도 1은 접합에 포집되는 전하에 따른 시간대별 전류의 그래프.
도 2는 본 발명에 따른 에스램의 회로도.
도 3은 본 발명의 일실시예에 따른 에스램의 단면도.
도 4는 본 발명의 다른 실시예에 따른 에스램의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 폴리1 레이어
3 : 접합 영역 4 : 질화막
5 : 제1층간절연막 6 : 텅스텐 콘택플러그
6a : 폴리실리콘 콘택플러그 7 : 폴리2 레이어
8 : 제2층간절연막 10 : 저항
상기와 같은 목적을 달성하기 위하여, 본 발명은, 한 쌍의 억세스 소자와 2개의 풀-업 소자 및 2개의 풀-다운 소자로 구성되는 에스램의 SER 특성을 개선하기 위한 에스램 제조방법에 있어서, 임의의 접합 영역과 이에 이웃하지 않는 소자의 게이트와 콘택되는 제1 및 제2콘택플러그들을 형성하고, 상기 제1콘택플러그와 제2콘택플러그를 폴리실리콘을 이용해서 국부적으로 연결해주는 것을 특징으로 하는 에스램 제조방법을 제공한다.
여기서, 본 발명의 방법은 상기 제1 및 제2콘택플러그 모두를 폴리실리콘으로 형성하거나, 또는, 상기 게이트와 콘택되는 제1콘택플러그는 폴리실리콘으로 형성하고 상기 접합 영역과 콘택되는 제2플러그는 텅스텐으로 형성하며, 상기 폴리실리콘 콘택플러그의 형성후에는 저항 제어를 위해 불순물을 이온주입한다.
본 발명에 따르면, 게이트와 접합 영역간을 연결해주는 저항을 형성해 줌으로써 매우 용이하게 에스램의 SER 특성을 개선할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 1은 접합에 포집되는 전하를 퍼널링(funneling) 및 확산에 의한 성분으로 나누어 시간대별 전류로 환산하여 도시한 그래프이다.
도시된 바와 같이, 퍼널링에 의한 포집전류(IF)는 매우 짧은 시간에 발생하였다가 사라지는 반면, 확산에 의한 포집전류(ID)는 긴 시간에 걸쳐 발생하고 그 크기가 작다.
따라서, 본 발명은 셀 내의 전하를 퍼너링 발생 시간 동안에 일부 보존할 수 있도록 셀의 노드 연결 라인의 일부에 고저항을 설치하여 SER 특성을 개선시킨다.
자세하게, 도 2 및 도 3은 본 발명의 일실시예에 따른 에스램의 회로도 및 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2에 도시된 바와 같이, 본 발명의 에스램은 종래와 마찬가지로 한 쌍의 억세스 소자와 두 개의 풀-다운 소자 및 두 개의 풀-업 소자로 구성되며, 특히, 게이트와 N+ 접합 영역 및 게이트와 P+ 접합 영역 사이에 각각 저항(10)이 삽입된다.
이와 같은 저항(10)을 삽입시키기 위해, 본 발명은 전형적인 에스램 제조 공정과 동일하게 제1금속배선까지 형성한 후, 국부 연결배선(Local Interconnection)을 N+ 접합 영역 및 P+ 접합 영역과 폴리1 레이어를 동시에 연결하지 않고, N+ 접합 영역과 폴리1 레이어, 그리고, P+ 접합 영역과 폴리1 레이어를 연결하도록 형성한다.
즉, 도 3에 도시된 바와 같이, 본 발명은 제1층간절연막(5)에 게이트 물질인폴리1 레이어(2) 및 N+ 또는 P+의 접합 영역(3)과 각각 콘택되는 텅스텐 콘택플러그들(6)을 형성한 후, 상기 제1층간절연막(5) 상에 폴리1 레이어(2)와 접합(3)을 연결하도록 폴리2 레이어(7)를 형성하며, 이를 통해, 게이트와 접합 영역간을 연결하는 저항을 형성해준다. 도 3에서, 미설명된 도면부호 1은 반도체 기판, 4는 질화막, 그리고, 8은 실리콘 과도 산화막(Silicon Rich Oxide)으로 이루어진 제2층간절연막을 각각 나타낸다.
도 4는 본 발명의 다른 실시예에 따른 에스램을 도시한 단면도로서, 이 실시예에서는 폴리1 레이어(2)와 콘택되는 콘택플러그(6a)를 텅스텐이 아닌 폴리실리콘으로 형성해준다.
이를 위해, 이 실시예에서는 제1층간절연막(5)의 형성후에 폴리1 콘택만을 형성하고, 이어, 폴리실리콘의 증착 및 CMP를 통해 폴리실리콘 콘택플러그(6a)를 형성한다. 그런다음, 메탈1 콘택을 형성하고, 이어서, 상기 메탈1 콘택 내에 텅스텐을 매립시켜 텅스텐 콘택플러그(6)를 형성한다. 여기서, 상기 폴리실리콘 콘택플러그(6a)의 형성후에는 저항의 제어를 위해 불순물을 이온주입해준다.
이후, 도시하지는 않았으나, 공지의 다마신(Damascene) 공정에 따라 메탈1 레이어를 형성하고, 이와 동시에, 접합(3)과 폴리1 레이어(2)간을 연결하는 저항을 형성해준다.
이 실시예에 따르면, 메탈 공정을 진행하기 전에 폴리 공정을 진행함으로써 메탈 공정장비와 폴리 공정장비의 혼용이 필요치 않으며, 특히, 메탈2 레이어의 형성시에 평탄화 측면에서 잇점을 갖는다.
이상에서와 같이, 본 발명은 게이트 전극과 접합간을 연결하는 저항을 추가 설치해 줌으로써, SER 특성을 매우 용이하게 개선시킬 수 있다.
또한, 본 발명은 SER 특성의 개선을 위해 복잡한 캡 공정 대신에 저항 공정을 적용함으로써 공정 단순화를 얻을 수 있고, 특히, 디자인 룰(design rule)의 축소에 따른 셀 노드 캡의 감소에 의해 발생되는 문제들을 용이하게 해결할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 한 쌍의 억세스 소자와 2개의 풀-업 소자 및 2개의 풀-다운 소자로 구성되는 에스램의 소프트 에러 비율(Soft Error Rate) 특성을 개선하기 위한 에스램 제조방법에 있어서,
    임의의 접합 영역과 이에 이웃하지 않는 소자의 게이트와 콘택되는 제1 및 제2콘택플러그들을 형성하고, 상기 제1콘택플러그와 제2콘택플러그를 폴리실리콘을 이용해서 국부적으로 연결해주는 것을 특징으로 하는 에스램 제조방법.
  2. 제 1 항에 있어서, 상기 제1 및 제2콘택플러그는 모두 폴리실리콘으로 형성하는 것을 특징으로 하는 에스램 제조방법.
  3. 제 1 항에 있어서, 상기 게이트와 콘택되는 제1콘택플러그는 폴리실리콘으로 형성하고, 상기 접합 영역과 콘택되는 제2플러그는 텅스텐으로 형성하는 것을 특징으로 하는 에스램 제조방법.
  4. 제 3 항에 있어서, 상기 제1콘택플러그의 형성 후, 저항 제어를 위해 불순물을 이온주입하는 것을 특징으로 하는 에스램 제조방법.
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