KR0151010B1 - 스태틱 랜덤 억세스 메모리 소자 및 제조방법 - Google Patents
스태틱 랜덤 억세스 메모리 소자 및 제조방법Info
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Abstract
SRAM 셀 및 그 제조방법이 개시되어 있다. 박막트랜지스터의 게이트, 상기 게이트 하부에 형성된 평탄화층, 및 상기 평탄화층과 박막트랜지스터 게이트 사이에 상기 평탄화층보다 에치비가 작은 절연층을 구비하는 것을 특징으로 하는 SRAM 셀을 제공한다.
본 발명에 의하면 BPSG층과 박막트랜지스터 게이트층 사이에 물질층을 개재함으로써, 박막트랜지스터 게이트 에지 영역에서 안정된 전기적 동작특성을 확보할 수 있으며, BPSG 층으로부터 박막트랜지스터 채널영역으로의 확산을 방지할 수 있다.
Description
제1도는 종래 일반적으로 사용되는 보텀 게이트형 박막트랜지스터의 개략적 단면도.
제2a도 및 제2b는 종래 기술의 문제점인 게이트 에지부분의 언더컷을 촬영한 SEM사진.
제3a도 및 제3b는 종래와 SRAM 셀의 구조와 본 발명에 의한 SRAM 셀의 구조를 비교한 단면도.
제4a도 내지 제4e도는 본 발명의 방법에 의한 SRAM 셀 제조방법을 설명하기 위한 공정 단면도.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 부하소자로서 박막트랜지스터(Thin Film Transistor)를 사용하는 스태틱 랜덤 억세스 메모리(Static Random Access Memory : 이하 SRAM)장치에서 TFT 구성시 평탄화를 목적으로 BPSG 막상에 박막트랜지스터를 형성하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치로서 SRAM은 DRAM(Dynamic Random Access Memory)에 비하여 메모리 용량에서는 떨어지지만 고속이고 사용하기 쉽기 때문에 중,소용량 메모리 분야에서 널리 사용되고 있다.
SRAM의 메모리 셀은 2개의 전송트랜지스터, 2개의 구동트랜지스터, 및 2개의 부하소자로 이루어지는 2개의 플립플롭(Flip Flop)회로로 구성되어 있으며, 기억정보는 플립플롭의 입,출력단자간의 전압차, 즉 실제로는 노드(Node)있어서의 부유용량에 축적된 전하로써 보존된다. 이 전하는 일정전원(Vcc)으로부터 부하소자인 부하 MOS트랜지스터 또는 부하 저항을 통하여 항상 보충되고 있으므로, DRAM에서처럼 리프레쉬(refresh)기능은 불필요하게 된다.
한편 SRAM의 메모리 셀은 셀을 구성하는 부하소자로서 디플리션(depletion)형 NMOS 트랜지스터를 사용하는 경우도 있지만 그 소비전력이 매우 크기 때문에 오늘날 거의 사용되지 않으며, 대신에 소비전력이 낮고 제작이 간편한 고저항의 다결정실리콘을 사용하는 것이 주류를 이루어 왔다. 그러나 메모리 용량이 더욱 증가되고, 요구되는 저항값이 점점 높아짐에 따라 메모리 셀에서 부하소자를 통해 공급되는 전류(load current)와 셀의 노드(node)에서 누설 전류(leakage current)와의 차이가 줄어들어 메모리 장치에 제조수율을 떨어뜨리는 요인이 되는바, 이러한 문제를 해결하고자 한 것이 PMOS 박막트랜지스터를 부하소자로 사용하는 CMOS형 SRAM이다.
한편, 박막 트랜지스터 구성방법은 게이트가 채널의 상부에 위치하도록 형성되는 톱 게이트형(Top Gate Type)과 게이트가 채널의 하부에 위치하도록 형성되는 보텀 게이트형(Bottom Gate Type)으로 나눌수 있다. 톱 게이트형의 박막트랜지스터는 셀 사이즈의 감소 및 제조공정의 한계에 의한 제약이 따르기 때문에 일반적으로 비교적 구현이 용이한 보텀 게이트형의 박막트랜지스터가 사용된다.
제1도는 종래 일반적으로 사용되는 보텀 게이트형 박막트랜지스터의 개략적 단면도를 도시한 것이다.
도면부호 10은 반도체 기판 , 12는 필드산화막, 14 및 14'는 전송 및 구동트랜지스터의 게이트, 16 및 16'는 워드라인 및 접지선(Vss), 18은 층간절연을 위한 절연층, 20은 평탄화를 목적으로 형성된 BPSG층, 22는 박막트랜지스터의 게이트, 24는 박막트랜지스터 게이트 유전막, 26은 박막트랜지스터의 채널, 28은 절연층, 30은 BPSG층, 32는 비트라인을 각각 나타낸다.
그러나, 상기 구조에 의한 박막트랜지스터에서는 다음과 같은 문제점들이 발생할 수 있다.
첫째, 박막트랜지스터 게이트(22)를 패터닝한 후, 포토레지스트층 제거시 습식식각용 에쳔트(etchant), 예컨대 H2SO4, HF등에 의해 하부 BPSG층(20)이 식각되어 박막트랜지스터 게이트 에지부분에 언더컷(undercut)이 발생한다. (제2a도의 SEM 사진 참조)
이러한 게이트 에지부분의 언더컷은 에지 영역에서 게이트 유전막의 이상 적층을 유발하여 박막트랜지스터의 전기적 특성을 열화시키며, 박막트랜지스터 채널 패턴 형성시 언더컷 발생 영역에 폴리 스트링거(stringer)가 남는 문제가 생긴다. (제2b도의 SEM 사진 참조)
둘째, 박막트랜지스터 오프셋 영역에서 하지층인 BPSG층(20) 내에 분포한 불순물, 예컨대 붕소(B)성분이 박막트랜지스터 게이트 유전막(24) 내로 확산되고(out diffusion), 더 나아가서 박막트랜지스터 오프셋 영역의 채널 내로 침투함으로써, 전자의 트래핑(trapping)이 증가하고, 문턱전압(threshole voltage) VT가 쉬프트되며, 홀의 이동도(mobility)가 감소하여 박막트랜지스터의 전류 구동능력이 떨어지는 문제점이 발생된다.
더욱이 대형화, 고집적화가 진행되면서 16Mb 이상의 차세대 SRAM에서는 소비전력 감소를 위해 3V 또는 그 이하로의 동작전원의 감소가 필연적이며, 이에 따라 안정된 동작 특성 확보 및 박막트랜지스터 온-상태 구동능력 향상을 위해 박막트랜지스터 게이트 유전막의 두께를 감소시키고 있는 추세이다. 그러나, 상기한 구조에서와 같이 박막트랜지스터 게이트 에지 부분에 언더컷이 발생하는 경우, 고집적화됨에 따라 박막트랜지스터 게이트 영역에서 전기적 스트레스(stress)는 더욱 가중되고, 또한 오프셋 영역에서는 붕소(B)가 박막트랜지스터 채널영역으로 더욱 많이 침투하게 되어 박막트랜지스터의 특성 열화가 더욱 증가할 것으로 예상된다.
제2a도 및 제2b도는 종래 기술의 문제점인 게이트 에지부분의 언더컷 및 스트링거를 촬영한 SEM 사진이다.
제2a도는 박막트랜지스터 게이트 패터닝 후 포토레지스트를 제거한 다음 촬영한 SEM 사진으로, 박막트랜지스터 게이트 하부에 발생한 언더컷을 발견할 수 있다.
제2b도는 박막트랜지스터 형성 후 촬영한 SEM 사진으로, 언더컷 발생 영역에서 스트링거를 발견할 수 있다.
따라서, 본 발명의 목적은 상기 문제점을 극복하여 박막트랜지스터 에지 영역에서 안정된 동작특성을 확보하고, 동시에 박막트랜지스터 채널영역으로 불순물의 확산을 방지할 수 있는 SRAM 셀을 제공하는 것이다.
본 발명의 다른 목적은 상기 SRAM 셀 제조에 적합한 제조방법을 제공하는 것이다.
상기 목적을 달성하지 위하여 본 발명은, 박막트랜지스터의 게이트, 상기 게이트 하부에 형성된 평탄화층, 및 상기 평탄화층과 박막트랜지스터 게이트 사이에 상기 평탄화층보다 에치비가 작은 절연층을 구비하는 것을 특징으로 하는 SRAM 셀을 제공한다.
상기 절연층은 상기 평탄화층보다 습식 에쳔트에 의한 에치비(etch rate)가 작은 물질로 형성되고, HTO, SiON, SiON의 군에서 선택된 어느하나로 형성된 것이 바람직하다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 평탄화층을 형성하는 단계, 상기 평탄화층 상부에 상기 평탄화층보다 에치비가 작은 절연층을 형성하는 단계, 절연층이 형성되어 있는 상기 결과물 전면에 제1 도전층을 형성한 다음, 이를 패터닝하여 박막트랜지스터의 게이트를 형성하는 단계, 박막트랜지스터의 게이트가 형성된 상기 결과물 전면에 게이트 유전막을 형성하는 단계, 및 상기 결과물 전면에 제2 도전층을 증착하고, 이를 패터닝하여 박막트랜지스터의 채널을 형성하는 단계를 구비하는 것을 특징으로 하는 특징으로 하는 SRAM 셀 제조방법을 제공한다.
따라서, 본 발명에 의하면 BPSG층과 박막트랜지스터 게이트층 사이에 물질층을 개재함으로써, 박막트랜지스터 게이트 에지 영역에서 안정된 전기적 동작특성을 확보할 수 있으며, BPSG 층으로부터 박막트랜지스터 채널영역으로의 확산을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제3a도 및 제3b도는 종래의 SRAM셀의 구조와 본 발명에 의한 SRAM셀의 구조를 비교하여 간략히 도시한 것이다.
계속해서 소개되는 도면들, 제3a도 내지 제4e도에 있어서 제1도에서 참조한 참조부호와 동일한 도면부호는 동일부분을 나타낸다.
제3b도는 본 발명의 방법에 의해 제조된 SRAM셀 일부를 간략히 도시한 단면도로서, 참조부호 10은 반도체 기판, 20은 층간 절연층을 목적으로 하여 형성된 BPSG층, 21은 예컨대 절연물로 형성된 절연층, 22는 박막트랜지스터의 게이트, 24는 박막트랜지스터 게이트 유전막, 26은 박막트랜지스터의 채널을 나타낸다. 종래의 구조(제3,4도 참조)와는 달리 절연물로 형성된 절연층(21)이 BPSG(20)과 박막트랜지스터 게이트(22) 사이에 형성되어 있다.
상기 절연층(21)을 형성하는 데에는 HTO등의 고온산화물이나, SiN, SiON등과 같은 실리콘질화물이 사용될 수 있으며, 이들은 모두 상기 BPSG층보다 에치비(etch rate)가 작아 습식 에쳔트에 의한 소모가 적다.
즉, 에치비가 적은 상기 절연층(21)에 의해 종래 BPSG층(20)의 식각에 의한 박막트랜지스터 게이트 언더컷 발생이 방지될 수 있다.
또한, 박막트랜지스터 게이트와 게이트 사이의 오프셋 영역에서 발생되던 불순물의 확산도 상기 절연층(21)에 의해 방지될 수 있다.
제4a도 내지 제4e도는 본 발명의 방법에 의한 SRAM 셀 제조방법을 설명하기 위한 공정 단면도이다.
제4a도를 참조하면, 반도체 기판(10) 상에 BPSG층(20)을 적층한 다음, 플로우(flow)시킨다. 상기 BPSG층은 하부에 형성된 층, 예컨대 필드산화막, 워드라인 등에 의한 단차 감소 및 평탄화를 목적으로 형성된다.
제4b도를 참조하면, 상기 BPSG층(20) 상에, 예컨대 절연물로 형성된 절연층(21)을 형성한다.
여기서, 상기 절연층(21)은 상기 BPSG층(20)보다 에치비(etch rate)가 작은 절연물, 예컨대 HTO와 같은 고온산화물, SiN, SiON등과 같은 실리콘질화물로 형성하는 것이 바람직하다.
제4c도를 참조하면, 절연층(21)이 형성된 상기 기판 전면에 도전층을 형성한 다음, 이를 패터닝하여 박막트랜지스터 게이트(22)를 형성한다.
여기서, 상기 도전층은 다결정 실리콘에 제1 도전형의 불순물, 예컨대 비소(As)나 인(P)등과 같은 N 형의 불순물을 도우프하여 형성하거나, 상기 N형의 불순물이 도우프된 다결정 실리콘을 사용하여 형성할 수 있다.
제4d도를 참조하면, 박막트랜지스터 게이트(22)가 형성된 상기 결과물 전면에, 예컨대 고온산화물을 증착하여 박막트랜지스터 게이트 유전막(24)을 형성한다.
제4e도를 참조하면, 박막트랜지스터 게이트 유전막(24)이 형성된 상기 기판 전면에, 예컨대 불순물이 도우프되지 않은 아몰퍼스 실리콘(Amorphous Silicon), 혹은 다결정 실리콘(Polysilicon)을 증착하여 제1 도전층을 형성하고, 이를 패터닝하여 박막트랜지스터의 채널(26)를 형성한 다음, 제2 도전형의 불순물, 예컨대 붕소(B), 혹은 BF2와 같은 P형의 불순물을 이온주입하여 상기 채널의 제1 및 제2 영역에 박막트랜지스터의 소오스 및 드레인을 형성한다.
본 발명의 상기 구조 및 제조방법에 의하여 종래의 구조에 비해 다음과 같은 효과가 있다.
첫째, 박막트랜지스터 게이트 패터닝시 포토레지스트 및 폴리머 제거를 위해 사용되는 습식식각 에쳔트, 예컨대 H2SO4, HF 등에 의해 박막트랜지스터 게이트 에지 부분에 BPSG층의 식각에 의해 종래에 발생되던 언더컷이 본 발명에 의한 구조에서는 발생되지 않는다.
이와 같은 효과는 16Mb 이상의 고집적 SRAM 장치에서 더욱 효과적이다. 예를 들어 종래의 구조에서 박막트랜지스터 게이트 유전막의 두께가 500Å 이상인 경우에는 박막트랜지스터 게이트 에지 부분에 언더컷이 발생하더라도, 언더컷 부위가 박막트랜지스터 게이트 유전막으로 채워지면서 증착되므로 큰 문제가 되지 않았다. 그러나, 박막트랜지스터 게이트 유전막의 두께가 100-400Å으로 얇은 경우에는, 언더컷이 채워지지 못하고 박막트랜지스터 게이트 일부 에지 영역에서 박막트랜지스터 유전막이 얇아지거나, 또는 박막트랜지스터 게이트 채널의 패터닝시 박막트랜지스터 게이트 에지 영역의 언더컷 부위에서 박막트랜지스터 채널인 폴리실리콘이 스트링거로 남게 되어 박막트랜지스터의 동작특성을 열화시킨다.
따라서, 본 발명의 구조에서와 같이 박막트랜지스터 게이트 및 BPSG층 사이에 BPSG층보다 습식 에쳔트에 의한 에치비가 적은 절연물로 된 물질층을 형성함으로써 박막트랜지스터 게이트 에지 영역에서 습식식각에 의한 언더컷이 발생하지 않기 때문에, 박막트랜지스터 게이트 유전막의 두께를 100∼400Å 정도로 얇게 구현할 수 있으므로 박막트랜지스터 온 전류를 증가시킬수 있다.
둘째, 박막트랜지스터 오프셋 영역에서 하지층인 BPSG층 내에 분포한 불순물, 예컨대 붕소(B)성분이 박막트랜지스터 게이트 유전막을 통과하여 박막트랜지스터 채널 내로 확산되던(out diffusion)현상이 본 발명의 구조 즉, 박막트랜지스터 게이트 및 BPSG층 사이에 절연물로 된 물질층을 형성한 구조에 의하면 발생되지 않는다. 이와 같은 확산 현상은 박막트랜지스터 게이트 유전막 내에서 전자의 트래핑을 증가시키고, 박막트랜지스터 오프상태에서 오프 전류를 증가시키며 동시에 온 전류를 감소시켜 박막트랜지스터의 동작특성을 저하시키는 문제점이 있었다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.
Claims (4)
- 박막트랜지스터의 게이트 ; 상기 게이트 하부에 형성된 평탄화층 ; 및 상기 평탄화층과 박막트랜지스터 게이트 사이에 상기 평탄화층보다 에치비가 작은 절연층을 구비하는 것을 특징으로 하는 SRAM 셀.
- 제1항에 있어서, 상기 절연층은 상기 평탄화층보다 습식 에쳔트에 의한 에치비(etch rate)가 작은 물질로 형성된 것을 특징으로 하는 SRAM 셀.
- 제2항에 있어서, 상기 절연층은 HTO, SiN, SiON의 군에서 선택된 어느하나로 형성된 것을 특징으로 하는 SRAM 셀.
- 반도체 기판 상에 평탄화층을 형성하는 단계; 상기 평탄화층 상부에 상기 평탄화층보다 에치비가 작은 절연층을 형성하는 단계; 절연층이 형성되어 있는 상기 결과물 전면에 제1 도전층을 형성한 다음, 이를 패터닝하여 박막트랜지스터의 게이트를 형성하는 단계; 박막트랜지스터의 게이트가 형성된 상기 결과물 전면에 게이트 유전막을 형성하는 단계; 및 상기 결과물 전면에 제2 도전층을 증착하고, 이를 패터닝하여 박막트랜지스터의 채널을 형성하는 단계를 구비하는 것을 특징으로 하는 SRAM 셀 제조방법.
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| KR960019742A (ko) | 1996-06-17 |
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