KR101179265B1 - 반도체 소자의 스토리지노드 전극 형성방법 - Google Patents

반도체 소자의 스토리지노드 전극 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 스토리지노드 전극 형성방법은, 컨택플러그가 형성된 층간절연막 상에 식각정지막을 형성하는 단계; 식각정지막 상에 제1 HDP 산화막을 형성하는 1차 고밀도 플라즈마 공정을 진행하는 단계; 제1 HDP 산화막 상에 제1 HDP 산화막보다 식각 속도가 느린 제2 HDP 산화막을 형성하는 2차 고밀도 플라즈마 공정을 진행하는 단계; 제2 HDP 산화막 위에 지지막을 형성하는 단계; 지지막 상에 제3 HDP 산화막을 형성하는 3차 고밀도 플라즈마 공정을 진행하는 단계; 제3 HDP 산화막 내지 제1 HDP 산화막을 패터닝하여 컨택플러그를 노출시키는 스토리지노드 컨택홀을 형성하는 단계; 스토리지노드 컨택홀의 노출면에 스토리지노드 전극을 형성하는 단계; 스토리지노드 전극을 지지하는 지지막 패턴을 형성하게 제3 HDP 산화막 및 지지막의 일부를 제거하는 단계; 및 제2 HDP 산화막 및 제1 HDP 산화막을 제거하여 스토리지노드 전극의 외측 표면을 노출시키는 단계를 포함한다.
실린더형 스토리지노드 전극, NFC, 고밀도 플라즈마 공정

Description

반도체 소자의 스토리지노드 전극 형성방법{Method for fabricating storage node electrode in semiconductor device}
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 반도체 소자의 스토리지노드 전극 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 소자의 크기가 축소됨에 따라 커패시터의 정전용량(capacitance) 확보가 중요한 이슈가 되고 있다. 특히, 트랜지스터와 커패시터로 구성되는 디램(DRAM; Dynamic Random Access Memory) 소자에서는 커패시터의 면적을 축소하면서 정전용량을 증가시키는 것의 중요성이 더욱 증대되고 있다. 커패시터의 정전용량을 증가시키기 위해 커패시터를 구성하는 물질 및 커패시터 제조 공정에 따라 다양한 형태로 개발되고 있다. 예컨대, 커패시터의 높이를 증가시키는 방법은 커패시터의 면적이 증가하여 정전용량을 향상시킬 수 있는 반면, 포토 공정 및 식각 공정의 공정 마진 부족으로 커패시터의 높이를 증가시키는데 한계가 있다.
커패시터의 정전용량을 확보하기 위해 커패시터의 면적을 증가시키는 방법 가운데 준안정 폴리실리콘(MPS; Meta stable Poly Silicon) 공정이 있다. 준안정 폴리실리콘(MPS) 공정은 콘케이브(concave) 구조에 적용하고 있다. 준안정 폴리실리콘(MPS) 공정을 이용한 커패시터 용량 증가 방법은 커패시터의 면적을 증가시킬 수 있다.
그러나 최근 반도체 소자의 집적도가 높아지면서 소자의 크기가 축소되어 커패시터의 크기 또한 작아짐에 따라 MPS 공정을 진행할 수 있는 공간 마진(space margin)이 충분하게 확보되지 않아 커패시터의 상부 부분에 브릿지(bridge)가 발생하는 문제점이 있다. 또한, 콘케이브 구조에서는 커패시터의 한쪽 면만을 사용하므로 정전용량을 증가시키는데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는, 커패시터의 정전용량을 증가시키면서 커패시터 브릿지 결함을 방지할 수 있어 커패시터의 안정성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 스토리지노드 전극 형성방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 반도체 소자의 스토리지노드 전극 형성방법은, 컨택플러그가 형성된 층간절연막 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 제1 HDP 산화막을 형성하는 1차 고밀도 플라즈마 공정을 진행하는 단계; 상기 제1 HDP 산화막 상에 상기 제1 HDP 산화막보다 식각 속도가 느린 제2 HDP 산화막을 형성하는 2차 고밀도 플라즈마 공정을 진행하는 단계; 상기 제2 HDP 산화막 위에 지지막을 형성하는 단계; 상기 지지막 상에 제3 HDP 산화막을 형성하는 3차 고밀도 플라즈마 공정을 진행하는 단계; 상기 제3 HDP 산화막 내지 제1 HDP 산화막을 패터닝하여 상기 컨택플러그를 노출시키는 스토리지노드 컨택홀을 형성하는 단계; 상기 스토리지노드 컨택홀의 노출면에 스토리지노드 전극을 형성하는 단계; 상기 스토리지노드 전극을 지지하는 지지막 패턴을 형성하게 상기 제3 HDP 산화막 및 지지막의 일부를 제거하는 단계; 및 상기 제2 HDP 산화막 및 제1 HDP 산화막을 제거하여 스토리지노드 전극의 외측 표면을 노출시키는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 1차 고밀도 플라즈마 공정을 진행하기 이전에, 상기 식각정지막의 표면 일부를 산화시켜 플라즈마 산화막을 형성하는 1차 프리히팅을 수행하는 단계를 더 포함하는 것이 바람직하다.
상기 1차 프리히팅을 수행하는 단계는, 상기 식각정지막 상에 산소 가스를 포함하는 프리히팅 가스를 공급하면서 플라즈마 발생을 위한 파워를 인가하여 상기 식각정지막의 표면 일부를 산화시켜 플라즈마 산화막으로 형성하는 단계를 포함한다.
상기 1차 고밀도 플라즈마 공정은, 상기 반도체 기판 상에 HDP 증착 소스를 공급하면서 플라즈마를 발생시켜 제1 HDP 산화막을 형성하고, 상기 HDP 증착 소스는 산소(O2) 가스, 실란(SiH4) 가스 및 헬륨(He) 가스를 포함한다.
상기 제2 HDP 산화막은 상기 제1 HDP 산화막보다 3배 내지 5배 느린 식각 속도를 가진다.
상기 2차 고밀도 플라즈마 공정은, 상기 제1 HDP 산화막 상에 HDP 증착 소스와 함께 수소 가스 및 아르곤 가스를 추가로 공급하면서 플라즈마를 발생시켜 진행한다.
상기 2차 고밀도 플라즈마 공정은, 상기 플라즈마를 발생하기 위해 인가하는 바텀 파워(bottom power)를 상기 1차 고밀도 플라즈마 공정보다 높게 인가하여 진행하는 것이 바람직하다.
상기 3차 고밀도 플라즈마 공정을 진행하기 이전에, 상기 지지막의 표면 일 부를 산화시켜 플라즈마 산화막을 형성하는 2차 프리히팅을 수행하는 단계를 더 포함하는 것이 바람직하다.
상기 2차 프리히팅을 수행하는 단계는, 상기 지지막 상에 산소 가스를 포함하는 프리히팅 가스를 공급하면서 플라즈마 발생을 위한 파워를 인가하여 상기 지지막의 표면 일부를 산화시켜 플라즈마 산화막으로 형성하는 단계를 포함한다.
상기 지지막은 질화막으로 형성하며, 퍼니스(furnace)에서 저압증착(low pressure) 방식을 이용하여 1E10 dyne/㎠의 인장력을 가지게 형성한다.
상기 3차 고밀도 플라즈마 공정은, 상기 지지막 상에 HDP 증착 소스와 함께 수소 가스 및 아르곤 가스를 추가로 공급하면서 플라즈마를 발생시켜 상기 제2 HDP 산화막과 대등한 식각 속도를 가지는 제3 HDP 산화막을 형성할 수 있다.
상기 1차 고밀도 플라즈마 공정 내지 3차 고밀도 플라즈마 공정은 인-시츄(in-situ)공정으로 진행하고, 320도를 넘지 않는 공정 온도에서 진행하는 것이 바람직하다.
본 발명에 따르면, 고밀도 플라즈마 공정(HDP)을 이용한 산화막을 스토리지노드 절연막으로 이용하고 딥-아웃 공정을 진행함으로써 탄소 잔여물에 의한 브릿지 결함을 방지할 수 있다. 이에 따라 딥-아웃 공정의 신뢰성을 향상시킬 수 있다.
또한 스토리지노드 절연막을 HDP 산화막의 단일막으로 형성함에 따라 하나의 증착 장비를 이용하여 형성할 수 있어 공정 단계를 감소시킬 수 있고, 공정의 안정성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a 내지 도 도 1l은 본 발명의 실시예에 따른 반도체 소자의 스토리지노드 전극 형성방법을 나타내보인 도면들이다. 도 2는 본 발명의 증착 공정에 이용하는 HDP 증착 장비를 개략적으로 나타내보인 도면이다. 그리고 도 3은 웨이퍼 상에 남아 있는 탄소 잔여물에 의해 유발된 결함 분포를 나타내보인 맵(map)이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100) 상에 컨택플러그(110)가 구비된 층간절연막(105)을 형성한다. 여기서 도 1b는 도 1a의 A-A'축 방향, B-B축 방향 및 주변회로영역(peri)의 단면을 나타내보인 도면이다. 이하 이에 대한 설명은 생략하기로 한다. 반도체 기판(100) 상에는 비록 도면에 도시하지는 않았지만, 워드라인 및 비트라인을 포함하는 하부 구조물(미도시함)이 형성되어 있다. 컨택플러그(110)는 층간절연막(105) 내에 하부 구조물을 선택적으로 노출하는 컨택홀을 형성한 다음, 컨택홀 내부를 도전성 물질로 매립하여 형성할 수 있다. 컨택플러그(110)는 하부 구조물과 이후 형성될 커패시터와 연결시키는 역할을 한다. 다음에 컨택플러그(110) 위에 버퍼 산화막(115) 및 식각 정지막(120)을 형성한다. 식각 정지막(120)은 이후 스토리지노드용 컨택홀을 형성하는 과정에서 식각이 과도하게 진행하는 것을 방지하며, 산화막에 대해 식각 선택비를 가지는 물질, 예컨대 실리 콘 질화막(Si3N4)으로 형성할 수 있다.
다음에 식각 정지막(120)이 형성된 반도체 기판(100) 상에 1차 프리히팅을 수행한다. 1차 프리히팅은 식각 정지막(120) 상에 산소(O2) 가스의 플라즈마를 공급하여 식각 정지막(120) 표면 일부를 산화시켜 플라즈마 산화막(123)을 형성함으로써, 이후 형성될 제1 HDP 산화막이 식각 정지막(120)으로부터 떨어지는 리프팅(lifting) 현상을 방지하는 역할을 한다. 본 발명의 실시예에서는 HDP 증착 챔버 내에서 프리히팅을 수행한다.
HDP 증착 장비는, 도 2에 도시한 바와 같이, 공정 챔버(200) 및 공정 챔버(200) 내에 반도체 기판이 장착되는 척(chuck, 205)을 포함한다. 공정 챔버(200)의 상부에는 상측 플라즈마 코일(210)이 배치되고, 측면에는 측면 플라즈마 코일(215)이 배치될 수 있다. 상측 플라즈마 코일(210)에는 플라즈마 발생을 위한 RF 파워(radio frequency power)를 탑 파워(top power)로 제공하는 제1 전원(220)이 연결되고, 측면 플라즈마 코일(215)에는 플라즈마 발생을 위한 RF 파워를 사이드 파워(side power)로 제공하는 제2 전원(225)이 연결된다. 또한, 척(205)에는 반도체 기판의 후면에 바이어스를 인가하여 플라즈마의 직진성을 유도하는 직류 전압의 파워를 바텀 파워(bottom power)로 제공하는 제3 전원(240)이 연결된다. 공정 챔버(200)의 상측 내부에는 반응 가스를 제공하는 상부 가스 공급부(230)가 배치되고, 공정 챔버(200)의 측면 내부에 반응 가스를 제공하는 측면 가스 공급부(235)가 배치된다.
다시 도 1b 및 도 2를 참조하면, HDP 증착 장비 내에 반도체 기판(100)을 장착하고, 공정 챔버(200) 내에 산소 가스를 80sccm 내지 120sccm의 유량으로 공급하고, 이와 함께 아르곤(Ar) 가스 및 헬륨(He) 가스를 공급한다. 여기서 아르곤 가스는 40sccm 내지 50sccm의 유량으로 공급하고, 헬륨 가스는 측면 가스 공급부(235) 및 상부 가스 공급부(230)에서 각각 200sccm 내지 300sccm의 유량으로 공급한다. 이때, 공정 챔버(200) 내에 플라즈마를 발생시키기 위해 탑 파워(top power)를 4500W 내지 5500W로 인가하고, 사이드 파워(side power)는 3500W 내지 4500W로 인가한다. 이때, 바텀 파워(bottom power)는 인가하지 않는다. 1차 프리히팅은 60초 이내로 진행한다. 1차 프리히팅을 진행시 HDP 증착 장비 내에 헬륨 가스를 이용한 냉각(cooling)을 진행하여 320도를 넘지 않는 공정 온도에서 진행한다. 반도체 기판(100)의 전체 온도를 320도 미만의 온도로 유지하게 되면 고온 상태의 플라즈마에 의해 하부 구조물의 게이트 절연막 손상을 최소화할 수 있다. 이러한 1차 프리히팅으로 식각 정지막(120) 상에 산소(O2) 가스의 플라즈마를 공급하여 식각 정지막(120) 표면 일부, 예컨대 식각 정지막(120)의 표면으로부터 50Å의 두께만큼 산화시켜 플라즈마 산화막(123)으로 형성한다.
도 1c를 참조하면, 1차 프리히팅을 수행하여 플라즈마 산화막(123)이 형성된 식각 정지막(120) 상에 1차 고밀도 플라즈마 공정을 진행하여 제1 HDP산화막(130)을 형성한다. 구체적으로, HDP 증착 장비의 공정 챔버(200) 내에 산소(O2) 가스, 실란(SiH4) 가스 및 헬륨(He) 가스를 포함하는 HDP 증착 소스를 공급한다. 여기서 산 소 가스는 100sccm 내지 120sccm의 유량으로 공급하고, 실란 가스는 측면 가스 공급부(235)에서 40sccm 내지 50sccm의 유량으로 공급하고, 상부 가스 공급부(230)에서 25sccm 내지 35sccm의 유량으로 공급한다. 그리고 헬륨 가스는 측면 가스 공급부(235)에서 180sccm 내지 220sccm의 유량으로 공급하고, 상부 가스 공급부(230)에서 80sccm 내지 120sccm의 유량으로 공급한다. 이때, 공정 챔버(200) 내에 플라즈마를 발생시키기 위해 탑 파워(top power)를 7500W 내지 8500W로 인가하고, 사이드 파워(side power)는 4500W 내지 5500W로 인가한다. 이때, 바텀 파워(bottom power)는 450W 내지 550W로 인가한다. 제1 HDP 산화막(130)은 320도를 넘지 않는 공정 온도에서 진행하며, 4000Å 내지 6000Å의 두께로 형성한다.
플라즈마 산화막(123) 위에 형성된 제1 HDP 산화막(130)은 PSG(Phosphorus silicate glass) 산화막과 대등한 식각 속도를 갖는 빠른 식각 속도를 갖게 증착 공정을 조절한다. 이를 위해, 반도체 기판(100)의 후면에 바이어스를 인가하여 플라즈마의 직진성을 유도하는 바텀 파워를 450W 내지 550W의 크기로 낮게 인가한다. 그러면 제1 HDP 산화막(130)은 빠른 식각 속도를 가지도록 막질이 무른(soft) 산화막으로 형성된다.
도 1d를 참조하면, 제1 HDP 산화막(130) 위에 2차 고밀도 플라즈마 공정을 진행하여 제2 HDP산화막(135)을 형성한다. 구체적으로, HDP 증착 장비의 공정 챔버(200) 내에 산소(O2) 가스, 실란(SiH4) 가스 및 헬륨(He) 가스를 HDP 증착 소스로 공급한다. 이 경우 HDP 증착 소스와 함께 수소(H2) 가스 및 아르곤(Ar) 가스를 추가 로 공급한다. 여기서 산소 가스는 100sccm 내지 120sccm의 유량으로 공급하고, 실란 가스는 측면 가스 공급부(235)에서 40sccm 내지 50sccm의 유량으로 공급하고, 상부 가스 공급부(230)에서 25sccm 내지 35sccm의 유량으로 공급한다. 수소 가스는 45sccm 내지 55sccm의 유량으로 공급하고, 헬륨 가스는 측면 가스 공급부(235)에서 180sccm 내지 220sccm의 유량으로 공급하고, 상부 가스 공급부(230)에서 80sccm 내지 120sccm의 유량으로 공급한다. 그리고 아르곤(Ar) 가스를 45sccm 내지 55sccm의 유량으로 공급한다.
이 경우, 공정 챔버(200) 내에 플라즈마를 발생시키기 위해 탑 파워(top power)를 6500W 내지 7500W로 인가하고, 사이드 파워(side power)는 6500W 내지 7500W로 인가한다. 이때, 바텀 파워(bottom power)는 3500W 내지 4500W로 1차 HDP 증착공정의 450W 내지 550W로 인가한 경우보다 높게 인가한다. 제2 HDP 산화막(135)은 320도를 넘지 않는 공정 온도에서 진행하며, 9000Å 내지 12000Å의 두께로 형성한다.
아르곤 가스는 가스 중에서 플라즈마 활성도가 가장 높은 특성을 가지고 있다. 따라서 아르곤 가스를 HDP 증착 소스와 함께 공급하고, 바텀 파워(bottom power)를 3500W 내지 4500W로 1차 HDP 증착공정보다 높게 인가하면, 제1 HDP 산화막(130)보다 3배 내지 5배 느린 식각 속도를 가지게 막질이 단단한(hard) 산화막으로 형성된다. 여기서 1차 프리히팅 내지 2차 고밀도 플라즈마 공정은 인-시츄(in-situ)공정으로 진행한다. 또한, 하부 구조물에 게이트 산화막이 이미 형성되어 있기 때문에 320도를 넘는 고온에서 고밀도 플라즈마 공정을 진행하게 되면, 플라즈 마 손상에 의한 GOI(Gate Oxide Integrity) 결함이 발생하므로 320도를 넘지 않는 공정 온도에서 진행하는 것이 바람직하다.
아울러 2차 고밀도 플라즈마 공정은 3500W 내지 4500W의 높은 바이어스를 인가하면서 증착하기 때문에 평탄화 공정을 생략할 수 있다. PSG막 및 PETEOS막과 같은 산화막을 증착하는 경우, 하부 토폴로지(topology)의 전사에 의하여 포토마스크 공정 마진 향상을 위해 평탄화 공정이 요구된다. 그러나 고밀도 플라즈마 공정은 공정 진행시 인가하는 바이어스에 의해 불균일한 표면이 모두 스퍼터링되어 균일한 표면으로 형성되기 때문에 평탄화 공정을 생략할 수 있다.
다음에 제2 HDP 산화막(135) 위에 지지막(140)을 형성한다. 지지막(140)은 이후 형성될 실린더형 스토리지노드 전극을 지지하여 쓰러지는 것을 방지하는 역할을 한다. 특히, 실린더형 스토리지노드전극의 경우 유효 면적의 증가를 위해 높이는 점차 높아지고 있는 반면, 직경은 작아지고 있어 종횡비가 급격히 높아지고 있다. 이러한 높은 종횡비로 인해 스토리지노드 전극이 쓰러지거나 인접하는 스토리지노드 전극끼리 연결되는 현상을 방지하기 위하여 인접 실린더의 상부를 질화막으로 연결하여 지지하는 NFC(Nitride Floating Cylinder) 공정을 적용하고 있다. 이를 위한 지지막(140)은 질화막으로 형성하며, 퍼니스(furnace)에서 저압증착(low pressure) 방식을 이용하여 750Å 내지 850Å의 높이로 1E10 dyne/㎠의 인장력(tensile stress)을 가지게 형성한다.
도 1e를 참조하면, 지지막(140)이 형성된 반도체 기판(100) 상에 2차 프리히 팅을 수행한다. 2차 프리히팅은 지지막(140) 상에 산소(O2) 가스의 플라즈마를 공급하여 지지막(140)의 표면 일부를 산화시켜 플라즈마 산화막(143)을 형성함으로써, 이후 형성될 제3 HDP 산화막이 떨어지는 리프팅 현상을 방지하는 역할을 한다. 구체적으로, 도 2의 공정 챔버(200) 내에 산소 가스를 80sccm 내지 120sccm의 유량으로 공급하고, 이와 함께 아르곤(Ar) 가스 및 헬륨(He) 가스를 공급한다. 여기서 아르곤 가스는 40sccm 내지 50sccm의 유량으로 공급하고, 헬륨 가스는 측면 가스 공급부(235) 및 상부 가스 공급부(230)에서 각각 200sccm 내지 300sccm의 유량으로 공급한다. 이때, 공정 챔버(200) 내에 플라즈마를 발생시키기 위해 탑 파워(top power)를 4500W 내지 5500W로 인가하고, 사이드 파워(side power)는 3500W 내지 4500W로 인가한다. 이때, 바텀 파워(bottom power)는 인가하지 않는다. 2차 프리히팅은 60초 이내로 진행한다. 2차 프리히팅을 진행시 HDP 증착 장비 내에 헬륨 가스를 이용한 냉각(cooling)을 진행하여 320도를 넘지 않는 공정 온도에서 진행한다. 반도체 기판(100)의 전체 온도를 320도 미만의 온도로 유지하게 되면 고온 상태의 플라즈마에 의해 하부 구조물의 게이트 절연막 손상을 최소화할 수 있다.
도 1f를 참조하면, 플라즈마 산화막(143) 위에 3차 고밀도 플라즈마 공정을 진행하여 제3 HDP산화막(145)을 형성한다. 이에 따라 제1 HDP 산화막(130), 제2 HDP 산화막(135), 지지막(140), 플라즈마 산화막(143) 및 제3 HDP 산화막(145)으로 이루어진 스토리지노드 절연막(150)이 형성된다. 구체적으로, HDP 증착 장비의 공정 챔버(200, 도 2 참조) 내에 산소(O2) 가스, 실란(SiH4) 가스, 및 헬륨(He) 가스 를 포함하는 HDP 증착 소스를 공급한다. 이러한 HDP 증착 소스와 함께 수소(H2) 가스 및 아르곤(Ar) 가스를 공급한다. 여기서 산소 가스는 100sccm 내지 120sccm의 유량으로 공급하고, 실란 가스는 측면 가스 공급부(235)에서 40sccm 내지 50sccm의 유량으로 공급하고, 상부 가스 공급부(230)에서 25sccm 내지 35sccm의 유량으로 공급한다. 수소 가스는 45sccm 내지 55sccm의 유량으로 공급하고, 헬륨 가스는 측면 가스 공급부(235)에서 180sccm 내지 220sccm의 유량으로 공급하고, 상부 가스 공급부(230)에서 80sccm 내지 120sccm의 유량으로 공급한다. 그리고 아르곤(Ar) 가스는 45sccm 내지 55sccm의 유량으로 공급한다. 여기서 제3 HDP 산화막(145)은 제2 HDP 산화막(135)과 대등한 식각 속도를 가지는 막질이 단단한(hard) 산화막으로 형성된다.
이때, 공정 챔버(200) 내에 플라즈마를 발생시키기 위해 탑 파워(top power)를 6500W 내지 7500W로 인가하고, 사이드 파워(side power)는 6500W 내지 7500W로 인가한다. 이때, 바텀 파워(bottom power)는 3500W 내지 4500W로 인가한다. 제3 HDP 산화막(145)은 320도를 넘지 않는 공정 온도에서 진행하여 형성한다. 2차 프리히팅 및 3차 고밀도 플라즈마 공정은 인-시츄(in-situ)공정으로 진행하며, GOI 결함을 방지하기 위해 320도를 넘지 않는 공정 온도에서 진행하며, 9000Å 내지 12000Å의 두께로 형성한다.
도 1g를 참조하면, 제3 HDP산화막(145) 위에 스토리지노드 컨택홀을 형성하기 위한 하드마스크막 패턴(155)을 형성한다. 하드마스크막 패턴(155)은 비정질 탄 소막으로 형성한다. 스토리지노드 절연막(150)을 HDP 산화막으로 형성하면, 종래의 TEOS 소스를 사용하여 형성된 PSG 산화막 및 PETEOS막으로 이루어진 스토리지노드 절연막 이용시 유발되는 비정질 탄소막 증착시 탄소 잔여물에 의해 웨이퍼 전체에 방사형으로 나타나는 결함(300, 도 3 참조)을 원천적으로 방지할 수 있다. TEOS 소스를 사용하여 산화막을 형성하는 경우 산화막 내에 상당량의 탄소를 함유하고 있어 탄소 잔여물이 남게 된다. 그러나 본 발명의 경우 탄소를 이용하지 않는 HDP 산화막으로 형성하기 때문에 탄소 잔여물이 발생하는 것을 방지할 수 있다.
다음에 하드마스크막 패턴(155)을 식각마스크로 제3 HDP 산화막(145) 내지 제1 HDP 산화막(130)으로 이루어진 스토리지노드 절연막(150)을 식각하여 스토리지노드 컨택홀(160)을 형성한다. 스토리지노드 컨택홀(160)은 컨택플러그(110)의 표면을 노출시킨다. 다음에 하드마스크막 패턴(155)은 제거한다.
도 1h를 참조하면, 스토리지노드 컨택홀(160) 내에 스토리지노드 전극(165)을 형성한다. 구체적으로, 스토리지노드 컨택홀(160)의 노출면 및 스토리지노드 절연막(150) 위에 스토리지노드 금속막을 형성한다. 다음에 스토리지노드 절연막(150) 상부에 증착된 스토리지노드 금속막을 제거하여 스토리지노드 전극(165)을 형성한다. 스토리지노드 전극(165)은 셀 단위로 분리된다.
도 1i를 참조하면, 스토리지노드 전극(165) 및 스토리지노드 절연막(150) 상에 절연막(170)을 형성하여 스토리지노드 컨택홀(160)을 모두 매립한다. 절연막(170)은 산화막으로 형성할 수 있다. 다음에 절연막(170) 상에 포토레지스트를 도포하고 패터닝하여 포토레지스트 패턴(175)을 형성한다. 포토레지스트 패턴(175) 은 스토리지노드 전극(165)이 쓰러지는 것을 방지하기 위하여 제2 HDP 산화막(135) 위에 형성되어 있는 지지막(140)을 제거하기 위해, 지지막 패턴이 형성될 영역을 한정한다.
도 1j를 참조하면, 포토레지스트 패턴(도 1i의 175)을 식각 마스크로 노출된 절연막(170) 및 제3 HDP 산화막(145)을 제거한 다음, 포토레지스트 패턴을 제거한다.
도 1k 및 도 1l을 참조하면, 산화막 식각 용액을 사용하여 제2 HDP 산화막(135), 제1 HDP 산화막(130)을 모두 제거하는 딥-아웃(dip-out) 공정을 진행한다. 여기서 도 1l은 도 1k를 상부에서 나타내보인 도면이다. 딥-아웃 공정으로 HDP 산화막들이 모두 제거되는 동안, 여러 개의 스토리지노드 전극(165)을 지지하여 고정하는 지지막 패턴(170)에 의해 스토리지노드 전극(165)이 쓰러지는 현상을 방지할 수 있다. 이러한 딥-아웃 공정으로 제2 HDP 산화막(135) 및 제1 HDP 산화막(130)이 모두 제거되어 스토리지노드 전극(165)의 외측 표면이 노출되면서 실린더형 스토리지노드 전극(165)이 형성된다.
스토리지노드 절연막을 PSG막 및 PETEOS막으로 이용하는 경우, 딥-아웃 공정에서 막 내에 남아 있는 탄소 잔여물(carbon residue)에 의한 브릿지 결함이 발생하는 문제가 있었다. 이는 PSG막 및 PETEOS막 모두 TEOS 소스를 이용하여 형성하고 있어 막 내에 상당량의 탄소를 함유하고 있기 때문이다. 탄소 잔여물에 의한 결함을 방지하기 위해 TEOS 소스를 이용한 증착 공정시 고산소 및 고파워를 인가하여 탄소 잔여물을 제거하는 방법을 이용하고 있지만 탄소 잔여물은 완전히 제거되지 않는 실정이며, 브릿지 결함이 발생되어 왔다.
이에 대해 본 발명의 실시예에서는 탄소 성분을 함유하지 않는 고밀도 플라즈마 공정(HDP)을 이용한 산화막을 스토리지노드 절연막으로 이용하고 딥-아웃 공정을 진행함으로써 탄소 잔여물에 의한 브릿지 결함을 방지할 수 있다. 이에 따라 딥-아웃 공정의 신뢰성을 향상시킬 수 있다. 또한 스토리지노드 절연막을 HDP 산화막의 단일막으로 형성함에 따라 하나의 증착 장비를 이용하여 형성할 수 있어 공정 단계를 감소시킬 수 있고, 공정의 안정성을 향상시킬 수 있다.
아울러 인접 실린더의 상부를 질화막으로 연결하여 지지하는 NFC 공정을 적용하여 실린더형 스토리지노드 전극이 쓰러지거나 기울어지는 불량을 방지할 수 있다.
도 1a 내지 도 도 1l은 본 발명의 실시예에 따른 반도체 소자의 스토리지노드 전극 형성방법을 나타내보인 도면들이다.
도 2는 본 발명의 증착 공정에 이용하는 HDP 증착 장비를 개략적으로 나타내보인 도면이다.
도 3은 웨이퍼 상에 남아 있는 탄소 잔여물에 의해 유발된 결함 분포를 나타내보인 맵(map)이다.

Claims (13)

  1. 컨택플러그가 형성된 층간절연막 상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 제1 HDP 산화막을 형성하는 단계;
    상기 제1 HDP 산화막 상에 상기 제1 HDP 산화막보다 식각 속도가 느린 제2 HDP 산화막을 형성하는 단계;
    상기 제2 HDP 산화막 위에 지지막을 형성하는 단계;
    상기 지지막 상에 제3 HDP 산화막을 형성하여 제3 HDP 산화막, 지지막, 제2 HDP 산화막 및 제1 HDP 산화막으로 이루어진 스토리지노드 절연막을 형성하는 단계;
    상기 스토리지노드 절연막 및 식각정지막을 선택적으로 식각하여 상기 컨택플러그의 표면을 노출시키는 스토리지노드 컨택홀을 형성하는 단계;
    상기 스토리지노드 컨택홀의 노출면에 스토리지노드 전극을 형성하는 단계;
    상기 제3 HDP 산화막 및 지지막을 식각하여 인접하는 스토리지노드 전극들끼리 서로 지지할수 있게 상기 인접하는 스토리지노드 전극들 사이에 배치되는 지지막 패턴을 형성하는 단계;및
    상기 제2 HDP 산화막 및 제1 HDP 산화막을 제거하여 상기 스토리지노드 전극의 외측 표면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지노드 전극 형성방법.
  2. 제1항에 있어서, 상기 제1 HDP 산화막을 형성하는 단계 이전에,
    상기 식각정지막의 표면 일부를 산화시켜 플라즈마 산화막을 형성하는 1차 프리히팅을 수행하는 단계를 더 포함하는 반도체 소자의 스토리지노드 전극 형성방법.
  3. 제2항에 있어서, 상기 1차 프리히팅을 수행하는 단계는,
    상기 식각정지막 상에 산소 가스를 포함하는 프리히팅 가스를 공급하면서 플라즈마 발생을 위한 파워를 인가하여 상기 식각정지막의 표면 일부를 산화시켜 플라즈마 산화막으로 형성하는 단계를 포함하는 반도체 소자의 스토리지노드 전극 형성방법.
  4. 제1항에 있어서,
    상기 제1 HDP 산화막은 상기 반도체 기판 상에 HDP 증착 소스를 공급하면서 플라즈마를 발생시켜 형성하는 반도체 소자의 스토리지노드 전극 형성방법.
  5. 제4항에 있어서,
    상기 HDP 증착 소스는 산소(O2) 가스, 실란(SiH4) 가스 및 헬륨(He) 가스를 포함하는 반도체 소자의 스토리지노드 전극 형성방법.
  6. 제1항에 있어서,
    상기 제2 HDP 산화막은 상기 제1 HDP 산화막보다 3배 내지 5배 느린 식각 속도를 가지는 반도체 소자의 스토리지노드 전극 형성방법.
  7. 제1항에 있어서,
    상기 제2 HDP 산화막을 형성하는 단계는, 상기 제1 HDP 산화막 상에 HDP 증착 소스와 함께 수소 가스 및 아르곤 가스를 추가로 공급하면서 플라즈마를 발생시켜 진행하는 반도체 소자의 스토리지노드 전극 형성방법.
  8. 제1항에 있어서,
    상기 제2 HDP 산화막을 형성하는 단계는, 플라즈마를 발생하기 위해 인가하는 바텀 파워(bottom power)를 제1 HDP 산화막을 형성하는 단계보다 높게 인가하여 진행하는 반도체 소자의 스토리지노드 전극 형성방법.
  9. 제1항에 있어서, 상기 제2 HDP 산화막을 형성하는 단계 이전에,
    상기 지지막의 표면 일부를 산화시켜 플라즈마 산화막을 형성하는 2차 프리히팅을 수행하는 단계를 더 포함하는 반도체 소자의 스토리지노드 전극 형성방법.
  10. 제9항에 있어서, 상기 2차 프리히팅을 수행하는 단계는,
    상기 지지막 상에 산소 가스를 포함하는 프리히팅 가스를 공급하면서 플라즈 마 발생을 위한 파워를 인가하여 상기 지지막의 표면 일부를 산화시켜 플라즈마 산화막으로 형성하는 단계를 포함하는 반도체 소자의 스토리지노드 전극 형성방법.
  11. 제1항에 있어서,
    상기 지지막은 질화막으로 형성하며, 퍼니스(furnace)에서 저압증착(low pressure) 방식을 이용하여 1E10 dyne/㎠의 인장력을 가지게 형성하는 반도체 소자의 스토리지노드 전극 형성방법.
  12. 제1항에 있어서,
    상기 제3 HDP 산화막을 형성하는 단계는, 상기 지지막 상에 HDP 증착 소스와 함께 수소 가스 및 아르곤 가스를 추가로 공급하면서 플라즈마를 발생시켜 상기 제2 HDP 산화막과 대등한 식각 속도를 가지는 제3 HDP 산화막을 형성하는 반도체 소자의 스토리지노드 전극 형성방법.
  13. 제1항에 있어서,
    상기 제1 HDP 산화막을 형성하는 단계 내지 상기 제3 HDP 산화막을 형성하는 단계는 인-시츄(in-situ)공정으로 진행하고, 320도를 넘지 않는 공정 온도에서 진행하는 반도체 소자의 스토리지노드 전극 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7067385B2 (en) * 2003-09-04 2006-06-27 Micron Technology, Inc. Support for vertically oriented capacitors during the formation of a semiconductor device
KR100533959B1 (ko) * 2004-06-30 2005-12-06 삼성전자주식회사 반도체 장치 제조 방법
JP5694625B2 (ja) * 2006-04-13 2015-04-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
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KR101353343B1 (ko) * 2007-09-18 2014-01-17 삼성전자주식회사 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로다른 거리들로 각각 이격되는 스토리지 노드들을 가지는반도체 장치들 및 그 형성방법들

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