KR100844983B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 하부전극 사이의 기댐현상을 방지하여 캐패시터 높이를 충분히 높임으로써 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것으로, 본 발명은 소정의 공정이 완료된 반도체 기판 상에 질화막, 캐패시터 산화막 및 지지층을 순차적으로 증착하는 단계; 상기 반도체기판의 일부가 노출되도록 지지층, 캐패시터 산화막 및 질화막을 식각하여 캐패시터용 홀을 형성하는 단계; 상기 캐패시터용 홀 표면 및 지지층 표면 상에 하부전극을 형성하는 단계; 상기 하부전극이 형성된 캐패시터용 홀에 매립되면서 상기 캐패시터용 홀 주변의 하부전극을 소정 부분 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로하여 노출된 하부전극 및 지지층을 식각하여 상기 캐패시터용 홀 주변의 캐패시터 산화막을 소정 부분 노출시키는 홀을 형성하는 단계; 상기 지지층의 표면이 노출되도록 상기 포토레지스트 패턴 및 하부전극을 식각하여 하부전극을 분리시키는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 딥아웃방식의 습식식각으로 상기 캐패시터 산화막을 제거하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.

캐패시터, 기댐현상, 지지층, 질화막, 브리지

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE}

도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 도면.

도 6 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 캐패시터제조방법을 설명하기 위한 도면.

※도면의 주요부분에 대한 부호의 설명

10, 20 : 반도체 기판 11, 21 : 층간절연막

12, 22 : 플러그 13, 23 : 질화막

14, 24 : 캐패시터 산화막 15, 25 : 지지층

16, 26 : 캐패시터용 홀 17, 27 : 하부전극

18 : 포토레지스트 패턴 19 : 홀

25A : 지지층 패턴

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 하부전극 사이의 기댐(leaning) 현상을 방지할 수 있는 반도체 소자의 캐패시터 제조방방법에 관한 것이다.

일반적으로, 메모리셀(memory cell)에 사용되는 캐패시터는 스토리지노드 (storage node)용 하부전극, 유전막, 및 플레이트(plate)용 상부전극으로 이루어지진다. 또한, 고집적화에 따라 감소하는 제한된 셀면적 내에서 셀당 요구되는 충분한 캐패시터 용량을 확보하기 위하여, 캐패시터의 하부전극을 실린더(cylinder) 구조로 형성하고 있는데, 고집적화가 가속화되면서 그 높이는 점점 더 높아지고 있다.

그러나, 캐패시터의 수평방향으로의 면적은 감소하고 수직방향으로의 높이만 점점 더 증가하게 되면, 하부전극의 지지력이 감소하여 캐패시터 산화막 제거 후 하부전극들 사이의 기댐현상이 다발적으로 발생하여 브리지(bridge) 등을 유발함으로서 소자 패일(fail)을 일으키게 된다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 하부전극 사이의 기댐현상을 방지하여 캐패시터 높이를 충분히 높임으로써 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 소정의 공정이 완료된 반도체 기판 상에 질화막, 캐패시터 산화막 및 지지층을 순차적으로 증착하는 단계; 상기 반도체기판의 일부가 노출되도록 지지층, 캐패시터 산화막 및 질화막을 식각하여 캐패시터용 홀을 형성하는 단계; 상기 캐패시터용 홀 표면 및 지지층 표면 상에 하부전극을 형성하는 단계; 상기 하부전극이 형성된 캐패시터용 홀에 매립되면서 상기 캐패시터용 홀 주변의 하부전극을 소정 부분 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로하여 노출된 하부전극 및 지지층을 식각하여 상기 캐패시터용 홀 주변의 캐패시터 산화막을 소정 부분 노출시키는 홀을 형성하는 단계; 상기 지지층의 표면이 노출되도록 상기 포토레지스트 패턴 및 하부전극을 식각하여 하부전극을 분리시키는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 딥아웃방식의 습식식각으로 상기 캐패시터 산화막을 제거하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 상기의 본 발명의 목적은 소정의 공정이 완료된 반도체 기판 상에 질화막, 캐패시터 산화막 및 질화막의 지지층을 순차적으로 증착하는 단계; 지지층을 패터닝하여 지지층 패턴을 형성하는 단계; 기판의 일부가 노출되도록 지지층 패턴, 캐패시터 산화막 및 질화막을 식각하여 캐패시터용 홀을 형성하는 단계; 캐패시터용 홀, 지지층 패턴 및 캐패시터 산화막 표면 상에 하부전극을 형성하는 단계; 지지층 패턴 및 캐패시터 산화막의 표면이 노출되도록 하부전극을 식각하여 하부전극을 분리시키는 단 계; 및 캐패시터 산화막을 제거하는 단계를 포함하고, 지지층의 패터닝은 지지층 패턴이 캐패시터용 홀의 중앙부를 가로질러 위치하도록 수행하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 도면이다.

도 1을 참조하면, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 기판(10)의 일부가 노출되도록 층간절연막(11)을 식각하여 스토리지노드 콘택용 콘택홀을 형성한다. 그 다음, 콘택홀에 매립되도록 층간절연막(11) 상부에 폴리실리콘막을 증착하고 화학기계연마 (Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch-back) 공정에 의해 층간절연막(11)의 표면이 노출되도록 폴리실리콘막을 식각하여 기판(10)과 콘택하는 플러그(12)를 형성한다. 그 후, 기판 전면 상에 질화막(13)과 캐패시터 산화막(14)을 순차적으로 증착하고, 캐패시터 산화막(14) 상부에 지지층(15)을 증착한다. 여기서, 지지층(15)은 50 내지 10000Å 두께의 질화막으로 증착하며, 질화막의 증착은 플라즈마강화(Plasma Enhnaced; PE)-화학기상증착(Chemical Vapor Deposition; CVD) 및 고밀도플라즈마(High Density Plasma; HDP)-CVD 등의 CVD로 수행한다. 그 다음, 도 2에 도시된 바와 같이, 플러그(12)가 노출되도록 지지층(15), 캐패시터 산화막(14) 및 질화막(13)을 식각하여 캐패시터용 홀(16)을 형성한다.

도 3a 내지 도 3c를 참조하면, 홀(16) 표면 및 지지층(15) 표면 상에 하부전극(17)을 형성하고, 하부전극(17)이 형성된 홀(16)에 매립되도록 하부전극(17) 상에 포토레지스트막을 도포한 후 노광 및 현상하여 홀(16) 주변의 하부전극(17)을 소정 부분 노출시키는 포토레지스트 패턴(18)을 형성한다. 이때, 노광 마스크로서 별도의 마스크를 사용하는 것 없이, 캐패시터용 홀(16) 형성시 사용한 마스크를 적절하게 시프트(shift)시켜 사용할 수 있다. 그 다음, 포토레지스트 패턴(18)을 마스크로하여 노출된 하부전극(17) 및 지지층(15)을 식각하여 홀(15) 주변의 캐패시터 산화막(14)을 소정 부분 노출시키는 홀(19)을 형성한다. 즉, 홀(19)을 통하여 캐패시터 산화막(14)이 노출됨에 따라 이후 캐패시터 산화막(14)의 제거가 용이해진다.

도 4a 및 도 4b를 참조하면, CMP 또는 에치백 공정에 의해 지지층(15)의 표면이 노출되도록 포토레지스트 패턴(18) 및 하부전극(17)을 식각하여 하부전극(17)을 분리시킨다. 그 다음, 도 5a 및 도 5b에 도시된 바와 같이, 공지된 방법에 의해 포토레지스트 패턴(18)을 제거하고, 질화막(13)을 식각 배리어로하여 딥아웃(dip-out) 방식의 습식식각에 의해 캐패시터 산화막(14)을 제거하여 하부전극(17)을 완전히 노출시켜 실린더 구조를 완성한다. 바람직하게, 습식식각은 9 :1, 20 : 1, 100 : 1 또는 300 : 1의 BOE 용액이나 50 : 1 또는 100 : 1의 HF 용액을 사용하여 수행한다. 이때, 지지층(15)에 의해 하부전극(17)의 지지력이 향상됨 에 따라 하부전극(17) 사이의 기댐현상이 방지된다. 그 후, 도시되지는 않았지만, 하부전극(17) 표면에 MPS (Meta Stable Silicon)막을 증착하고, 유전막 및 상부전극을 순차적으로 형성하여 캐패시터를 완성한다.

상기 실시예에 의하면, 캐패시터용 홀 형성시 동시에 지지층을 패터닝함에 따라 별도의 패터닝 공정을 부가하는 것 없이 비교적 단순한 공정으로 실린더형 하부전극의 지지력을 향상시킬 수 있게 됨으로써, 캐패시터 산화막의 제거 후 발생되는 하부전극 사이의 기댐현상 및 이로 인한 브리지 발생을 효과적으로 방지할 수 있게 된다.

도 6 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 도면이다.

도 6을 참조하면, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(20) 상에 층간절연막(21)을 형성하고, 기판(20)의 일부가 노출되도록 층간절연막(21)을 식각하여 스토리지노드 콘택용 콘택홀을 형성한다. 그 다음, 콘택홀에 매립되도록 층간절연막(21) 상부에 폴리실리콘막을 증착하고 CMP 공정이나 에치백 공정에 의해 층간절연막(21)의 표면이 노출되도록 폴리실리콘막을 식각하여 기판(20)과 콘택하는 플러그(22)를 형성한다. 그 후, 기판 전면 상에 질화막(23)과 캐패시터 산화막(24)을 순차적으로 증착하고, 캐패시터 산화막(24) 상부에 50 내지 10000Å의 두께로 지지층(25)을 증착한다. 여기서, 지지층(25)은 일 실시예와 마찬가지로 50 내지 10000Å 두께의 질화막으로 이루어지며, 질화막의 증착은 PE-CVD 및 HDP-CVD 등의 CVD로 수행한다.

도 7a 내지 도 7c를 참조하면, 이후 형성될 캐패시터용 홀의 중앙부, 즉 캐패시터의 중앙부를 가로질러 위치하도록 지지층(25)을 패터닝하여 막대 형상의 지지층 패턴(25A)을 형성한다. 그 다음, 도 8a 및 도 8b에 도시된 바와 같이, 플러그(22)가 노출되도록 지지층 패턴(25A), 캐패시터 산화막(24) 및 질화막(23)을 식각하여 캐패시터용 홀(26)을 형성한다.

도 9a 및 도 9b를 참조하면, 홀(26), 지지층 패턴(25A) 및 캐패시터 산화막(24) 표면 상에 하부전극(27)을 형성하고, CMP 또는 에치백 공정에 의해 지지층 패턴(25A) 및 캐패시터 산화막(24)의 표면이 노출되도록 하부전극(27)을 식각하여 하부전극(27)을 분리시킨다. 그 다음, 도 10a 및 도 10b에 도시된 바와 같이, 질화막(23)을 식각 배리어로하여 딥아웃 방식의 습식식각에 의해 캐패시터 산화막(24)을 제거하여 하부전극(27)을 완전히 노출시켜 실린더 구조를 완성한다. 바람직하게, 습식식각은 일 실시예와 마찬가지로 9 :1, 20 : 1, 100 : 1 또는 300 : 1의 BOE 용액이나 50 : 1 또는 100 : 1의 HF 용액을 사용하여 수행한다. 이때, 지지층 패턴(25A)에 의해 하부전극(27)의 지지력이 향상됨에 따라 하부전극(27) 사이의 기댐현상이 방지된다. 그 후, 도시되지는 않았지만, 유전막 및 상부전극을 형성하여 캐패시터를 완성한다. 한편, 유전막 형성전에 지지층 패턴(25A)을 등방성 또는 이방성 건식식각에 의해 제거할 수도 있는데, 이때 식각개스로서는 하부전극(27)에 대하여 고선택비를 가지는 개스, 바람직하게 CHF₃, CH₂F₂, CF ₄, C₄F₈, C₄F₆ 및 C₅F₈ 중 선택되는 하나의 개스를 사용한다.

상기 실시예에 의하면, 별도의 패터닝 공정을 적용하여 이웃하는 캐패시터 사이의 중앙에만 지지층 패턴을 형성함에 따라 후속 캐패시터 산화막 제거가 용이하게 이루어지면서 하부전극의 지지력을 향상시킬 수 있게 됨으로써, 캐패시터 산화막의 제거 후 발생되는 하부전극 사이의 기댐현상 및 이로 인한 브리지 발생을 효과적으로 방지할 수 있게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 지지층 적용에 의해 하부전극의 지지력을 향상시켜 캐패시터 산화막 제거후 발생되는 하부전극 사이의 기댐현상 및 이로 인한 브리지를 효과적으로 방지함으로써 캐패시터 높이를 충분히 높이는 것이 가능해짐에 따라 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있다.

Claims (12)

1. 소정의 공정이 완료된 반도체 기판 상에 질화막, 캐패시터 산화막 및 지지층을 순차적으로 증착하는 단계;

   상기 반도체기판의 일부가 노출되도록 지지층, 캐패시터 산화막 및 질화막을 식각하여 캐패시터용 홀을 형성하는 단계;

   상기 캐패시터용 홀 표면 및 지지층 표면 상에 하부전극을 형성하는 단계;

   상기 하부전극이 형성된 캐패시터용 홀에 매립되면서 상기 캐패시터용 홀 주변의 하부전극을 소정 부분 노출시키는 포토레지스트 패턴을 형성하는 단계;

   상기 포토레지스트 패턴을 마스크로하여 노출된 하부전극 및 지지층을 식각하여 상기 캐패시터용 홀 주변의 캐패시터 산화막을 소정 부분 노출시키는 홀을 형성하는 단계;

   상기 지지층의 표면이 노출되도록 상기 포토레지스트 패턴 및 하부전극을 식각하여 하부전극을 분리시키는 단계;

   상기 포토레지스트 패턴을 제거하는 단계; 및

   딥아웃방식의 습식식각으로 상기 캐패시터 산화막을 제거하는 단계

   를 포함하는 반도체 소자의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 지지층은 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패 시터 제조방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 지지층은 50 내지 10000Å 두께를 가지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
4. 제 3 항에 있어서,

   상기 지지층의 증착은 플라즈마강화-화학기상증착 및 고밀도플라즈마-화학기상증착 등의 화학기상증착으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
5. 삭제
6. 제 1 항에 있어서,

   상기 습식식각은 BOE 용액이나 HF 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
7. 소정의 공정이 완료된 반도체 기판 상에 질화막, 캐패시터 산화막 및 지지층을 순차적으로 증착하는 단계;

   상기 지지층을 패터닝하여 지지층 패턴을 형성하는 단계;

   상기 기판의 일부가 노출되도록 지지층 패턴, 캐패시터 산화막 및 질화막을 식각하여 캐패시터용 홀을 형성하는 단계;

   상기 캐패시터용 홀, 지지층 패턴 및 캐패시터 산화막 표면 상에 하부전극을 형성하는 단계;

   상기 지지층 패턴 및 캐패시터 산화막의 표면이 노출되도록 상기 하부전극을 식각하여 하부전극을 분리시키는 단계; 및

   상기 캐패시터 산화막을 제거하는 단계를 포함하고,

   상기 지지층의 패터닝은 상기 지지층 패턴이 상기 캐패시터용 홀의 중앙부를 가로질러 위치하도록 수행하는 반도체 소자의 캐패시터 제조방법.
8. 제 7 항에 있어서,

   상기 지지층은 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패 시터 제조방법.
9. 제 7 항 또는 제 8 항에 있어서,

   상기 지지층은 50 내지 10000Å 두께를 가지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
10. 제 9 항에 있어서,

    상기 지지층의 증착은 플라즈마강화-화학기상증착 및 고밀도플라즈마-화학기상증착 등의 화학기상증착으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
11. 제 7 항에 있어서,

    상기 캐패시터 산화막의 제거는 딥아웃 방식의 습식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
12. 제 11 항에 있어서,

    상기 습식식각은 BOE 용액이나 HF 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.

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