KR20050035395A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 하부전극 사이의 단락을 방지하고 고집적화에 대응하는 안정적인 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.
본 발명은 소정의 공정이 완료된 반도체 기판 상에 캐패시터 절연막을 형성하는 제 1 단계; 캐패시터 절연막을 일부 식각하여 소정 깊이의 홀을 형성하는 제 2 단계; 홀 측벽에 질화막 스페이서를 형성하는 제 3 단계; 제 2 및 제 3 단계를 기판의 일부가 노출될 때까지 소정 회수만큼 순차적으로 반복 수행하여 스페이서에 의해 분리된 캐패시터용 홀을 형성하는 제 4 단계; 및 홀 표면에 하부전극을 형성하는 제 5 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 MPS 적용한 캐패시터의 하부전극 형성방법에 관한 것이다.
일반적으로, 메모리셀에 사용되는 캐패시터는 스토리지노드(storage node)용 하부전극, 유전막, 및 플레이트(plate)용 상부전극으로 이루어진다. 또한, 고집적화에 따라 감소하는 셀면적 내에서 소자에 대응하는 충분한 캐패시터 용량을 확보하기 위하여 하부전극을 대부분 콘케이브(concave) 구조로 형성하고, 표면적 증대를 위하여 하부전극 표면에 MPS(Meta-Stable Silicon)를 적용하고 있다.
이러한 종래의 캐패시터 제조방법을 도 1a 내지 도 1c를 참조하여 설명한다.
도 1a를 참조하면, 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 층간절연막(11)을 식각하여 기판(10)을 일부 노출시키는 콘택홀을 형성한다. 그 다음, 콘택홀을 매립하도록 층간절연막(11) 상에 플러그 물질로서 폴리실리콘막을 증착하고, 에치백(etch-back) 또는 화학기계연마(Chemical Mechanical Polishing; CMP)에 의해 폴리실리콘막을 분리시켜 콘택홀에만 매립되어 기판(10)과 콘택하는 플러그(12)를 형성한다. 그 후, 기판 전면 상에 캐패시터 절연막(13)으로서 SOG(Silicon On Glass)막(13A)과 TEOS막(13B)을 순차적으로 증착하고, 캐패시터 절연막(13) 상에 폴리실리콘막을 증착 후 패터닝하여 하드마스크(14)를 형성한다. 그 다음, 하드마스크(14)를 이용하여 캐패시터 절연막(13)을 식각하여 플러그(12)을 노출시키는 캐패시터용 홀(15)을 형성한다.
도 1b를 참조하면, 공지된 방법에 의해 하드마스크(14)를 제거하고, 홀(15)을 포함하는 캐패시터 절연막(13) 상에 하부전극 물질로서 폴리실리콘막을 증착한다. 그 다음, 에치백 또는 CMP에 의해 분리시켜 홀(15) 표면에만 콘케이브 구조의 하부전극(16)을 형성하고, 하부전극(16)이 형성된 기판을 세정한 후, 도 1c에 도시된 바와 같이, 하부전극(16) 표면에 MPS층(17)을 형성한다.
그러나, 반도체 소자의 고집적화가 가속화되면서 캐패시터용 홀 형성 시 노광 마진(margin) 부족 및 캐패시터 절연막(13)에서의 버블(bobble) 발생(도 1c의 100 부분)으로 인하여, MPS 형성 전 수행되는 세정 시 버블 부위가 확산하여 하부전극(16) 사이에 브리지(bridge)를 발생하여 단락(short)을 유발하게 된다. 이에 따라, 공정 상 표면확장실리콘(Surface Area Enhancement Silicon; SAES) 등급을 조정하여야 하므로 고집적화에 대응하는 안정적인 캐패시터 용량을 확보하기가 어렵다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 하부전극 사이의 단락을 방지하고 고집적화에 대응하는 안정적인 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 소정의 공정이 완료된 반도체 기판 상에 캐패시터 절연막을 형성하는 제 1 단계; 캐패시터 절연막을 일부 식각하여 소정 깊이의 홀을 형성하는 제 2 단계; 홀 측벽에 스페이서를 형성하는 제 3 단계; 제 2 및 제 3 단계를 기판의 일부가 노출될 때까지 소정 회수 만큼 순차적으로 반복 수행하여 스페이서에 의해 분리된 캐패시터용 홀을 형성하는 제 4 단계; 홀 표면에 하부전극을 형성하는 제 5 단계; 하부전극이 형성된 기판을 세정하는 제 6 단계; 및 하부전극 표면에 MPS층을 형성하는 제 7 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
바람직하게, 스페이서는 질화막으로 이루어지고, 캐패시터 절연막은 SOG막과 TEOS막의 이중막으로 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(20) 상에 층간절연막(21)을 형성하고, 층간절연막(21)을 식각하여 기판(20)을 일부 노출시키는 콘택홀을 형성한다. 그 다음, 콘택홀을 매립하도록 층간절연막(21) 상에 플러그 물질로서 폴리실리콘막을 증착하고, 에치백 또는 CMP에 의해 폴리실리콘막을 분리시켜 콘택홀에만 매립되어 기판(20)과 콘택하는 플러그(22)를 형성한다. 그 후, 기판 전면 상에 캐패시터 절연막(23)으로서 SOG막(23A)과 TEOS막(23B)을 순차적으로 증착하고, 캐패시터 절연막(23) 상에 폴리실리콘막을 증착 후 패터닝하여 하드마스크(24)를 형성한다. 그 다음, 하드마스크(24)를 이용하여 최적의 깊이 타겟으로 캐패시터 절연막(23)을 일부 식각하여 소정 깊이의 홀을 형성한다.
도 2b를 참조하면, 공지된 방법에 의해 하드마스크(24)를 제거하고, 홀을 포함하는 캐패시터 절연막(23) 상에 질화막을 증착 및 에치백하여 홀 측벽에 질화막 스페이서(25)를 형성한다.
도 2c를 참조하면, 하드마스크로서 질화막 스페이서(25)를 사용한 홀 형성, 질화막 증착 및 에치백 공정을 플러그(22)가 노출될 때까지 소정 회수만큼 반복 수행하여, 질화막 스페이서(25)에 의해 분리되면서 종래보다 큰 크기를 가지는 캐패시터용 홀을 형성한다. 그 다음, 캐패시터용 홀을 포함하는 질화막 스페이서(25) 상에 하부전극 물질로서 폴리실리콘막을 증착하고, 에치백 또는 CMP에 의해 분리시켜 홀 표면에만 콘케이브 구조의 하부전극(26)을 형성한다. 그 다음, 하부전극(26)이 형성된 기판을 세정하고, 도 2d에 도시된 바와 같이, 하부전극(26) 표면에 MPS층(27)을 형성한다.
상기 실시예에 의하면, 캐패시터 절연막을 다단계로 식각하고, 식각 후 질화막 스페이서를 다단계로 형성하여 캐패시터용 홀을 형성함으로써, 캐패시터용 홀 형성시 충분한 노광마진을 확보할 수 있을 뿐만 아니라 캐패시터 절연막에서의 버블 발생을 방지할 수 있으므로 하부전극 사이의 단락을 방지할 수 있게 된다. 또한, 캐패시터용 홀이 질화막 스페이서에 의해 서로 분리되어 종래에 비해 큰 크기를 가지므로, 하부전극의 SAES 등급을 상향시킬 수 있어 고집적화에 대응하는 안정적인 캐패시터 용량을 확보할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 하부전극 사이의 단락을 방지하면서 고집적화에 대응하는 안정적인 캐패시터 용량 확보를 가능하게 하므로 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 층간절연막
22 : 플러그 23 : 캐패시터 절연막
23A : SOG막 23B : TEOS막
24 : 하드마스크 25 : 질화막 스페이서
26 : 하부전극 27 : MPS층
Claims (4)
- 소정의 공정이 완료된 반도체 기판 상에 캐패시터 절연막을 형성하는 제 1 단계;상기 캐패시터 절연막을 일부 식각하여 소정 깊이의 홀을 형성하는 제 2 단계;상기 홀 측벽에 스페이서를 형성하는 제 3 단계;상기 제 2 및 제 3 단계를 상기 기판의 일부가 노출될 때까지 소정 회수만큼 순차적으로 반복 수행하여 스페이서에 의해 분리된 캐패시터용 홀을 형성하는 제 4 단계; 및상기 홀 표면에 하부전극을 형성하는 제 5 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 하부전극이 형성된 기판을 세정하는 제 6 단계; 및상기 하부전극 표면에 MPS층을 형성하는 제 7 단계를 더 포함하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 스페이서는 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 캐패시터 절연막은 SOG막과 TEOS막의 이중막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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