JP2008053323A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ヒューズ（ＦＵＳＥ）を備えた半導体装置の信頼性を向上する。
【解決手段】半導体基板１１の主面上に形成にされた多層配線を構成する層Ｍ１〜Ｍ６のうちの層Ｍ４に設けられた電気溶断型の救済用のヒューズ４ａおよび試験用のヒューズ４ｂと、ヒューズ４ａの近傍であって層Ｍ２および層Ｍ６に設けられた一対の導電板１０ａと、ヒューズ４ｂの近傍であって層Ｍ３および層Ｍ５に設けられた一対の導電板１０ｂとから構成する。ヒューズ４ｂと導電板１０ｂとの間が、ヒューズ４ａと導電板１０ａとの間より近いものとする。
【選択図】図６

Description

本発明は、半導体装置およびその製造技術に関し、特に、電気溶断型によって切断可能なヒューズを備えた半導体装置に適用して有効な技術に関するものである。

ＤＲＡＭ（Dynamic Random Access Memory）や電気的書き込みおよび消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ：Electrically Erasable Programmable Read Only Memory）等のメモリＬＳＩは、製造工程で生じた欠陥（不良）を救済するための冗長機能を備えることによって、半導体装置の信頼性および製造歩留りの向上を図っている。これは、半導体装置内にあらかじめ欠陥救済用のメモリセル列やメモリセル行（冗長回路）を用意しておき、メモリアレイ内に欠陥メモリセル列が生じた場合には、かかる欠陥メモリセルに入るアドレス信号を、欠陥救済用のメモリセル列に入力することによって所望のメモリ動作を行わせるという欠陥救済機能である。

例えば、欠陥メモリセルを欠陥救済用メモリセルによって置き換える場合、その欠陥メモリセルを特定するアドレス（欠陥アドレス）を記憶しておく必要がある。このような欠陥アドレスは、ヒューズ（ＦＵＳＥ）と呼ばれる素子によって、そのヒューズの切断／非切断に応じた情報を記憶させるのが一般的である。すなわち、欠陥メモリセルと欠陥救済用のメモリセルとの切り換えは、アドレス切り換え回路に接続されたヒューズを切断することによって行なわれる。なお、ヒューズには種々のものあるが、電流／電圧で切断可能なヒューズを電気溶断型ヒューズという。

特開２００５−３９２２０号公報（特許文献１）および特開２００５−５７１８６号公報（特許文献２）には、半導体基板上に搭載されるヒューズをより小さい電流または電圧により切断するための技術が開示されている。特許文献１では、ヒューズを構成する導電体が複数回折り返す構造が示されている。また、特許文献２では、ヒューズを導電板によって囲む構造が示されている。これらの構造はいずれも、ヒューズに電流を流したときにヒューズに発生する熱を蓄積させることによって、ヒューズの切断を容易とするものである。
特開２００５−３９２２０号公報 特開２００５−５７１８６号公報

本発明者らは、半導体基板の主面上に形成された複数の配線層（多層配線）のうちのある層に配置される電気溶断型（電気切断型）のヒューズ（ＦＵＳＥ）について検討を行っている。この電気溶断型ヒューズは、その切断／非切断に応じて１ビットの情報を記憶し、記憶されたデータを用いてメモリセルなどの欠陥救済に用いられるものである。

この電気溶断型ヒューズ（以下、単に「ヒューズ」という）は、ヒューズを構成する配線（ヒューズ配線）に電流を流し、配線温度を上昇させることで、その配線を切断（溶断）するものであり、このため切断の可否はヒューズ自身の抵抗に大きく影響を受ける。すなわち、製造ばらつきによって実際のヒューズ形状（最小寸法）がばらついて抵抗が増加した場合、ヒューズが所定の切断条件（電流／電圧）で切断不可能となる。したがって、ヒューズが所定の切断条件で切断しにくくなった場合や切断不可能の場合、ヒューズは欠陥救済としての役割を果たすことができない不具合が生じる。

そこで、欠陥メモリセルの欠陥救済として設計通りのヒューズが形成されているか否かを判断するために、形成後にヒューズに電流を流して抵抗値測定などのスクリーニング試験を行っている。ここで、スクリーニング試験の対象となるヒューズ（以下、「試験用ヒューズ」という）の平面形状は、実際の欠陥救済用ヒューズ（以下、「救済用ヒューズ」という）の平面形状と異なる形状とし、試験用ヒューズが切断しないようにしている。例えば、救済用ヒューズおよび試験用ヒューズの平面形状を直線形状とした場合、その長さを同一とし、救済用ヒューズの幅を０．１２μｍ程度、試験用ヒューズの幅を３μｍ程度と異なる形状としている。しかしながら、平面形状が異なるため抵抗値測定などの正確なスクリーニング試験を行うことができなかった。

また、救済用ヒューズと試験用ヒューズの平面形状を同一にした場合、その製造ばらつきによって抵抗がばらついてしまうため、所定の切断条件で試験を行うことができず、また所定の切断条件で試験を行っても試験用ヒューズを切断してしまうことがある。

本発明の目的は、半導体装置の信頼性を向上することのできる技術を提供することにある。

また、本発明の他の目的は、ヒューズが、製造ばらつきの影響を受け難くすることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、半導体基板の主面上に形成にされた多層配線のうちの中間層に設けられた電気溶断型の第１ヒューズおよび第２ヒューズと、前記第１ヒューズの近傍に設けられた第１導電板と、前記第２ヒューズの近傍に設けられた第２導電板とを有し、前記第２ヒューズと前記第２導電板との間が、前記第１ヒューズと前記第１導電板との間より近いものである。

また、本発明による前記半導体装置の製造方法は、前記第２ヒューズに所定の電流／電圧を印加して前記第２ヒューズの抵抗値を測定することによって、前記第２ヒューズの抵抗値を前記第１ヒューズの抵抗値と同定するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明の半導体装置の製造技術によれば、ヒューズがメモリセルなどの欠陥救済としての信頼性を向上することができる技術を提供することにある。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本発明の実施の形態１にかかる半導体装置は、半導体基板の主面上に形成された複数の配線層（多層配線）のうちの中間層に配置される電気溶断型（電気切断型）のヒューズ（ＦＵＳＥ）を備えている。この電気溶断型のヒューズ（以下、単に「ヒューズ」という）は、その切断（溶断）／非切断（非溶断）に応じて１ビットの情報を記憶し、記憶されたデータを用いてメモリセルなどの欠陥救済に用いられるものである。本実施の形態１にかかる半導体装置は、複数のヒューズが集まってヒューズマクロが構成され、また、その周辺にはメモリセルが複数個集まって例えばマトリクス状に配置されたメモリアレイを含むメモリマクロが構成されているものである。

図１は、本実施の形態１にかかる半導体装置の構成を示すものである。欠陥救済用のメモリセル列やメモリセル行（行と列のアレイ）からなる冗長回路部を構成するヒューズマクロ１は、種々のメモリマクロ２、３などにより共有されている。このため、救済のためのアドレス情報などは、ヒューズマクロ１によって、各メモリマクロ２、３などに供給されるようになっている。なお、メモリマクロ２、３はメモリアレイを含んで構成されており、例えば、メモリマクロ２はＤＲＡＭ（Dynamic Random Access Memory）などから構成されており、メモリマクロ３はＳＲＡＭ（Static Random Access Memory）などから構成されている。

図２は、ヒューズマクロ１のヒューズ４の領域を示すものである。１ビットを構成するヒューズ４と、その判定回路５が複数個並んで配置されている。それらヒューズ４および判定回路５の周辺領域には、バッファー記憶回路６が配置されており、メモリマクロ２、３などとのデータ処理速度を調整するものである。このヒューズ４が、切断あるいは非切断しているかによって、１ビットの情報を記憶し、記憶されたメモリアレイのメモリセルのアドレスなどのデータを用いて欠陥メモリセルの欠陥救済を行う。

図３は、ヒューズマクロ１の１ビット分の等価回路を示すものである。ヒューズ４を切断するための電界効果型トランジスタＱのドレイン（Ｄ）側には、ヒューズ４および判定回路５が接続されている。電界効果型トランジスタＱのゲート（Ｇ）側には、シフタ回路６を介してＡＮＤ回路７が接続されている。このＡＮＤ回路７は、切断用データ（救済データなど）、切断ビット確定用データおよび切断用信号によって論理演算し、これらすべての入力が例えば「Ｈ」であれば、電界効果型トランジスタＱのゲート（Ｇ）にヒューズ４を切断するための信号を出力するものである。

本実施の形態１では、切断用データは、フリップフロップ回路８ａに格納されている切断情報であり、「Ｈ」あるいは「Ｌ」としている。また、切断ビット確定用データは、フリップフロップ回路８ｂに格納されている切断対象の情報であり、切断対象にのみ「Ｈ」としている。さらに、切断用信号は、すべてのヒューズ４に対して「Ｈ」としている。これによりＡＮＤ回路７への入力がすべて「Ｈ」となったときに、電界効果型トランジスタＱはオン状態となって、ヒューズ４に電流が流れて、ヒューズ４が切断される。なお、本実施の形態１では、ヒューズ４を切断可能な最小電流は２０ｍＡ程度となるように、そのヒューズ４の形状などが調整されている。

図４は、ヒューズ４を切断するときのフロー図を示すものである。まず、図３に示したフリップフロップ回路８ａのデータの有無を確認し、あるヒューズ４（以下、「対象ヒューズ」という）に対して切断を行うか確定する。次いで、対象ヒューズが良品／欠陥品であるか否かの判定を行う。ここで、対象ヒューズが良品／欠陥品であるかは、事前に行われたスクリーニング試験の結果から把握されている。

次いで、対象ヒューズが良品であった場合、フリップフロップ回路８ｂに切断情報を格納する。これにより、前述したＡＮＤ回路７への入力がすべて「Ｈ」となり、電界効果型トランジスタＱはオン状態となって、対象ヒューズに電流が流れて、対象ヒューズを切断する。その後、救済されたメモリセルの動作試験を行う。

図５および図６は、それぞれ本実施の形態１におけるヒューズ４の平面形状および断面形状を示すものである。なお、図２に示したヒューズマクロ１の要部が拡大されて図５に示されている。

図５および図６に示すように、このヒューズ４は、第１のヒューズ４ａおよび第２のヒューズ４ｂを有しているが、共に所定の電圧によって電流が流れて切断する電気溶断型であるが、それぞれの役割は異なるものである。

本実施の形態１に係る半導体装置は、半導体基板１１と、半導体基板１１の主面上に形成にされた層Ｍ１〜Ｍ６からなる多層配線と、多層配線のうちの中間層の層Ｍ４に設けられ、電気溶断型のヒューズ４ａと、層Ｍ４と同層に設けられ、ヒューズ４ａと同一形状の電気溶断型のヒューズ４ｂと、切断時にヒューズ４ａが飛散するのを防止する導電板１０ａと、切断時にヒューズ４ｂが飛散するのを防止する導電板１０ｂとを有している。このようにヒューズ４ａおよびヒューズ４ｂの近傍には、切断したときに周辺が汚染されるのを防止するシールドとして導電板１０ａおよび導電板１０ｂが設けられている。なお、図５には、層Ｍ４に設けられたヒューズ４ａおよびヒューズ４ｂが示されているが、層Ｍ６（あるいは層Ｍ２）に設けられている導電板１０ａおよび層Ｍ５（あるいは層Ｍ３）に設けられている導電板１０ｂも併せて示されている。

ヒューズ４は、幅ａ、長さｂ、厚さｃの導電体からなり、その平面形状が図５に示すように、一方向（長さｂの方向）に延びた形状（直線形状）である。例えば、幅ａが０．１２μｍ程度、長さｂが８〜１０μｍ程度、厚さｃが１４０〜１８０μｍ程度である。このヒューズ４は、一方がＶＤＤ電源側の電極９ａと、他方がＶＳＳ電源側の電極９ｂと電気的に接続されており、電極９ａと電極９ｂとの間の所定の電圧によってヒューズ４に電流が流れる。なお、ヒューズ４の幅ａは、切断を容易にするため最小加工寸法から決定され、フューズ４の直前までは可能な限り幅広となっている。

図６に示すように、ヒューズ４ａおよびヒューズ４ｂは、半導体基板１１の主面上に形成された例えば６層からなる多層配線の中間層である層Ｍ４に設けられている。この半導体基板１１は、例えばｐ型の単結晶シリコン基板からなり、その主面にはヒューズ４を切断するための電界効果型トランジスタＱが形成されている。この電界効果型トランジスタＱは、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であり、導電性を有する多結晶シリコンからなるゲート電極１２、その両側に自己整合的に形成されたｎ型の半導体領域からなるソース／ドレイン１３およびゲート電極１２下のゲート絶縁膜１４を有している。

この電界効果型トランジスタＱの上部には、例えば６つの層Ｍ１〜Ｍ６からなる多層配線が形成されており、各層を絶縁分離する層間絶縁膜に配線１５ａ〜１５ｆが設けられている。これら配線１５ａ〜１５ｆは、例えばＣＭＰ（Chemical Mechanical Polishing）法によって形成され、銅（Ｃｕ）を主成分としてなるものである。この層Ｍ１の配線１５ａと電界効果型トランジスタＱのソース／ドレイン１３とはコンタクト１６を介して電気的に接続されており、配線１５ａ〜１５ｆが互いにビア１７ａ〜１７ｅを介して電気的に接続されている。このようにヒューズ４ａおよびヒューズ４ｂの近傍に配置されるビア１７ｂ〜１７ｅは、ヒューズ４ａおよびヒューズ４ｂが切断したときに周辺が汚染されるのを防止するシールドとしての役割も果たしている。

このような電界効果型トランジスタＱおよびの上部の多層配線は、周知の技術によって形成することができる。例えば、電界効果型トランジスタＱを形成後、層間絶縁膜を堆積して凹凸段差を平坦化し、ソース／ドレイン１３上およびゲート電極１２上に接続孔を形成してから導電膜の埋込みを行い、コンタクト１６を形成した後、１層目の層Ｍ１の配線１５ａ形成のための成膜および加工を行う。次に、配線１５ａ上に層間絶縁膜を堆積して平坦化した後、２層目の層Ｍ２の配線１５ｂとの接続孔および配線１５ｂの配線溝を形成して、接続孔および配線溝に導電膜の埋込みを行い、ビア１７ａおよび配線１５ｂを形成する。この際、ＣＭＰ法が用いられる。３層以上の層Ｍ３〜Ｍ６は、このサイクルを繰り返した後、パッシベーション膜を堆積し、外部電極が形成される。

多層配線の層Ｍ１〜Ｍ６のうち層Ｍ４には、配線１５ｄと共にヒューズ４ａおよびヒューズ４ｂが設けられており、このヒューズ４ａおよびヒューズ４ｂもＣＭＰ法を用いて配線１５ｄと同時に形成され、銅（Ｃｕ）を主成分としてなるものである。このためヒューズ４ａおよびヒューズ４ｂは配線（ヒューズ配線）から構成されるともいえる。電気溶断型ヒューズとして、例えばポリシリコンからなるものがある。しかしながら、ヒューズ配線の幅を狭くして切断し易くするためには、より微細化が可能な銅からなるものがより適している。

また、層Ｍ２には、配線１５ｂと共に導電板１０ａが設けられており、導電板１０ａもＣＭＰ法を用いて配線１５ｂと同時に形成され、銅（Ｃｕ）を主成分としてなるものである。また、層Ｍ６には、配線１５ｆと共に導電板１０ａが設けられており、導電板１０ａもＣＭＰ法を用いて配線１５ｆと同時に形成され、銅（Ｃｕ）を主成分としてなるものである。このため導電板１０ａは配線から構成されるともいえる。この層Ｍ２および層Ｍ６の一対の導電板１０ａは、ヒューズ４ａの近傍であって、層Ｍ４の上層である層Ｍ６および下層である層Ｍ２に設けられ、ヒューズ４ａが切断したときに飛散防止としての役割をするものである。

また、層Ｍ３には、配線１５ｃと共に導電板１０ｂが設けられており、導電板１０ｂもＣＭＰ法を用いて配線１５ｂと同時に形成され、銅（Ｃｕ）を主成分としてなるものである。また、層Ｍ５には、配線１５ｅと共に導電板１０ｂが設けられており、導電板１０ｂもＣＭＰ法を用いて配線１５ｅと同時に形成され、銅（Ｃｕ）を主成分としてなるものである。このため導電板１０ｂは配線から構成されるともいえる。この層Ｍ３および層Ｍ５の一対の導電板１０ｂは、ヒューズ４ｂの近傍であって、層Ｍ４の上層である層Ｍ５および下層である層Ｍ３に設けられ、ヒューズ４ｂが切断したときに飛散防止としての役割をするものである。なお、後述するが、導電板１０ｂは、ヒューズ４ｂに電流が流れて発熱した場合に、その熱を放散させるための放熱板としての役割もするものである。

ところで、電界効果型トランジスタＱ、多層配線、パッシベーション膜および外部電極などが形成された後、本実施の形態１では、欠陥メモリセルの欠陥救済用として設計通りのヒューズ４ａが形成されているか否かを判断するために、ヒューズ４ｂに電流／電圧を印加して抵抗値（配線抵抗値）測定などのスクリーニング試験を行う。なお、スクリーニング試験において、ヒューズ４ａに電流／電圧は印加しない。

中間層である層Ｍ４に設けられたヒューズ４のうちヒューズ４ａは、欠陥救済用として用いるもの（救済用ヒューズ）であり、電気溶断型のヒューズである。このヒューズ４ａは、例えばＤＲＡＭや電気的書き込みおよび消去が可能な不揮発性メモリなどのメモリＬＳＩにおいて製造工程で生じた欠陥（不良）のメモリセルを救済するための冗長機能としての役割をするものである。例えば、欠陥メモリセルをスペアによって置き換える場合、その欠陥メモリセルを特定するアドレス（欠陥アドレス）を記憶しておく必要がある。このような欠陥アドレスは、ヒューズ４ａによって、そのヒューズ４ａの切断／非切断に応じた情報を記憶させる。すなわち、欠陥メモリセルと欠陥救済用のメモリセルとの切り換えは、アドレス切り換え回路に接続されたヒューズ４ａを切断することによって行なうものである。このため切り替えをしなければならない状況の場合においては、所定の電流／電圧によってヒューズ４ａが切断（溶断）されなければならず、ヒューズ４ａの抵抗値が設計値通りとなるようにしなければならない。

本実施の形態１では、スクリーニング試験でヒューズ４ｂの抵抗値を測定することによって、ヒューズ４ｂの抵抗値をヒューズ４ａの抵抗値と同定する。さらに、この同定した抵抗値から、所定の電流／電圧では切断されないヒューズ４ａを検出する。これによって、所定の電流／電圧をヒューズ４ａに印加することなく、ヒューズ４ａが欠陥救済用としての機能を有する素子か否か、すなわち良品か不良品か否かの判定を行うことができる。

製造ばらつきによってヒューズ４ａの抵抗値が増加した場合、ヒューズが所定の切断条件（電流／電圧）で切断不可能となり、このような半導体装置は正常な機能を果たすことができなくなる。しかしながら、本実施の形態１では、スクリーニング試験によって不良品のヒューズ４ａを判別して除去するので、良品として判別されたヒューズ４ａを有する半導体装置を形成することができる。このため、半導体装置の信頼性および製造歩留まりを向上することができる。

一方、ヒューズ４のうちのヒューズ４ｂは、スクリーニング試験用として用いるもの（試験用ヒューズ）であり、ヒューズ４ａと同一形状の電気溶断型のヒューズである。このヒューズ４ｂは、欠陥メモリセルの欠陥救済としてヒューズ４ａが所定の切断条件で切断されるか否かを判断するための役割をするものである。具体的には、ヒューズ４ｂに対して所定の切断条件でスクリーニング試験を行い、測定したヒューズ４ｂの抵抗値をヒューズ４ａの抵抗値と同定し、この抵抗値が所定の範囲内であれば、ヒューズ４ａが所定の切断条件で切断されると判断する。

ところで、試験用ヒューズであるヒューズ４ｂは、救済用ヒューズであるヒューズ４ａが切断される所定の切断条件でスクリーニング試験が行われても切断されることはない。すなわち、ヒューズ４ａと同一の抵抗値とされるヒューズ４ｂに所定の切断条件でスクリーニング試験が行われてもヒューズ４ｂは切断されることはない。本実施の形態１では、図６に示すように、層Ｍ４に設けられているヒューズ４ｂの上層の層Ｍ５、下層の層Ｍ３に一対の導電板１０ｂを設けている。このため所定の切断条件でヒューズ４ｂに電流／電圧が印加されてヒューズ４ｂが発熱した場合であっても、導電板１０ｂが放熱板としてヒューズ４ｂが発熱した熱を放散し、ヒューズ４ｂを切断しにくくさせているものと考えられる。言い換えると、ヒューズ４ｂの近傍に導電板１０ｂを設けることによって、ヒューズ４ｂからの熱が蓄積されにくくなり、ヒューズ４ｂを切断しにくくさせているものと考えられる。したがって、導電板１０ｂは、前述したヒューズ４ｂが切断したときに飛散するのを防止する役割の他に、熱を放散する役割を有している。

一方、層Ｍ４に設けられているヒューズ４ａの上層Ｍ６、下層Ｍ２に一対の導電板１０ａを設けている。しかしながら、導電板１０ａは、熱を放散することよりもヒューズ４ａが切断したときの飛散防止の役割が大きいものと考えられる。

図５および図６に示したように、導電板１０ａおよび導電板１０ｂの形状は同一であるが、それらが設けられる層が異なる。すなわち、ヒューズ４ｂと導電板１０ｂとの間（距離ｙ２）が、ヒューズ４ａと導電板１０ａとの間（距離ｙ１）より近い。例えば、距離ｙ１は６００μｍ程度であり、距離ｙ２は２００μｍ程度である。

この導電板１０ｂによって、ヒューズ４ｂに電流／電圧を印加したときにヒューズ４ｂに発生する熱を蓄積させる影響は少なく、ヒューズ４ｂの切断が容易となるものではなく、反対に切断がされにくくなる。

したがって、救済用ヒューズであるヒューズ４ａとは同形状でありながら、切断不可能な試験用ヒューズであるヒューズ４ｂを配置することによって、所定の切断条件時のヒューズ４ａを流れる電流を測定でき、スクリーニング試験時に判明した切断不可能な抵抗値をもつヒューズ４ａを含むメモリマクロを検出することができる。また、この結果をフィードバックすることでスクリーニング試験時間を短縮することができる。

（実施の形態２）
前記実施の形態１では、多層配線のうちの中間層において、第１のヒューズ（救済用ヒューズ）と最も近傍の配線との間と、第２のヒューズ（試験用ヒューズ）と最も近傍の配線との間とが等しい場合について説明した。本実施の形態２では、第１のヒューズと最も近傍の配線との間が、第２のヒューズと最も近傍の配線との間より近い場合について説明する。なお、その他は、前記実施の形態１と同様であるので説明は省略する。

図７および図８は、それぞれ本実施の形態２におけるヒューズ４の平面形状および断面形状を示すものである。なお、図２に示したヒューズマクロ１の要部が拡大されて図７に示されている。

図７および図８に示すように、このヒューズ４は、第１のヒューズ４ａおよび第２のヒューズ４ｂを有しているが、共に所定の電圧によって電流が流れて切断する電気溶断型である。

本実施の形態２に係る半導体装置は、半導体基板１１と、半導体基板１１の主面上に形成にされた層Ｍ１〜Ｍ６からなる多層配線と、多層配線のうちの中間層の層Ｍ４に設けられ、電気溶断型のヒューズ４ａと、層Ｍ４と同層に設けられ、ヒューズ４ａと同一形状の電気溶断型のヒューズ４ｂと、切断時にヒューズ４ａが飛散するのを防止する導電板１０ａと、切断時にヒューズ４ｂが飛散するのを防止する導電板１０ｂとを有している。さらに、層Ｍ４に設けられ、ヒューズ４ａに最も近傍の配線１５ｅと、層Ｍ４に設けられ、ヒューズ４ｂに最も近傍の配線２０とを有している。このようにヒューズ４ａおよびヒューズ４ｂの近傍には、切断したときに周辺が汚染されるのを防止するシールドとして導電板１０ａおよび導電板１０ｂが設けられている。なお、図７には、層Ｍ４に設けられたヒューズ４ａおよびヒューズ４ｂが示されているが、層Ｍ６（あるいは層Ｍ２）に設けられている導電板１０ａおよび層Ｍ５（あるいは層Ｍ３）に設けられている導電板１０ｂも併せて示されている。

図８に示すように、ヒューズ４ｂと配線２０との間（距離ｘ２）が、ヒューズ４ａと配線２０との間（距離ｘ１）より近い。例えば、距離ｘ１は２μｍ程度であり、距離ｘ２は０．４μｍ程度である。後述するが、ヒューズ４ｂの近傍に配線２０を設けることによって、ヒューズ４ａの製造ばらつきを防止することができる。

ヒューズ４は、幅ａ、長さｂ、厚さｃの導電体からなり、図７に示すように、その平面形状が一方向（長さｂの方向）に延びた形状（直線形状）である。例えば、幅ａが０．１２μｍ程度、長さｂが１０μｍ程度、厚さｃが１４０〜１８０μｍ程度である。このヒューズ４は、一方がＶＤＤ電源側の電極９ａと、他方がＶＳＳ電源側の電極９ｂと電気的に接続されており、電極９ａと電極９ｂとの間の所定の電圧によってヒューズ４に電流が流れる。なお、ヒューズ４の幅ａは、切断を容易にするため最小加工寸法から決定され、ヒューズ４の直前までは可能な限り幅広となっている。

多層配線の層Ｍ１〜Ｍ６のうち層Ｍ４には、配線１５ｄと共に、ヒューズ４ａ、ヒューズ４ｂおよび配線２０が設けられており、このヒューズ４ａ、ヒューズ４ｂおよび配線２０もＣＭＰ法を用いて配線１５ｄと同時に形成され、銅（Ｃｕ）を主成分としてなるものである。このためヒューズ４ａおよびヒューズ４ｂは配線（ヒューズ配線）から構成されるともいえる。

配線２０は、電気的に独立したダミー配線であって、例えばヒューズ４ｂ、配線１５ｄなどとは電気的に接続されておらず、層Ｍ４においてヒューズ４ａと配線１５ｄとの間に配置されている。このように配線２０を電気的に独立とすることによって、ヒューズ４ｂが試験時に切断され、飛散して配線２０まで到達した場合であっても、配線２０を介して短絡することを防止することができる。

このように、救済用ヒューズであるヒューズ４ａは、切断を容易にするために最小加工寸法の配線から構成される。また、ヒューズ４ａの切断時に周辺汚染を防止するためヒューズ４ａは、近傍の配線１５ｄから一定の間隔を開けて配置されるため、疎の状態となっている。さらに、図２に示したように、ヒューズ列の両端側に配置されるヒューズ４ａは、平坦化などの製造ばらつきの影響が懸念される。

そこで、本実施の形態２で示したように、ヒューズ列の両端に試験用ヒューズであるヒューズ４ｂを配置し、そのヒューズ４ｂと配線１５ｄとの間に電気的に独立した配線２０を配置することによって、層Ｍ４の平坦化を図ることができる。すなわち、ヒューズ４ａの形状の製造ばらつきを低減することができる。

（実施の形態３）
前記実施の形態１では、平面形状が一方向に延びた直線形状のヒューズについて説明した。本実施の形態３では、平面形状が一方向に延びた後少なくとも１回折り返した形状のヒューズについて説明する。なお、その他は、前記実施の形態１と同様であるので説明は省略する。

図９および図１０は、それぞれ本実施の形態３におけるヒューズ４の平面形状および断面形状を示すものである。なお、図２に示したヒューズマクロ１の要部が拡大されて図９に示されている。

図９および図１０に示すように、このヒューズ４は、第１のヒューズ４ａおよび第２のヒューズ４ｂを有しているが、共に所定の電圧によって電流が流れて切断する電気溶断型であるが、それぞれの役割は異なるものである。

本実施の形態３に係る半導体装置は、半導体基板１１と、半導体基板１１の主面上に形成にされた層Ｍ１〜Ｍ６からなる多層配線と、多層配線のうちの中間層の層Ｍ４に設けられ、電気溶断型のヒューズ４ａと、層Ｍ４と同層に設けられ、ヒューズ４ａと同一形状の電気溶断型のヒューズ４ｂと、切断時にヒューズ４ａが飛散するのを防止する導電板１０ａと、切断時にヒューズ４ｂが飛散するのを防止する導電板１０ｂとを有している。このようにヒューズ４ａおよびヒューズ４ｂの近傍には、切断したときに周辺が汚染されるのを防止するシールドとして導電板１０ａおよび導電板１０ｂが設けられている。なお、図９には、層Ｍ４に設けられたヒューズ４ａおよびヒューズ４ｂが示されているが、層Ｍ６（あるいは層Ｍ２）に設けられている導電板１０ａおよび層Ｍ５（あるいは層Ｍ３）に設けられている導電板１０ｂも併せて示されている。

ヒューズ４は、導電体からなり、図５に示すように、平面形状が一方向に延びた後少なくとも１回折り返した形状である。このヒューズ４は、一方がＶＤＤ電源側の電極９ａと、他方がＶＳＳ電源側の電極９ｂと電気的に接続されており、電極９ａと電極９ｂとの間の所定の電圧によってヒューズ４に電流が流れる。なお、本願において「折り返す」とは、ヒューズ４の平面形状において９０度より大きく折り返す箇所（コーナー部）のことである。

多層配線の層Ｍ１〜Ｍ６のうち層Ｍ４には、配線１５ｄと共に、ヒューズ４ａおよびヒューズ４ｂが設けられており、このヒューズ４ａおよびヒューズ４ｂもＣＭＰ法を用いて配線１５ｄと同時に形成され、銅（Ｃｕ）を主成分としてなるものである。このためヒューズ４ａおよびヒューズ４ｂは配線（ヒューズ配線）から構成されるともいえる。

このように本実施の形態３に係るヒューズ４は、コーナー部を有する平面形状とすることによって、直線形状のみと比較して電圧／電流印加時において比較的高い温度に保たれる。したがって、ヒューズ４ａはより小さい電圧／電流によって切断することができることとなり、例えばメモリマクロを有する半導体装置の信頼性を向上することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、救済用のヒューズおよび試験用のヒューズの平面形状を一方向に延びた形状あるいは一方向に延びた後少なくとも１回折り返した形状としたが、それぞれのヒューズの形状が同一であれば良い。

また、例えば、前記実施の形態１では、救済用のヒューズからなるヒューズ列の両端に試験用のヒューズを設けた場合について説明したが、ヒューズ列の両端に限らず、例えばヒューズ列の片側や列内にも適用することができる。

本発明は、半導体装置を製造する製造業に幅広く利用されるものである。

本発明の実施の形態１における半導体装置の構成を示す説明図である。 図１における半導体装置の要部を示す説明図である。 図１におけるヒューズマクロの１ビット分の等価回路を示す説明図である。 図３におけるヒューズを切断するためのフロー図である。 本発明の実施の形態１におけるヒューズの平面図である。 図５におけるＸ−Ｘ線の断面図である。 本発明の実施の形態２におけるヒューズの平面図である。 図７におけるＸ−Ｘ線の断面図である。 本発明の実施の形態３におけるヒューズの平面図である。 図９におけるＸ−Ｘ線の断面図である。

符号の説明

１ ヒューズマクロ
２、３ メモリマクロ
４、４ａ、４ｂ ヒューズ
５ 判定回路
６ シフタ回路
７ ＡＮＤ回路
８ａ、８ｂ フリップフロップ回路
９ａ、９ｂ 電極
１０ａ、１０ｂ 導電板
１１ 半導体基板
１２ ゲート電極
１３ ソース／ドレイン
１４ ゲート絶縁膜
１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ、１５ｆ 配線
１６ コンタクト
１７ ビア
２０ 配線
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６ 層
Ｑ 電界効果型トランジスタ

Claims (15)

1. 半導体基板と、
   前記半導体基板の主面上に形成にされた多層配線と、
   前記多層配線のうちの中間層に設けられ、電気溶断型の第１ヒューズと、
   前記中間層と同層に設けられ、前記第１ヒューズと同一形状の電気溶断型の第２ヒューズと、
   前記第１ヒューズの近傍であって、前記中間層の上層または下層の少なくともいずれか一方に設けられた第１導電板と、
   前記第２ヒューズの近傍であって、前記中間層の上層または下層の少なくともいずれか一方に設けられた第２導電板とを有する半導体装置であって、
   前記第２ヒューズと前記第２導電板との間が、前記第１ヒューズと前記第１導電板との間より近いことを特徴とする半導体装置。
2. 前記中間層に設けられ、前記第１ヒューズに最も近傍の第１配線と、
   前記中間層に設けられ、前記第２ヒューズに最も近傍であって、電気的に独立した第２配線とを有し、
   前記第２ヒューズと前記第２配線との間が、前記第１ヒューズと前記第１配線との間より近いことを特徴とする請求項１記載の半導体装置。
3. 前記第１ヒューズ、前記第２ヒューズ、前記第１配線および前記第２配線は、ＣＭＰ法を用いて同時に形成されていることを特徴とする請求項２記載の半導体装置。
4. 前記中間層において、
   前記第１ヒューズが複数並べられて列をなしており、
   前記第２ヒューズが前記列の端に配置されていることを特徴とする請求項２記載の半導体装置。
5. 前記第１ヒューズおよび前記第２ヒューズは、平面形状が一方向に延びた形状であることを特徴とする請求項１記載の半導体装置。
6. 前記第１ヒューズおよび前記第２ヒューズは、平面形状が一方向に延びた後少なくとも１回折り返した形状であることを特徴とする請求項１記載の半導体装置。
7. 半導体基板と、
   前記半導体基板の主面上に形成にされた多層配線と、
   前記多層配線のうちの中間層に設けられ、電気溶断型の第１ヒューズと、
   前記中間層と同層に設けられ、前記第１ヒューズと同一形状の電気溶断型の第２ヒューズと、
   前記第１ヒューズの近傍であって、前記中間層の上層および下層に設けられた一対の第１導電板と、
   前記第２ヒューズの近傍であって、前記中間層の上層および下層に設けられた一対の第２導電板とを有する半導体装置であって、
   前記第２ヒューズと前記第２導電板との間が、前記第１ヒューズと前記第１導電板との間より近いことを特徴とする半導体装置。
8. 前記中間層に設けられ、前記第１ヒューズに最も近傍の第１配線と、
   前記中間層に設けられ、前記第２ヒューズに最も近傍であって、電気的に独立した第２配線とを有し、
   前記第２ヒューズと前記第２配線との間が、前記第１ヒューズと前記第１配線との間より近いことを特徴とする請求項７記載の半導体装置。
9. 前記第１ヒューズ、前記第２ヒューズ、前記第１配線および前記第２配線は、ＣＭＰ法を用いて同時に形成されていることを特徴とする請求項８記載の半導体装置。
10. 前記第１ヒューズ、前記第２ヒューズ、前記第１配線および前記第２配線は、銅を主成分としてなることを特徴とする請求項８記載の半導体装置。
11. 前記中間層において、
    前記第１ヒューズが複数並べられて列をなしており、
    前記第２ヒューズが前記列の端に配置されていることを特徴とする請求項８記載の半導体装置。
12. 前記第１ヒューズおよび前記第２ヒューズは、平面形状が一方向に延びた形状であることを特徴とする請求項７記載の半導体装置。
13. 前記第１ヒューズおよび前記第２ヒューズは、平面形状が一方向に延びた後少なくとも１回折り返した形状であることを特徴とする請求項７記載の半導体装置。
14. 半導体基板と、
    前記半導体基板の主面上に形成にされた多層配線と、
    前記多層配線のうちの中間層に設けられ、電気溶断型の第１ヒューズと、
    前記中間層と同層に設けられ、前記第１ヒューズと同一形状の電気溶断型の第２ヒューズと、
    前記第１ヒューズの近傍であって、前記中間層の上層および下層に設けられた一対の第１導電板と、
    前記第２ヒューズの近傍であって、前記中間層の上層および下層に設けられた一対の第２導電板とを有する半導体装置の製造方法であって、
    前記第２ヒューズに所定の電流／電圧を印加して前記第２ヒューズの抵抗値を測定することによって、前記第２ヒューズの抵抗値を前記第１ヒューズの抵抗値と同定することを特徴とする半導体装置の製造方法。
15. 前記所定の電流／電圧では切断されない前記第１ヒューズを検出することを特徴とする請求項１４記載の半導体装置の製造方法。

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