JP2006073947A - ヒューズ構造 - Google Patents

Abstract

【課題】 上層電気ヒューズの一端と下層電気ヒューズの一端にかかる電位を容易に一致させることができるヒューズ構造を得る。
【解決手段】 本発明のヒューズ構造は、上下に配置された上層電気ヒューズ及び下層電気ヒューズを有する。そして、これらの上層電気ヒューズ及び下層電気ヒューズは、電気的にバイアスを加えることで溶断することができる。さらに、上層電気ヒューズの一端と下層電気ヒューズの一端は、共通接続されている。
【選択図】 図１

Description

本発明は、電気的にバイアスを加えることで溶断することができる電気ヒューズを用いたヒューズ構造に関するものである。

近年の大容量化された半導体装置において、メモリ部を構成する全てのメモリセルを不具合なく製造し、正常に機能させることは難しい。そこで、不良メモリセルを有するメモリアレイ（列アレイ、行アレイ）を予備のメモリアレイと置換するために冗長回路が設けられている。これにより、半導体装置そのものが不良品になるのを防止し、半導体装置の製造歩留まりの向上を図っている。

このようなメモリアレイの置換にはヒューズが用いられる。一般的には、ヒューズを切断することで、不良メモリセルを有するメモリアレイを選択不能とし、予備のメモリアレイが選択可能となる。

ここで、ヒューズにはレーザヒューズと電気ヒューズがある。レーザヒューズは、レーザ光の照射によって導電部を溶断することで情報の書き込みが可能である。これに対し、電気ヒューズは、両端子に高電圧を印加することで容量を絶縁破壊するか、又は、電流を流すことで配線を溶断することで情報の書き込みが可能である。

また、冗長回路は行アレイ及び列アレイごとに複数本準備されており、この冗長回路の数を最大として不良メモリセルを有するメモリアレイを置換できる。救済歩留まりを上げるためには冗長回路を増やせばよい。ただし、不良箇所のアドレス情報などを保持するため一つの不良に対して１０本程度のヒューズが必要である。従って、１つの不良を救済するだけでも数十μｍ^２程度の面積が必要であり、ヒューズの占める面積がチップ全体に対して無視できない大きさとなっている。

そこで、複数のヒューズを上下方向に積層して配置したヒューズ構造（例えば、特許文献１の図３〜５参照）を用いることで、ヒューズの占める面積を小さくすることができる。この場合、下層のヒューズをレーザで切断するのが困難なため、レーザヒューズよりも電気ヒューズを用いるのが好ましい。

特開２００２−７６１２６号公報

従来は、上層電気ヒューズの一端と下層電気ヒューズの一端を別個にＧＮＤに接続していた。従って、両ヒューズの一端にかかる電位を一致させるには、両ヒューズとＧＮＤの間の配線抵抗が一致するようにレイアウトしなければならなかった。

また、従来は、上層電気ヒューズ及び下層電気ヒューズの間に層間絶縁膜を設けて、両者を隔離していた。しかし、上層電気ヒューズ又は下層電気ヒューズの何れか一方又は両方を溶断すると、溶けたヒューズ材が絶縁膜中に拡散し、他方のヒューズと短絡してしまうという問題があった。

また、電気ヒューズの両端にかかる電位を制御するために、スイッチング回路としてトランジスタが設けられている。そして、電気ヒューズを切断するためには、このトランジスタにより大電流を流す必要がある。しかし、駆動能力を大きくするためにトランジスタのゲート幅を大きくすると、面積が大きくなってしまうという問題があった。

本発明は、上述のような課題を解決するためになされたもので、その第１の目的は、上層電気ヒューズの一端と下層電気ヒューズの一端にかかる電位を容易に一致させることができるヒューズ構造を得るものである。

第２の目的は、上層電気ヒューズと下層電気ヒューズの短絡を防止することができるヒューズ構造を得ることである。

第３の目的は、電気ヒューズの両端にかかる電位を制御するためにトランジスタが設けられたヒューズ構造であって、面積を増加させることなく、当該トランジスタの駆動能力を向上させることができるヒューズ構造を得る。

本発明に係るヒューズ構造は、電気的にバイアスを加えることで溶断することができる、上下に配置された上層電気ヒューズ及び下層電気ヒューズを有し、上層電気ヒューズの一端と下層電気ヒューズの一端は共通接続されている。本発明のその他の特徴は以下に明らかにする。

本発明により、上層電気ヒューズの一端と下層電気ヒューズの一端にかかる電位を容易に一致させることができる。

実施の形態１．
本発明の実施の形態１に係るヒューズ構造の断面図を図１（ａ）に、各層ごとの上面図を図１（ｂ）に、斜視図を図２に示す。図示のように、層間絶縁膜中に、上層電気ヒューズ１１及び下層電気ヒューズ１２が、互いに干渉しないように上下に配置されている。ただし、ここでは上層電気ヒューズ１１と下層電気ヒューズ１２は互いに平行になるように配置されているが、両者が垂直になるように配置してもよい。

この上層電気ヒューズ１１及び下層電気ヒューズ１２を溶断することで情報の書き込みが可能である。例えば任意のアドレスを１６進数でｅ７と仮定すると、これを２進数で表すと１１１００１１１となる。これを認識するためには８本のヒューズを用いればよい。従って、図２のヒューズセットを用いることで足りる。

また、上記のように２段構造にすることで平面構造に比べて２倍のヒューズを同一面積内に配置することができる。そして、３層以上の積層構造を採用することで、さらに多くのヒューズを同一面積内に配置することもできる。

この上層電気ヒューズ１１及び下層電気ヒューズ１２は、配線材料又はその他の溶融可能な材料で構成され、電気的にバイアスを加えることでジュール熱又はエレクトロマイグレーションにより溶断することができる。具体的には、Ｃｕ，Ａｌ，ＰｌｏｙＳｉ等の材質で構成されている。

また、上層電気ヒューズ１１及び下層電気ヒューズ１２の両端部分は、幅が数μｍレベルであり、抵抗が低くなっている。一方、上層電気ヒューズ１１及び下層電気ヒューズ１２の中央の細線部１１ａ，１２ａは、幅がサブμｍレベルであり、抵抗が大きくなっている。これにより、両端にバイアスを与えて数ｍＡ程度の大電流を流すと、ジュール熱により細線部１１ａ，１２ａが切断される。

また、上層電気ヒューズ１１の一端と下層電気ヒューズ１２の一端が、コンタクト１３により共通接続され、さらに、コンタクト１４及び上層配線１５を介してＧＮＤに接続されている。なお、コンタクト１３，１４は、Ｃｕ，Ａｌ，ＰｏｌｙＳｉ，Ｗ，Ｔｉ等のメタル材で構成される。

一方、上層電気ヒューズ１１の他端は、コンタクト１６、配線１７及びコンタクト１８を介して下層配線１９に接続されている。ただし、配線１７は、下層電気ヒューズ１２と同じ層であるため、下層電気ヒューズ１２からの影響を受けないように一定の間隔を置いて配置されている。なお、配線１７で止めて回路構成してもよく、下層配線１９に接続することは必ずしも必要ではない。

また、下層電気ヒューズ１２の他端は、コンタクト２１を介して下層配線２２に接続されている。そして、図示は省略するが、下層配線１９，２２は、それぞれスイッチング回路を介して電源に接続される。

このヒューズ構造の回路構成を図３に示す。上層電気ヒューズ１１と下層電気ヒューズの一端は共通接続され、ＧＮＤに接続されている。また、上層電気ヒューズ１１の他端はスイッチング回路であるトランジスタ２３を介して電源ＶＤＤに接続され、下層電気ヒューズ１２の他端はスイッチング回路であるトランジスタ２４を介して電源ＶＤＤに接続されている。この電源ＶＤＤは１〜数Ｖの任意の電圧に設定されている。

信号をかけるか否かによらず、トランジスタ２３，２４のソース・ドレインにはＶＤＤとＧＮＤのバイアスが印加されている。そして、トランジスタ２３，２４のゲートにそれぞれゲート信号Ｆｏｎ１，Ｆｏｎ２をかけるかどうかにより、ヒューズ両端に電圧をかけるかどうかを制御する。ｐチャネルトランジスタの場合、ゲート信号をゲートの閾値電圧以下に下げると、ゲートはオンし、電気ヒューズ両端にバイアスがかかる。これにより、バイアスの印加された電気ヒューズの細線部でジュール熱により温度が上昇し、さらに抵抗上昇が起こり、ヒューズが切断される。

なお、ヒューズが切断されたか否かは、例えばラッチ型の判定回路２５，２６により検出し、出力信号Ｐ_ｏｕｔによって出力させる。

ここでは、スイッチング回路として、ｐチャネルトランジスタを電気ヒューズの電源ＶＤＤ側に接続したものを用いているが、ｎチャネルトランジスタを電気ヒューズのＧＮＤ側に接続したものを用いてもよい。

また、上層電気ヒューズ１１は下層電気ヒューズ１２より配線方向に長くなっているが、上層電気ヒューズの細線部１１ａの長さ及び幅は下層電気ヒューズの細線部１２ａと同じにする。また、上層電気ヒューズ１１に接続される配線及びコンタクトの抵抗も、下層電気ヒューズ１２に接続される配線及びコンタクトの抵抗とほぼ同じにする。これにより、上層電気ヒューズ１１と下層電気ヒューズ１２を同じ条件で切断することができる。

上記のように上層電気ヒューズの一端と下層電気ヒューズの一端がコンタクトにより接続されているため、上層電気ヒューズ１１の一端と下層電気ヒューズ１２の一端にかかるＧＮＤレベルを容易に一致させることができる。また、従来のように上層電気ヒューズ１１と下層電気ヒューズ１２を別個にＧＮＤに接続させるのに比べて、引き回す配線の面積を小さくすることもできる。

実施の形態２．
図４は、本発明の実施の形態２に係るヒューズ構造を示す横方向からの断面図（ａ）、各層の上面図（ｂ）、縦方向からの断面図（ｃ）である。実施の形態１と同様に、層間絶縁膜中に、上層電気ヒューズ１１及び下層電気ヒューズ１２が、互いに干渉しないように上下に配置されている。

そして、上層電気ヒューズ１１及び下層電気ヒューズ１２の間にシールド層２７が配置されている。ただし、シールド層２７は上層電気ヒューズ１１及び下層電気ヒューズ１２とは層間絶縁膜により隔離されており、上層電気ヒューズ１１及び下層電気ヒューズ１２に対して電気的に孤立している。

また、シールド層２７は、メタル等の材質で構成され、電気的にフローティングである。そして、同じＭｃ番目の層にある他の配線等と同時に形成することができる。また、図５に示すように、横方向に隣接するヒューズに共通してシールド層２７を設けてもよい。

以上のように、シールド層２７を設けたことにより、上層電気ヒューズと下層電気ヒューズの短絡を防止することができる。

なお、シールド層を下層電気ヒューズと基板の間に配置することで基板への汚染を抑制することができる。また、シールド層を上層電気ヒューズの上部に配置することで表面からの水分などの進入を抑制することができる。

実施の形態３．
図６は、本発明の実施の形態３に係るヒューズ構造を示す横方向からの断面図（ａ）、各層の上面図（ｂ）、縦方向からの断面図（ｃ）である。

図示のように、電気ヒューズ３１の左端はコンタクト３２を介して、ＧＮＤに接続された上層配線３３に接続されている。電気ヒューズ３１の長さは、数μｍから数十μｍである。

また、電気ヒューズ３２の右端はコンタクト３４を介して下層配線３５に接続されている。下層配線３５は、さらに下層に形成されたトランジスタに接続されている。

このトランジスタは、電気ヒューズ３１の両端にかかる電位を制御するためのスイッチング回路であり、ソース・ドレイン領域３７とゲート電極３８を有する。また、トランジスタは、コンタクト３９を介して、電源ＶＤＤに接続された配線４０とも接続されている。

ここで、下層配線３５、トランジスタのゲート電極３８は、電気ヒューズ３１の真下に、電気ヒューズ３１と平行に配置されている。これにより、面積を増加させることなく、トランジスタのゲート幅をヒューズの長さまで拡張して駆動能力を向上させることができる。また、電気ヒューズとトランジスタの距離を小さくすることで配線抵抗を抑えることもできる。

本発明の実施の形態１に係るヒューズ構造を示す断面図（ａ）、各層ごとの上面図（ｂ）である。 本発明の実施の形態１に係るヒューズ構造を示す斜視図である。 本発明の実施の形態１に係るヒューズ構造を示す回路構成である。 本発明の実施の形態２に係るヒューズ構造を示す横方向からの断面図（ａ）、各層の上面図（ｂ）、縦方向からの断面図（ｃ）である。 本発明の実施の形態２に係る別のヒューズ構造を示す縦方向からの断面図である。 本発明の実施の形態３に係るヒューズ構造を示す横方向からの断面図（ａ）、各層の上面図（ｂ）、縦方向からの断面図（ｃ）である。

符号の説明

１１ 上層電気ヒューズ
１１ａ，１２ａ 細線部
１２ 下層電気ヒューズ
１３，１４，１６，１８，２１，３９ コンタクト
１５，３３ 上層配線
１７ 配線
１９，２２，３５ 下層配線
２３，２４ トランジスタ
２５，２６ 判定回路
２７ シールド層
３１ 電気ヒューズ
３２，３４ コンタクト
３７ ソース・ドレイン領域
３８ ゲート電極
４０ 配線

Claims (3)

1. 電気的にバイアスを加えることで溶断することができる、上下に配置された上層電気ヒューズ及び下層電気ヒューズを有し、
   前記上層電気ヒューズの一端と前記下層電気ヒューズの一端が共通接続されていることを特徴とするヒューズ構造。
2. 電気的にバイアスを加えることで溶断することができる、上下に配置された上層電気ヒューズ及び下層電気ヒューズと、
   前記上層電気ヒューズと前記下層電気ヒューズの間に配置され、前記上層電気ヒューズ及び前記下層電気ヒューズに対して電気的に孤立したシールド層とを有することを特徴とするヒューズ構造。
3. 電気的にバイアスを加えることで溶断することができる電気ヒューズと、
   前記電気ヒューズの両端にかかる電位を制御するためのトランジスタとを有し、
   前記トランジスタのゲート電極は、前記電気ヒューズの真下に配置されていることを特徴とするヒューズ構造。
   

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