JP2012043970A - 半導体装置、メモリ装置への書込方法、メモリ装置からの読出方法、及び半導体装置の製造方法 - Google Patents

半導体装置、メモリ装置への書込方法、メモリ装置からの読出方法、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができない半導体装置を提供する。
【解決手段】第１半導体素子１００は基板上に形成されており、第１絶縁膜、第１電極、及び第１拡散層を備えている。第２半導体素子２００は基板に形成されており、第２絶縁膜、第２電極、及び第２拡散層を備えている。第２電極は第１電極に接続している。制御トランジスタ３００は、ソース及びドレインの一方が第１電極及び第２電極に接続しており、ソース及びドレインの他方がビットラインＢＬ１に接続しており、ゲート電極がワードラインＷＬ１に接続している。第１電位制御ラインＳＬ１−１は第１拡散層に接続しており、第１拡散層の電位を制御する。第２電位制御ラインＳＬ１−２は第２拡散層に接続しており、第２拡散層の電位を制御する。
【選択図】図１

Description

本発明はメモリとして機能する半導体装置、メモリ装置への書込方法、メモリ装置からの読出方法、及び半導体装置の製造方法に関する。
メモリ素子の一つに、書き換えが不可である不揮発性記憶素子（ＯＴＰ：One Time Programmable device）がある。ＯＴＰ素子には、ゲート電極と同一の材料（例えばポリシリコン）や配線と同一の材料（例えばＣｕやＡｌ）で構成されるヒューズを、エレクトロマイグレーション又は溶融により切断するタイプのメモリ素子が一般的に知られている。
近年は、ＯＴＰ装置に対し、書き込まれた情報を解析しにくいことも要求されている。ヒューズを切断するタイプのメモリ素子の場合、切断の有無を画像処理等により容易に解析できるため、書き込まれた情報を解析できる、という問題がある。
近年、ＯＴＰ素子としてアンチヒューズ型のメモリ素子が開発されている。アンチヒューズ型のメモリ素子は、ゲート絶縁膜やＭＩＭ容量などの絶縁膜にブレークダウン電圧以上の電圧を印加して絶縁破壊させることにより、情報を書き込むものである（例えば特許文献１参照）。また特許文献２には、２ビットの情報を記憶するときに２つのアンチヒューズ型のメモリ素子を用いることが記載されている。また特許文献３には、２値よりも多値の情報を持たせるために、複数のアンチヒューズ素子を並列に設けることが記載されている。ゲート絶縁膜を破壊するアンチヒューズ型のメモリ素子は、適切な条件を選択して絶縁膜を破壊すると、その破壊箇所を画像処理等で解析することは困難である。
特開２０１０−１１３７４６号公報 特開２０１０−１０３５６３号公報 特開２００９−１１７４６１号公報
アンチヒューズ型のメモリ素子においても、ボルテージコントラスト法など、電極（例えばゲート電極）へのチャージアップの有無を解析する手法を用いると、書き込まれた情報を解析することができる。その理由は以下の通りである。絶縁膜（例えばゲート絶縁膜）が絶縁破壊されていない場合、電極に接続する配線に電荷を照射すると、この電荷が電極に蓄積する。一方、絶縁膜が絶縁破壊されている場合、電極に接続する配線に電荷を照射しても、この電荷は絶縁膜を介して下地（例えば基板）に逃げていく。このため、電極へのチャージアップの有無を解析する手法を用いると、書き込まれた情報を解析することができてしまう。
本発明によれば、基板と、
前記基板上に形成された第１絶縁膜、前記第１絶縁膜上に形成された第１電極、及び前記基板に形成されていて平面視で前記第１電極に少なくとも隣接する第１拡散層と、を備える第１半導体素子と、
前記基板上に形成された第２絶縁膜、前記第２絶縁膜上に形成されていて前記第１電極に接続している第２電極、及び前記基板に形成されていて平面視で前記第２電極に少なくとも隣接する第２拡散層と、を備える第２半導体素子と、
ビットラインと、
ワードラインと、
ソース及びドレインの一方が前記第１電極及び前記第２電極に接続しており、ソース及びドレインの他方が前記ビットラインに接続しており、ゲート電極が前記ワードラインに接続している制御トランジスタと、
前記第１拡散層の電位を制御する第１電位制御部と、
前記第２拡散層の電位を制御する第２電位制御部と、
を備える半導体装置が提供される。
本発明において、第１半導体素子を、短絡部が形成されているか否かで１ビットの情報を記憶するメモリ素子として使用することができる。すなわち、第１絶縁膜が絶縁破壊しているか否かにより、第１半導体素子に１又は０を書き込むことができる。そして第２半導体素子は、第１半導体素子のダミー素子として使用することができる。具体的には、第１絶縁膜が絶縁破壊している場合、第２絶縁膜は絶縁破壊されないようにして、第１絶縁膜が絶縁破壊していない場合、第２絶縁膜は絶縁破壊されるようにする。このようにすると、第２半導体素子の第２電極が第１半導体素子の第１電極に接続しているため、第１半導体素子に１及び０のいずれが書き込まれた場合であっても、第１電極には照射された電荷が蓄積しない。従って、電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することはできない。なお本発明において、第１拡散層と第１電極がオフセットされている場合も、第１拡散層と第１電極は隣接しているといえる。また第２拡散層と第２電極がオフセットされている場合も、第２拡散層と第２電極は隣接しているといえる。ここでのオフセットの量は、上記した作用が生じる範囲内において適宜定められる。
本発明によれば、基板と、
前記基板上に形成された第１絶縁膜、前記第１絶縁膜上に形成された第１電極、及び前記基板に形成されていて平面視で前記第１電極に少なくとも隣接する第１拡散層と、を備える第１半導体素子と、
前記基板上に形成された第２絶縁膜、前記第２絶縁膜上に形成されていて前記第１電極に接続している第２電極、及び前記基板に形成されていて平面視で前記第２電極に少なくとも隣接する第２拡散層と、を備える第２半導体素子と、
ビットラインと、
ワードラインと、
ソース及びドレインの一方が前記第１電極及び前記第２電極に接続しており、ソース及びドレインの他方が前記ビットラインに接続しており、ゲート電極が前記ワードラインに接続している制御トランジスタと、
を備えるメモリ装置を準備し、
少なくとも一組の前記第１半導体素子及び前記第２半導体素子により一つのメモリセルが構成されており、
前記メモリセルに１を書込むときには、前記第１拡散層に第１電位を印加し、前記第２拡散層に前記第１電位より高い第４電位を印加し、前記ビットラインにハイ信号を入力するとともに、前記ワードラインに信号を入力して前記制御トランジスタをオンし、
前記メモリセルに０を書込むときには、前記第１拡散層に前記第１電位より高い第２電位を印加し、前記第２拡散層に前記第２電位及び前記第４電位より低い第３電位を印加し、前記ビットラインにハイ信号を入力するとともに、前記ワードラインに信号を入力して前記制御トランジスタをオンし、
前記第１電位と前記ハイ信号との電位差、及び前記第３電位と前記ハイ信号との電位差は、いずれも前記第１絶縁膜及び前記第２絶縁膜を絶縁破壊する大きさであり、
前記第２電位と前記ハイ信号との電位差、及び前記第４電位と前記ハイ信号との電位差は、いずれも前記第１絶縁膜及び前記第２絶縁膜を絶縁破壊しない大きさであるメモリ装置への書込方法が提供される。
本発明によれば、メモリ装置から情報を読み出す情報読み出し方法であって、
前記メモリ装置は、
基板と、
前記基板上に形成された第１絶縁膜、前記第１絶縁膜上に形成された第１電極、及び前記基板に形成されていて平面視で前記第１電極に少なくとも隣接する第１拡散層と、を備える第１半導体素子と、
前記基板上に形成された第２絶縁膜、前記第２絶縁膜上に形成されていて前記第１電極に接続している第２電極、及び前記基板に形成されていて平面視で前記第２電極に少なくとも隣接する第２拡散層と、を備える第２半導体素子と、
ビットラインと、
ワードラインと、
ソース及びドレインの一方が前記第１電極及び前記第２電極に接続しており、ソース及びドレインの他方が前記ビットラインに接続しており、ゲート電極が前記ワードラインに接続している制御トランジスタと、
を備えており、
少なくとも一組の前記第１半導体素子及び前記第２半導体素子により一つのメモリセルが構成されており、
前記第１絶縁膜及び前記第２絶縁膜のいずれか一方は、前記基板を前記第１電極又は前記第２電極に短絡させている短絡部を有し、
前記メモリセルは、前記第１絶縁膜に前記短絡部分が形成されているか否かで１ビットの情報を記憶し、
前記メモリセルから情報を読み出すとき、前記第１拡散層に第５電位を印加し、かつ前記ビットラインに前記第５電位とは電位が異なる第６電位を印加し、
前記第５電位と前記第６電位の電位差は、前記第１絶縁膜を絶縁破壊しない大きさであるメモリ装置からの読出方法が提供される。
本発明によれば、基板上に、第１絶縁膜、前記第１絶縁膜上に形成された第１電極、及び前記基板に形成されていて平面視で前記第１電極に少なくとも隣接する第１拡散層とを備える第１半導体素子を形成するとともに、前記基板上に、第２絶縁膜、前記第２絶縁膜上に形成されていて前記第１電極に接続している第２電極、及び前記基板に形成されていて平面視で前記第２電極に少なくとも隣接する第２拡散層とを備える第２半導体素子を形成し、さらに制御用トランジスタを形成する工程と、
前記制御用トランジスタのソース及びドレインの一方を前記第１電極及び前記第２電極に接続する配線と、前記ソース及びドレインの他方に接続するビットラインと、前記制御用トランジスタのゲート電極に接続するワードラインと、を形成する工程と、
いずれかのタイミングで行われ、前記第１拡散層の電位を制御する第１電位制御部と、前記第２拡散層の電位を制御する第２電位制御部とを形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができない半導体装置を提供することができる。
第１の実施形態に係る半導体装置の構成を示す回路図である。 第１の実施形態に係る半導体装置の構成を示す回路図である。 図１に回路図を示した半導体装置の一例を示す平面図である。 図３のＡ−Ａ´断面図である。 図１に示した半導体装置の他の例を示す平面図である。 メモリセルに情報を書き込む方法を説明する図である。 メモリセルに情報を書き込む方法を説明する図である。 メモリセルに書き込まれたデータを読み出す方法を説明する図である。 書込読出制御部の構成の一例を示す回路図である。 図１の変形例を示す回路図である。 第１の実施形態の作用及び効果を説明するための断面図である。 第２の実施形態に係る半導体装置の構成を示す平面図である。 第２の実施形態に係る半導体装置の構成を示す平面図である。 図１３の変形例を示す平面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す回路図である。 第５の実施形態に係る半導体装置の構成を示す回路図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１及び図２は、第１の実施形態に係る半導体装置の構成を示す回路図である。図３は図１に回路図を示した半導体装置の一例を示す平面図であり、図４は図３のＡ−Ａ´断面図である。この半導体装置は、主要部が図１及び図２に示されているように、基板１０（図４に図示）、第１半導体素子１００、第２半導体素子２００、ビットラインＢＬ１、ワードラインＷＬ１、制御トランジスタ３００、第１電位制御ラインＳＬ１−１（第１電位制御部）、及び第２電位制御ラインＳＬ１−２（第２電位制御部）を備える。
第１半導体素子１００は基板１０上に形成されており、第１絶縁膜１３０（図４に図示）、第１電極１２０（図４に図示）、及び第１拡散層１１０（図４に図示）を備えている。第１絶縁膜１３０は基板１０上に形成されている。第１電極１２０は第１絶縁膜１３０上に形成されている。第１拡散層１１０は基板１０に形成されており、平面視で第１電極１２０に少なくとも隣接している。
第２半導体素子２００は基板１０に形成されており、第２絶縁膜２３０（図４に図示）、第２電極２２０（図４に図示）、及び第２拡散層２１０（図４に図示）を備えている。第２絶縁膜２３０は基板１０上に形成されている。第２電極２２０は第２絶縁膜２３０上に形成されており、第１電極１２０に接続している。第２拡散層２１０は基板１０に形成されており、平面視で第２電極２２０に少なくとも隣接している。
ここで、第１拡散層１１０と第１電極１２０がオフセットされている場合も、第１拡散層１１０と第１電極１２０は隣接しているといえる。また第２拡散層２１０と第２電極２１０がオフセットされている場合も、第２拡散層２１０と第２電極２２０は隣接しているといえる。ここでのオフセットの量は、後述した作用が生じる範囲内において適宜定められる。
図１に示すように、制御トランジスタ３００は、ソース及びドレインの一方が第１電極１２０及び第２電極２２０に接続しており、ソース及びドレインの他方がビットラインＢＬ１に接続しており、ゲート電極がワードラインＷＬ１に接続している。第１電位制御ラインＳＬ１−１は第１拡散層１１０に接続しており、第１拡散層１１０の電位を制御する。第２電位制御ラインＳＬ１−２は第２拡散層２１０に接続しており、第２拡散層２１０の電位を制御する。以下、詳細に説明する。
本実施形態において、第１半導体素子１００、第２半導体素子２００、及び制御トランジスタ３００により、一つのメモリセルが構成される。そして図２に示すように、複数のメモリセルがマトリクス状に配置されている。またワードラインＷｌ１，ＷＬ２・・・及びビットラインＢＬ１，ＢＬ２・・・、並びに第１電位制御ラインＳＬ１−１，ＳＬ２−１・・・及び第２電位制御ラインＳＬ１−２，ＳＬ２−２・・・も複数設けられている。ここで第１電位制御ラインＳＬ１−１及び第２電位制御ラインＳＬ１−２は互いに対応しており、一つのグループを形成している。同様に、第１電位制御ラインＳＬ１−Ｎ及び第２電位制御ラインＳＬ１−Ｎ（ただしＮは正数）も互いに対応しており、一つのグループを形成している。
第１半導体素子１００及び第２半導体素子２００はＭＯＳトランジスタ型の素子であり、素子分離膜２０によって互いに分離されている。そして第１絶縁膜１３０及び第２絶縁膜２３０はゲート絶縁膜に相当しており、第１電極１２０及び第２電極２２０はゲート電極に相当しており、第１拡散層１１０及び第２拡散層２１０はソース・ドレインに相当している。第１拡散層１１０は第１電極１２０の下には形成されておらず、第２拡散層２１０は第２電極２２０の下には形成されていない。ただし第１拡散層１１０の下方に位置する基板１０には、第１拡散層１１０と同一導電型の低濃度拡散層１１４が形成されており、第２拡散層２１０の下方に位置する基板１０には、第２拡散層２１０と同一導電型の低濃度拡散層２１４が形成されている。ただし、低濃度拡散層１１４，２１４は形成されていなくても良い。なお第１絶縁膜１３０及び第２絶縁膜２３０は、制御トランジスタ３００のゲート絶縁膜よりも薄い。本図に示す例において、制御トランジスタ３００は第１導電型（例えばｎ型）であり、第１半導体素子１００及び第２半導体素子２００も、制御トランジスタ３００と同じ第１導電型（例えばｎ型）である。
第１半導体素子１００はメモリ素子として機能し、第２半導体素子２００は、第１半導体素子１００のダミー素子として機能する。そして第１半導体素子１００及び第２半導体素子２００からなる組を少なくとも一つ用いることにより、メモリセルが構成される。このメモリセルに１及び０のいずれか一方が書き込まれた後の状態において、第１絶縁膜１３０及び第２絶縁膜２３０のいずれか一方は、必ず基板１０を第１電極１２０又は第２電極２２０に短絡させている短絡部を備えている。詳細には、第１半導体素子１００は、第１絶縁膜１３０に短絡部（絶縁破壊部）が形成されているか否かにより、１ビットの情報を記憶する。そして第２半導体素子２００の第２絶縁膜２３０は、第１絶縁膜１３０に短絡部が形成されている場合には短絡部が形成されておらず、第１絶縁膜１３０に短絡部が形成されていない場合には短絡部が形成されている。なお、第１半導体素子１００及び第２半導体素子２００の組を複数組用いて、一つのメモリセルを構成し、１ビットの情報を記憶するようにしてもよい。この場合、複数のメモリセルにおける第１半導体素子１００を並列に接続し（例えば図２におけるＳＬ１−１及びＳＬ１−２に接続している各メモリセル）、これら複数の第１半導体素子１００を用いて１ビットの情報を記憶するようにしてもよい。この場合においても、複数の半導体素子１００のそれぞれは、情報を記憶しているといえる。
図５は、図１に示した半導体装置の他の例を示す平面図である。本図においてメモリセルは一組の第１半導体素子１００及び第２半導体素子２００により構成されている。そして本図においてメモリセルは２つ図示されている。本図に示す例において、第１半導体素子１００の第１拡散層１１０及び第２半導体素子２００の第２拡散層２１０は平面形状が長方形であり、互いに隣接して、かつ互いに平行に設けられている。そして第１電極１２０及び第２電極２２０は一本の電極として形成されており、かつ第１拡散層１１０及び第２拡散層２１０に直交する方向に、第１拡散層１１０及び第２拡散層２１０を貫くように延伸している。第１拡散層１１０は、コンタクト１１２を介して第１電位制御ラインＳＬ１−１（図１及び図２に図示）に接続しており、第２拡散層２１０は、コンタクト２１２を介して第２電位制御ラインＳＬ１−２（図１及び図２に図示）に接続している。なお本実施形態では、平面視で第１拡散層１１０は第１電極１２０によって複数の領域に分割されているが、コンタクト１１２は、第１電極１２０によって分割された第１拡散層１１０の各領域に形成されている。同様に、平面視で第２拡散層２１０は第２電極２２０によって複数の領域に分割されているが、コンタクト２１２は、第２電極２２０によって分割された第２拡散層２１０の各領域に形成されている。
第１電極１２０及び第２電極２２０は、コンタクト１２２を介して上層の配線４００に接続している。コンタクト１２２は、平面視で第１拡散層１１０と第２拡散層２１０の間の領域に位置している。配線４００はコンタクト３１２を介して、制御トランジスタ３００のソース及びドレインとなる拡散層３１０に接続している。拡散層３１０の導電型は、第１拡散層１１０及び第２拡散層２１０の導電型と同じである。また制御トランジスタ３００のゲート電極３２０は、コンタクト３２２を介してワードラインＷＬ１（図１及び図２に図示）に接続している。なお上記したように、図５においては２つのメモリセルを図示しているが、これら２つのメモリセルは、同一のワードラインに接続していてもよいし、互いに異なるワードラインに接続していてもよい、同様に、これら２つのメモリセルは、同一のビットラインに接続していてもよいし、互いに異なるビットラインに接続していてもよい。
次に、本実施形態に係る半導体装置の製造方法を説明する。まず、基板１０に素子分離膜２０を形成し、また低濃度拡散層１１４，２１４を形成する。次いで、第１絶縁膜１３０及び第２絶縁膜２３０を形成する。また、制御トランジスタ３００のゲート絶縁膜を形成する。次いで、第１絶縁膜１３０上、第２絶縁膜２３０上、及び制御トランジスタ３００のゲート絶縁膜上に導電膜、例えばポリシリコン膜を形成し、この導電膜を選択的に除去する。これにより、第１電極１２０、第２電極２２０、及び制御トランジスタ３００のゲート電極３２０が形成される。次いで、第１導電型の不純物を基板１０に導入することにより、拡散層３１０、第１拡散層１１０、及び第２拡散層２１０を形成する。これにより、第１半導体素子１００、第２半導体素子２００、及び制御トランジスタ３００が形成される。その後、多層配線層を形成する。多層配線層を形成するとき、コンタクト１１２，２１２，１２２，３１２，３２２、配線４００、ビットラインＢＬ１、ワードラインＷＬ１、第１電位制御ラインＳＬ１−１、及び第２電位制御ラインＳＬ１−２が形成される。
次に、図６及び図７を用いて、メモリセルに情報を書き込む方法を説明する。本実施形態において、第１電位制御ラインＳＬ１−１には、第１電位と及び第２電位のいずれか一方が印加される。第２電位は第１電位より高い。また第２電位制御ラインＳＬ１−２には、第３電位と第４電位のいずれか一方が印加される。第３電位は第２電位より低く、第４電位は第３電位より高い。そして、ビットラインＢＬ１に入力されるハイ信号と第１電位との電位差は第１絶縁膜１３０を絶縁破壊する大きさであり、ビットラインＢＬ１のハイ信号と第３電位との電位差は第２絶縁膜２３０を絶縁破壊する大きさである。また第２電位とハイ信号との電位差は第１絶縁膜１３０を絶縁破壊しない大きさであり、第４電位とハイ信号との電位差は第２絶縁膜２３０を絶縁破壊しない大きさである。ここで、第１絶縁膜１３０が絶縁破壊するためには、ビットラインＢＬ１及び第１拡散層１１０に上記した電位が加わってから一定の時間が必要である。この時間の長さは、ビットラインＢＬ１のハイ信号と第１電位との電位差に応じて適宜定まる。同様に、第２絶縁膜２３０が絶縁破壊するためには、ビットラインＢＬ１及び第２拡散層２１０に上記した電位が加わってから一定の時間が必要である。この時間の長さは、ビットラインＢＬ１のハイ信号と第３電位との電位差に応じて適宜定まる。なお制御回路の構成を簡単にするために、第１電位及び第３電位は互いに同一の電位、例えばグラウンド電位であるのが好ましく、第２電位及び第４電位は互いに同一の電位であるのが好ましい。なお第１電位制御ラインＳＬ１−１及び第２電位制御ラインＳＬ１−２の電位は、書込読出制御部（図６及び図７では図示せず）によって制御される。
まず、図６を用いて、第１半導体素子１００及び第２半導体素子２００から構成されるメモリセルに「１」を書き込む方法を説明する。本実施形態において「１」は、第１絶縁膜１３０が絶縁破壊されて短絡部１３２が形成されている状態を指す。このような状態にするためには、図６（ｂ）に示すように、書込読出制御部は、第１電位制御ラインＳＬ１−１を介して第１拡散層１１０に第１電位（本図に示す例では０．０Ｖ：グラウンド電位）を印加し、第２電位制御ラインＳＬ１−２を介して第２拡散層２１０に第４電位（本図に示す例では３．３Ｖ）を印加する。そして書込読出制御部は、ワードラインＷＬ１にハイ信号（本図に示す例では７Ｖ）を入力する。これにより、制御トランジスタ３００はオンし、ビットラインＢＬ１の電位が第１半導体素子１００の第１電極１２０及び第２半導体素子２００の第２電極２２０に印加される。
そしてビットラインＢＬ１には電位のハイ信号（本図に示す例では７Ｖ）が入力される。このハイ信号は、ワードラインに入力されるハイ信号と同じ大きさの電位である。そして上記したように、第１電位（０．０Ｖ）とビットラインＢＬ１に入力されるハイ信号（７Ｖ）との電位差（７Ｖ）は第１絶縁膜１３０を絶縁破壊する大きさであり、第４電位（３．３Ｖ）とハイ信号（７Ｖ）との電位差（３．７Ｖ）は第２絶縁膜２３０を絶縁破壊しない大きさである。このため、第１絶縁膜１３０にのみ短絡部１３２が形成される。
なお、上述したように制御トランジスタ３００のゲート絶縁膜は、第１絶縁膜１３０及び第２絶縁膜２３０より厚い。このため、書き込み処理時に、制御トランジスタ３００のゲート絶縁膜は絶縁破壊しない。
次に、図７を用いてメモリセルに「０」を書き込む方法を説明する。本実施形態において「０」は、第１絶縁膜１３０が絶縁破壊されておらず、図６に示した短絡部１３２が形成されていない状態を指す。このような状態にするためには、図７（ｂ）に示すように、書込読出制御部は、第１電位制御ラインＳＬ１−１を介して第１拡散層１１０に第２電位（本図に示す例では３．３Ｖ）を印加し、第２電位制御ラインＳＬ１−２を介して第２拡散層２１０に第３電位（本図に示す例では０．０Ｖ：グラウンド電位）を印加する。そして書込読出制御部は、ワードラインＷＬ１にハイ信号（本図に示す例では７Ｖ）を入力する。これにより、制御トランジスタ３００はオンし、ビットラインＢＬ１の電位が第１半導体素子１００の第１電極１２０及び第２半導体素子２００の第２電極２２０に印加される。
そしてビットラインＢＬ１にはハイ信号（本図に示す例では７Ｖ）が入力される。そして上記したように、第２電位（３．３Ｖ）とビットラインＢＬ１に入力されるハイ信号（７Ｖ）との電位差（３．７Ｖ）は第１絶縁膜１３０を絶縁破壊しない大きさであり、第３電位（０．０Ｖ）とハイ信号（７Ｖ）との電位差（７Ｖ）は第２絶縁膜２３０を絶縁破壊する大きさである。このため、第２絶縁膜２３０にのみ短絡部２３２が形成される。
次に、図８を用いて、メモリセルに書き込まれたデータを読み出す方法を説明する。第１半導体素子１００からデータを読み出すとき、第１電位制御ラインＳＬ１−１には第５電位が印加され、ビットラインＢＬ１には第６電位が印加される。第５電位と第６電位の電位差は、第１絶縁膜１３０を絶縁破壊しない大きさである。ここで絶縁破壊しないとは、情報の読み出しに必要な時間内において絶縁破壊しない、という意味である。この状態で、ワードラインＷＬ１にハイ信号が印加されると、制御トランジスタ３００がオンする。ここでメモリセルに「１」が書き込まれている場合、第１絶縁膜１３０に短絡部１３２が形成されているため、第１電位制御ラインＳＬ１−１は、短絡部１３２及び第１電極１２０を介してビットラインＢＬ１と短絡し、ビットラインＢＬ１の電位は第６電位より低くなる。一方、メモリセルに「０」が書き込まれている場合、第１絶縁膜１３０に短絡部１３４が形成されていないため、ビットラインＢＬ１の電位は第６電位のままである。このため、ビットラインＢＬ１の電位の変化を検出することにより、メモリセルに書き込まれたデータを読み出すことができる。
また本図に示す例では、第５電位は０．０Ｖ（グラウンド電位）であり、第１電位と同じ電位である。また第６電位は３．３Ｖであり、第２電位と同じ電位である。なお本実施形態において、第２電位制御ラインＳＬ１−２には、ビットラインＢＬと同じ電位が印加される。また読み出し時にワードラインＷＬ１に入力されるハイ信号は、読み出し時にビットラインＢＬ１に入力される電位と同じ電位である。このようにすると、読み出し時に、第２半導体素子２００を介して第２電位制御ラインＳＬ１−２に電流が流れることを抑制できる。ただし第２電位制御ラインＳＬ１−２には、ビットラインＢＬと異なる電位が印加されてもよいし、読み出し時にワードラインＷＬ１に入力されるハイ信号は、読み出し時にビットラインＢＬ１に入力される電位と異なる電位であってもよい。
図９は、書込読出制御部の構成の一例を示す回路図である。本図に示す例において、書込読出制御部は、昇圧回路６５０を有している。昇圧回路６５０は、電源ラインＶＤＤにつながっており、電源ラインＶＤＤに入力される電源電位（例えば３．３Ｖ）を昇圧（例えば７Ｖ）する。昇圧回路６５０の出力は、例えばｎ型のトランジスタ６１０のソース及びドレインの一方に入力される。トランジスタ６１０のソース及びドレインの他方は、ビットラインＢＬ１に接続している。ただし昇圧回路６５０を設けずに、電源電位より高い電位を外部から入力してもよい。
トランジスタ６１０のゲート電極は、書込制御ラインＴ１に接続している。書込制御ラインＴ１は、例えばｐ型のトランジスタ６１２のゲート電極にも接続している。トランジスタ６１２のソース及びドレインの一方は、電圧調整回路６６２、例えば抵抗を介して電源ラインＶＤＤに接続している。またトランジスタ６１２のソース及びドレインの他方は、ビットラインＢＬ１に接続している。
また書込制御ラインＴ１は、ＮＡＮＤゲート６２０の入力側の一方につながっている。書込データ入力ラインＴ２は、インバータ６６４を介してＮＡＮＤゲート６２０の入力側の他方に接続されている。そしてＮＡＮＤゲート６２０の出力は、ｐ型のトランジスタ６３０のゲート電極、ｎ型のトランジスタ６３２のゲート電極、ｐ型のトランジスタ６４０のゲート電極、及びｎ型のトランジスタ６４２のゲート電極に接続している。ＮＡＮＤゲート６２０とインバータ６６４により、書込制御ラインＴ１がロー信号のとき、書込データ入力ラインＴ２がロー信号かハイ信号に関わらず、ＮＡＮＤゲート６２０からハイ信号が出力される。一方、書込制御ラインＴ１がハイ信号のとき、書込データ入力ラインＴ２の信号がＮＡＮＤゲート６２０から出力される。
トランジスタ６３０のソース及びドレインの一方には電源電位ＶＤＤが印加されており、トランジスタ６３２のソース及びドレインの一方にはグラウンド電位が印加されている。またトランジスタ６３０のソース及びドレインの他方、並びにトランジスタ６３２のソース及びドレインの他方は、いずれも第１電位制御ラインＳＬ１−１に接続している。またトランジスタ６４０のソース及びドレインの一方にはグラウンド電位が印加されており、トランジスタ６４２のソース及びドレインの一方には電源電位ＶＤＤが印加されている。またトランジスタ６４０のソース及びドレインの他方、並びにトランジスタ６４２のソース及びドレインの他方は、いずれも第２電位制御ラインＳＬ１−２に接続している。
このような構成において、メモリセルに「１」を書き込むときには、書込制御ラインＴ１及び書込データ入力ラインＴ２の双方にハイ信号を入力する。
書込制御ラインＴ１にハイ信号を入力することにより、トランジスタ６１０，６１２の双方においてゲート電極にハイ信号が入力される。これによってトランジスタ６１０，６１２のうちトランジスタ６１０のみがＯＮして、ビットラインＢＬ１に昇圧回路６５０の出力電位が入力される。
また書込データ入力ラインＴ２にハイ信号を入力すると、このハイ信号はインバータ６６４によってロー信号に変換された後、ＮＡＮＤゲート６２０に入力される。このため、トランジスタ６３０，６３２，６４０，６４２の全てにおいて、ＮＡＮＤゲート６２０からゲート電極にハイ信号が入力される。これによってトランジスタ６３２，６４２のみがＯＮして、第１電位制御ラインＳＬ１−１にはグラウンド電位が印加され、第２電位制御ラインＳＬ１−２は電源電位ＶＤＤが印加される。この状態でワードラインＷＬ１にハイ信号を入力して制御トランジスタ３００をＯＮさせると、第１半導体素子１００の第１電極１２０にビットラインＢＬ１の電位が入力される。第１電位制御ラインＳＬ１−１にはグラウンド電位が印加されているため、第１半導体素子１００の第１絶縁膜１３０が絶縁破壊し、メモリセルに「１」が書き込まれる。
なお、第２半導体素子２００の第２電極２２０にもビットラインＢＬ１の電位が入力されるが、第２電位制御ラインＳＬ１−２には電源電位が印加されている。電源電位とビットラインＢＬ１の電位の電位差は第２絶縁膜２３０を絶縁破壊しない大きさであるため、第２半導体素子２００の第２絶縁膜２３０は絶縁破壊しない。
一方、メモリセルに「０」を書き込むときには、書込制御ラインＴ１にハイ信号を入力するとともに、書込データ入力ラインＴ２にロー信号を入力する。
書込制御ラインＴ１にハイ信号を入力することにより、トランジスタ６１０，６１２の双方においてゲート電極にハイ信号が入力される。これによってトランジスタ６１０，６１２のうちトランジスタ６１０のみがＯＮして、ビットラインＢＬ１に昇圧回路６５０の出力電位が入力される。なおトランジスタ６１２にもハイ信号が入力されるが、トランジスタ６１２はｐ型であるため、オンしない。
また書込データ入力ラインＴ２にロー信号を入力すると、このロー信号はインバータ６６４によってハイ信号に変換された後、ＮＡＮＤゲート６２０に入力される。このため、トランジスタ６３０，６３２，６４０，６４２の全てにおいてゲート電極にロー信号が入力される。これによってトランジスタ６３０，６４０のみがＯＮして、第１電位制御ラインＳＬ１−１には電源電位が印加され、第２電位制御ラインＳＬ１−２にはグラウンド電位が印加される。この状態でワードラインＷＬ１にハイ信号を入力して制御トランジスタ３００をＯＮさせると、第１半導体素子１００の第１電極１２０にビットラインＢＬ１の電位が入力される。しかし第１電位制御ラインＳＬ１−１には電源電位が印加されている。電源電位とビットラインＢＬの電位の電位差は第１絶縁膜１３０を絶縁破壊しない大きさであるため、第１半導体素子１００の第１絶縁膜１３０は絶縁破壊しない。
一方、第２半導体素子２００の第２電極２２０にもビットラインＢＬ１の電位が入力されるが、第２電位制御ラインＳＬ１−２にはグラウンド電位が印加されているため、第２半導体素子２００の第２絶縁膜２３０が絶縁破壊し、短絡部２３２（図７参照）が形成される。
そして第１半導体素子１００から情報を読み出すときは、書込制御ラインＴ１にロー信号を入力する。書込制御ラインＴ１にロー信号を入力することにより、トランジスタ６１０，６１２のうちトランジスタ６１２のみがオンする。トランジスタ６１２がオンすると、電源電位ＶＤＤ（例えば３．３Ｖ）が電圧調整回路６６２により減圧された電位（例えば２．１Ｖ）が、ビットラインＢＬ１に印加される。
また、書込制御ラインＴ２にロー信号を入力すると、ＮＡＮＤゲート６２０からはハイ信号が出力される。ＮＡＮＤゲート６２０からハイ信号が出力されると、トランジスタ６３０，６３２のうちトランジスタ６３２のみがオンする。トランジスタ６３２がオンすることにより、第１電位制御ラインＳＬ１−１は接地される。この状態でワードラインＷＬ１にハイ信号を入力して制御トランジスタ３００をオンさせ、ビットラインＢＬ１の電位の大小を判断することにより、メモリセルから情報を読み出すことができる。なお、ビットラインＢＬ１に流れる電流を検出することによっても、メモリセルから情報を読み出すことができる。
なお、図９を含め、上記した例では、制御トランジスタ３００、第１拡散層１１０、及び第２拡散層２１０をｎ型として説明を行ったが、図１０（ａ）に示すように、制御トランジスタ３００がｐ型であってもよい。また図１０（ｂ）に示すように、制御トランジスタ３００をｎ型として、第１拡散層１１０及び第２拡散層２１０をｐ型としてもよいし、図１０（ｃ）に示すように、制御トランジスタ３００、並びに第１拡散層１１０及び第２拡散層２１０の全てがｐ型であってもよい。
次に、本実施形態の作用及び効果を、図１１を用いて説明する。図１１（ａ）に示すように、メモリセルに「１」が書き込まれている場合、第１半導体素子１００の第１絶縁膜１３０には短絡部１３２が形成される。このため、例えば半導体装置の表面を研磨して第１電極１２０及び第２電極２２０を露出させ、第１電極１２０または第１電極１２０に電荷を照射しても、この電荷は短絡部１３２を介して基板１０に逃げる。このため、第１電極１２０はチャージアップしない。
一方、図１１（ｂ）に示すように、メモリセルに「０」が書き込まれている場合、第１半導体素子１００の第１絶縁膜１３０には短絡部１３２が形成されないが、その代わりに第２半導体素子２００の第２絶縁膜２３０に短絡部３３２が形成される。そして第１電極１２０と第２電極２２０は一つの電極として形成されており、互いに導通している。このため、第１電極１２０または第１電極１２０に接続する配線に電荷を照射しても、この電荷は第２電極２２０及び短絡部２３２を介して基板１０に逃げる。このため、第１電極１２０はチャージアップしない。
従って、第１電極１２０へのチャージアップの有無を解析する手法を用いても、メモリセルに書き込まれた情報を解析することができない
（第２の実施形態）
図１２及び図１３は、第２の実施形態に係る半導体装置の構成を示す平面図であり、それぞれ第１の実施形態における図３及び図５に対応している。本実施形態に係る半導体装置は、第１電極１２０及び第２電極２２０が、平面視で第１拡散層１１０及び第２拡散層２１０を貫いておらず、その端部が第１拡散層１１０及び第２拡散層２１０上に位置している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また第１電極１２０及び第２電極２２０が、平面視で第１拡散層１１０及び第２拡散層２１０を貫いていないため、半導体装置を小型化することができる。
なお本実施形態において、図１４に示すように、第１拡散層１１０のうち第１電極１２０で区切られた複数の領域のうちいずれかには、コンタクト１１２を形成しなくても良い。同様に、第２拡散層２１０のうち第２電極２２０で区切られた複数の領域のうちいずれかには、コンタクト２１２を形成しなくても良い。
（第３の実施形態）
図１５は、第３の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、低濃度拡散層１１４，２１４が形成されておらず、その代わりに、第１電極１２０及び第２電極２２０の下方にも第１拡散層１１０及び第２拡散層２１０が形成されている点を除いて、第１又は第２の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
（第４の実施形態）
図１６は、第４の実施形態に係る半導体装置の構成を示す回路図である。本実施形態に係る半導体装置は、以下の点を除いて、第１〜第３の実施形態のいずれかにかかる半導体装置と同様の構成である。
まず、第１半導体素子１００の第１拡散層１１０は、トランジスタ１０２のソース及びドレインの一方に接続している。トランジスタ１０２は、第１導電型（例えばｎ型）のトランジスタである。トランジスタ１０２は、ソース及びドレインの他方が接地されており、ゲート電極が第１電位制御ラインＳＬ１−１に接続している。また第２半導体素子２００の第２拡散層２１０は、トランジスタ２０２のソース及びドレインの一方に接続している。トランジスタ２０２は、第１導電型のトランジスタである。トランジスタ２０２は、ソース及びドレインの他方が接地されており、ゲート電極が第２電位制御ラインＳＬ１−２に接続している。トランジスタ１０２は、第１電位制御ライン１−１に第２電位が入力されたときにオンし、第１電位制御ライン１−１に第１電位が入力されたときにオフする。またトランジスタ２０２は、第２電位制御ライン１−２に第４電位が入力されたときにオンし、第２電位制御ライン１−２に第３電位が入力されたときにオフする。
本実施形態において、メモリセルに「１」を書き込む方法、すなわち第１絶縁膜１３０に短絡部１３２を形成する方法を説明する。書込読出制御部は、第１電位制御ラインＳＬ１−１を介してトランジスタ１０２のゲート電極に第２電位、例えば電源電位（例えば３．３Ｖ）を印加し、第２電位制御ラインＳＬ１−２を介してトランジスタ２０２のゲート電極に第３電位、例えばグラウンド電位（例えば０．０Ｖ）を印加する。これにより、トランジスタ１０２はオンし、第１半導体素子１００の第１拡散層１１０は接地される。ここでトランジスタ２０２はオンしないため、第２半導体素子の第２拡散層２１０はフローティング状態になる。
そして書込読出制御部は、ワードラインＷＬ１にハイ信号、例えば３．３Ｖを入力する。これにより、制御トランジスタ３００はオンし、ビットラインＢＬ１の電位が第１半導体素子１００の第１電極１２０及び第２半導体素子２００の第２電極２２０に印加される。
そしてビットラインＢＬ１にはハイ信号（本図に示す例では７Ｖ）が入力される。このハイ信号は、書き込みを行わないときにワードラインに入力されるハイ信号と同じ大きさの電位である。ここで、接地電位とビットラインＢＬ１に入力されるハイ信号（７Ｖ）との電位差（７Ｖ）は第１絶縁膜１３０を絶縁破壊する大きさであり、第２拡散層２１０がフローティング状態にある場合、第２絶縁膜２３０を絶縁破壊するために必要なビットラインＢＬ１の電位は高くなる。このため、第２絶縁膜２３０は絶縁破壊されず、第１絶縁膜１３０にのみ短絡部１３２が形成される。
逆にメモリセルに「０」を書き込む場合、すなわち第１絶縁膜１３０に短絡部１３２を形成しない場合、書込読出制御部は、第１電位制御ラインＳＬ１−１を介してトランジスタ１０２のゲート電極に第１電位、例えばグラウンド電位（例えば０．０Ｖ）を印加し、第２電位制御ラインＳＬ１−２を介してトランジスタ２０２のゲート電極に第４電位、例えば電源電位（例えば３．３Ｖ）を印加する。これにより、トランジスタ２０２はオンし、第２半導体素子２００の第２拡散層２１０は接地される。ここでトランジスタ１０２はオンしないため、第１半導体素子の第１拡散層１１０はフローティング状態になる。
そして書込読出制御部は、ワードラインＷＬ１にハイ信号、例えば３．３Ｖを入力する。これにより、制御トランジスタ３００はオンし、ビットラインＢＬ１の電位が第１半導体素子１００の第１電極１２０及び第２半導体素子２００の第２電極２２０に印加される。
そしてビットラインＢＬ１にはハイ信号（本図に示す例では７Ｖ）が入力される。ここで、接地電位とビットラインＢＬ１に入力されるハイ信号（７Ｖ）との電位差（７Ｖ）は第２絶縁膜２３０を絶縁破壊する大きさであり、第１拡散層１１０がフローティング状態にある場合、第１絶縁膜１３０を絶縁破壊するために必要なビットラインＢＬ１の電位は高くなる。このため、第１絶縁膜１３０は絶縁破壊されず、第２絶縁膜２３０にのみ短絡部２３２が形成される。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また第１半導体素子１００及び第２半導体素子２００のうち短絡部を形成しない側の拡散層はフローティング状態になっている。このため、第１の実施形態と比較して、第１絶縁膜１３０及び第２絶縁膜２３０のうち絶縁破壊しない方には、ストレスが加わりにくくなる。従って、半導体装置の信頼性が向上する。
なお、トランジスタ１０２，２０２はｐ型であってもよい。この場合、メモリセルに「１」を書き込むとき、及びメモリセルに「０」を書き込むときそれぞれにおいて、第１電位制御ラインＳＬ１−１に印加する電位と、第２電位制御ラインＳＬ１−２に印加する電位の大小関係は、上記した例とは逆になる。
（第５の実施形態）
図１７は、第５の実施形態に係る半導体装置の構成を示す回路図である。本実施形態に係る半導体装置は、書込読出制御部の構成を除いて、第１の実施形態に係る半導体装置と同様の構成である。本実施形態において、第１電位制御ラインＳＬ１−１及び第２電位制御ラインＳＬ１−２の一方にはグラウンド電位が入力され、他方はフローティング状態になる。
本実施例における書込読出制御部は、以下の点を除いて、図９に示した書込読出制御部と同様の構成である。まず、トランジスタ６３０，６３２，６４０，６４２の代わりにトランジスタ６７０，６７２（第２書込制御トランジスタ及び第３書込制御トランジスタ）を有している。そして、ＮＡＮＤゲート６２０及びインバータ６６４の代わりに、ＡＮＤゲート６２２が設けられている。以下、第１導電型をｎ型として、第２導電型をｐ型として説明を行う。
書込データ入力ラインＴ２は、ＡＮＤゲート６２２の入力側の一方に接続され、ＡＮＤゲート６２２の出力は、ｐ型のトランジスタ６７０のゲート電極及びｎ型のトランジスタ６７２のゲート電極に接続される。トランジスタ６７０のソース及びドレインの一方、並びにトランジスタ６７２のソース及びドレインの一方は、いずれも接地されている。トランジスタ６７０のソース及びドレインの他方は第１電位制御ラインＳＬ１−１に接続しており、トランジスタ６７２のソース及びドレインの他方は第２電位制御ラインＳＬ１−２に接続している。
書込制御ラインＴ１は、トランジスタ６１２のゲートとトランジスタ６１０のゲートとに接続されるとともに，ＡＮＤゲート６２２の入力側の他端にも接続される。ＡＮＤゲート６２２は、書込制御ラインＴ１がロー信号の時には書込データ入力ラインＴ２の信号によらず常にロー信号を出力する。またＡＮＤゲート６２２は、書込制御ラインＴ１がハイ信号の時は、書込データ入力ラインＴ２の信号がＡＮＤゲートから出力される。
また本実施形態においても、第１半導体素子１００に短絡部１３２が形成されているときが「１」に相当しており、第１半導体素子１００に短絡部１３２が形成されていないときが「０」に相当している。
このような構成において、メモリセルに「１」を書き込むときには、書込制御ラインＴ１にハイ信号を入力し、書込データ入力ラインＴ２にロー信号を入力する。
書込制御ラインＴ１にハイ信号を入力することにより、トランジスタ６１０，６１２の双方においてゲート電極にハイ信号が入力される。これによってトランジスタ６１０，６１２のうちトランジスタ６１０のみがＯＮして、ビットラインＢＬ１に昇圧回路６５０の出力電位が入力される。なおトランジスタ６１２にもハイ信号が入力されるが、トランジスタ６１２はｐ型であるため、オンしない。
また書込データ入力ラインＴ２にロー信号を入力することにより、トランジスタ６７０，６７２の双方においてゲート電極にロー信号が入力される。これによってトランジスタ６７０，６７２のうちトランジスタ６７０のみがＯＮして、第１電位制御ラインＳＬ１−１が接地される。また第２電位制御ラインＳＬ１−２はフローティング状態になる。この状態でワードラインＷＬ１にハイ信号を入力して制御トランジスタ３００をＯＮさせると、第１半導体素子１００の第１電極１２０にビットラインＢＬ１の電位が入力される。第１電位制御ラインＳＬ１−１は接地されているため、第１半導体素子１００の第１絶縁膜１３０が絶縁破壊し、メモリセルに「１」が書き込まれる。
なお、第２半導体素子２００の第２電極２２０にもビットラインＢＬ１の電位が入力されるが、第２電位制御ラインＳＬ１−２はフローティング状態である。フローティング状態とビットラインＢＬの電位の電位差は第２絶縁膜２３０を絶縁破壊しない大きさであるため、第２半導体素子２００の第２絶縁膜２３０は絶縁破壊しない。
一方メモリセルに「０」を書き込むときには、書込制御ラインＴ１にハイ信号を入力するとともに、書込データ入力ラインＴ２もハイ信号を入力する。
書込制御ラインＴ１にハイ信号を入力することにより、トランジスタ６１０，６１２の双方においてゲート電極にハイ信号が入力される。これによってトランジスタ６１０，６１２のうちトランジスタ６１０のみがＯＮして、ビットラインＢＬ１に昇圧回路６５０の出力電位が入力される。なおトランジスタ６１２にもハイ信号が入力されるが、トランジスタ６２０６１２はｐ型であるため、オンしない。
また書込データ入力ラインＴ２にハイ信号を入力することにより、トランジスタ６７０，６７２の双方においてゲート電極にハイ信号が入力される。これによってトランジスタ６７０，６７２のうちトランジスタ６７２のみがＯＮして、第２電位制御ラインＳＬ１−２が接地される。また第１電位制御ラインＳＬ１−１はフローティング状態になる。この状態でワードラインＷＬ１にハイ信号を入力して制御トランジスタ３００をＯＮさせると、第１半導体素子１００の第１電極１２０にビットラインＢＬ１の電位が入力される。しかし第１電位制御ラインＳＬ１−１はフローティング状態である。第１電位制御ラインＳＬ１−１がフローティング状態である場合、第１絶縁膜１３０を絶縁破壊するために必要なビットラインＢＬ１の電位は大きくなるため、第１半導体素子１００の第１絶縁膜１３０は絶縁破壊しない。
一方、第２半導体素子２００の第２電極２２０にもビットラインＢＬ１の電位が入力されるが、第２電位制御ラインＳＬ１−２は接地されているため、第２半導体素子２００の第２絶縁膜２３０が絶縁破壊し、短絡部２３２（図７参照）が形成される。
なお、第１半導体素子１００から情報を読み出す方法は、第１の実施形態において図９を用いて説明した方法と同様である。ただし、ＡＮＤゲート６２２からの出力がロー信号（グラウンド電位）となり、これによりトランジスタ６７０，６７２のうちトランジスタ６７０のみがオンされる。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また第１半導体素子１００及び第２半導体素子２００のうち短絡部を形成しない側の拡散層はフローティング状態になっている。このため、第１の実施形態と比較して、第１絶縁膜１３０及び第２絶縁膜２３０のうち絶縁破壊しない方には、ストレスが加わりにくくなる。従って、半導体装置の信頼性が向上する。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ 基板
２０ 素子分離膜
１００ 第１半導体素子
１０２ トランジスタ
１１０ 第１拡散層
１１２ コンタクト
１１４ 低濃度拡散層
１２０ 第１電極
１２２ コンタクト
１３０ 第１絶縁膜
１３２ 短絡部
２００ 第２半導体素子
２０２ トランジスタ
２１０ 第２拡散層
２１２ コンタクト
２１４ 低濃度拡散層
２２０ 第２電極
２３０ 第２絶縁膜
２３２ 短絡部
３００ 制御トランジスタ
３１０ 拡散層
３１２ コンタクト
３２０ ゲート電極
３２２ コンタクト
３３２ 短絡部
４００ 配線
６１０ トランジスタ
６１２ トランジスタ
６２０ ＮＡＮＤゲート
６２２ ＡＮＤゲート
６３０ トランジスタ
６３２ トランジスタ
６４０ トランジスタ
６４２ トランジスタ
６５０ 昇圧回路
６６２ 電圧調整回路
６６４ インバータ
６７０ トランジスタ
６７２ トランジスタ
ＢＬ１ ビットライン
ＷＬ１ ワードライン
ＳＬ１−１ 第１電位制御ライン
ＳＬ１−２ 第２電位制御ライン
ＶＤＤ 電源ライン
Ｔ１ 書き込み制御欄
Ｔ２ 書き込みデータ入力ライン

Claims (22)

  1. 基板と、
    前記基板上に形成された第１絶縁膜、前記第１絶縁膜上に形成された第１電極、及び前記基板に形成されていて平面視で前記第１電極に少なくとも隣接する第１拡散層と、を備える第１半導体素子と、
    前記基板上に形成された第２絶縁膜、前記第２絶縁膜上に形成されていて前記第１電極に接続している第２電極、及び前記基板に形成されていて平面視で前記第２電極に少なくとも隣接する第２拡散層と、を備える第２半導体素子と、
    ビットラインと、
    ワードラインと、
    ソース及びドレインの一方が前記第１電極及び前記第２電極に接続しており、ソース及びドレインの他方が前記ビットラインに接続しており、ゲート電極が前記ワードラインに接続している制御トランジスタと、
    前記第１拡散層の電位を制御する第１電位制御部と、
    前記第２拡散層の電位を制御する第２電位制御部と、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１絶縁膜及び前記第２絶縁膜のいずれか一方は、前記基板を前記第１電極又は前記第２電極に短絡させている短絡部を備える半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１半導体素子は、前記短絡部が形成されているか否かで情報を記憶するメモリ素子であり、
    前記第２半導体素子は、前記第１半導体素子のダミー素子であり、
    少なくとも一組の前記第１半導体素子及び前記第２半導体素子により一つのメモリセルが構成される半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１電位制御部は、前記第１拡散層の電位を、第１電位と、前記第１電位より高い第２電位のいずれかに制御し、
    前記第２電位制御部は、前記第２拡散層の電位を、前記第２電位より低い第３電位と、前記第３電位より高い第４電位のいずれかに制御し、
    前記第１電位と前記ビットラインに入力されるハイ信号との電位差、及び前記第３電位と前記ハイ信号との電位差は、いずれも前記第１絶縁膜及び前記第２絶縁膜を絶縁破壊する大きさであり、
    前記第２電位と前記ハイ信号との電位差、及び前記第４電位と前記ハイ信号との電位差は、いずれも前記第１絶縁膜及び前記第２絶縁膜を絶縁破壊しない大きさである半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１半導体素子及び前記第２半導体素子への書込みを行う書込制御部を備え、
    前記書込制御部は、
    前記メモリセルに１を書込むときには、前記第１拡散層に前記第１電位を印加し、前記第２拡散層に前記第４電位を印加し、かつ前記ビットラインにハイ信号を入力し、
    前記メモリセルに０を書込むときには、前記第１拡散層に前記第２電位を印加し、前記第２拡散層に前記第３電位を印加し、かつ前記ビットラインにハイ信号を入力する半導体装置。
  6. 請求項４又は５に記載の半導体装置において、
    前記第１半導体素子からの読み出しを行う読出制御部を備え、
    前記読出制御部は、前記第１拡散層に第５電位を印加し、かつ前記ビットラインに前記第５電位とは異なる第６電位を印加し、
    前記制御トランジスタをオンさせ、
    前記第５電位と前記第６電位の電位差は、前記第１絶縁膜を絶縁破壊しない大きさである半導体装置。
  7. 請求項４〜６のいずれか一項に記載の半導体装置において、
    前記第３電位は前記第１電位と同じ電位である半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記ハイ信号は、前記半導体装置の電源電位よりも高い電圧であり、
    前記第１電位及び前記第３電位はグラウンド電位であり、
    前記第２電位及び前記第４電位は、前記電源電位である半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第１電位制御部は、前記第１拡散層に接続する第１書込制御ラインを備え、
    前記第２電位制御部は、前記第２拡散層に接続する第２書込制御ラインを備え、
    前記第１電位制御部は、前記第１書込制御ラインを介して前記第１拡散層の電位を前記第１電位又は前記第２電位に制御し、
    前記第２電位制御部は、前記第２書込制御ラインを介して前記第２拡散層の電位を前記第３電位又は前記第４電位に制御する半導体装置。
  10. 請求項７に記載の半導体装置において、
    前記第１電位及び前記第３電位はグラウンド電位であり、
    前記第２電位及び前記第４電位は、フローティング状態における電位である半導体装置。
  11. 請求項１０に記載の半導体装置において、
    第１書込制御ラインと、
    第２書込制御ラインと、
    ソース及びドレインの一方が前記第１拡散層に接続しており、ソース及びドレインの他方がグラウンドに接続しており、ゲート電極が前記第１書込制御ラインに接続している第２制御トランジスタと、
    ソース及びドレインの一方が前記第２拡散層に接続しており、ソース及びドレインの他方がグラウンドに接続しており、ゲート電極が前記第２書込制御ラインに接続している第３制御トランジスタと、
    を備え、
    前記第１電位制御部は、前記第１書込制御ラインを介して前記第２制御トランジスタを制御することにより、前記第１拡散層の電位を前記第１電位又は前記第２電位に制御し、
    前記第２電位制御部は、前記第２書込制御ラインを介して前記第３制御トランジスタを制御することにより、前記第２拡散層の電位を前記第３電位又は前記第４電位に制御する半導体装置。
  12. 請求項４〜１１のいずれか一項に記載の半導体装置において、
    前記ハイ信号は外部から入力される半導体装置。
  13. 請求項４〜１１のいずれか一項に記載の半導体装置において、
    外部から入力された電源電位を伝達する電源ラインと、
    外部から入力された電源電位を昇圧する昇圧回路と、
    を備え、
    前記ハイ信号は、前記昇圧回路の出力である半導体装置。
  14. 請求項１〜１３のいずれか一項に記載の半導体装置において、
    前記第１拡散層は、前記第１電極の下方に形成されておらず、
    前記第２拡散層は、前記第２電極の下方に形成されていない半導体装置。
  15. 請求項１〜１３のいずれか一項に記載の半導体装置において、
    前記第１拡散層は、前記第１電極の下方にも形成されており、
    前記第２拡散層は、前記第２電極の下方に形成されている半導体装置。
  16. 請求項１〜１５のいずれか一項に記載の半導体装置において、
    前記第１半導体素子及び前記第２半導体素子はアンチヒューズである半導体装置。
  17. 請求項１〜１６のいずれか一項に記載の半導体装置において、
    平面視において、前記第１電極は前記第１拡散層を貫いており、前記第２電極は前記第２拡散層を貫いている半導体装置。
  18. 請求項１〜１６のいずれか一項に記載の半導体装置において、
    平面視において、前記第１電極は前記第１拡散層を貫いておらず、前記第２電極は前記第２拡散層を貫いていない半導体装置。
  19. 請求項１８に記載の半導体装置において、
    前記第１拡散層は、前記第１電極によって複数の第１の領域に区切られているとした場合、前記第１拡散層に接続するコンタクトは、前記複数の第１の領域の少なくとも一つには設けられておらず、
    前記第２拡散層は、前記第２電極によって複数の第２の領域に区切られているとした場合、前記第２拡散層に接続するコンタクトは、前記複数の第２の領域の少なくとも一つには設けられていない半導体装置。
  20. 基板と、
    前記基板上に形成された第１絶縁膜、前記第１絶縁膜上に形成された第１電極、及び前記基板に形成されていて平面視で前記第１電極に少なくとも隣接する第１拡散層と、を備える第１半導体素子と、
    前記基板上に形成された第２絶縁膜、前記第２絶縁膜上に形成されていて前記第１電極に接続している第２電極、及び前記基板に形成されていて平面視で前記第２電極に少なくとも隣接する第２拡散層と、を備える第２半導体素子と、
    ビットラインと、
    ワードラインと、
    ソース及びドレインの一方が前記第１電極及び前記第２電極に接続しており、ソース及びドレインの他方が前記ビットラインに接続しており、ゲート電極が前記ワードラインに接続している制御トランジスタと、
    を備えるメモリ装置を準備し、
    少なくとも一組の前記第１半導体素子及び前記第２半導体素子により一つのメモリセルが構成されており、
    前記メモリセルに１を書込むときには、前記第１拡散層に第１電位を印加し、前記第２拡散層に前記第１電位より高い第４電位を印加し、前記ビットラインにハイ信号を入力するとともに、前記ワードラインに信号を入力して前記制御トランジスタをオンし、
    前記メモリセルに０を書込むときには、前記第１拡散層に前記第１電位より高い第２電位を印加し、前記第２拡散層に前記第２電位及び前記第４電位より低い第３電位を印加し、前記ビットラインにハイ信号を入力するとともに、前記ワードラインに信号を入力して前記制御トランジスタをオンし、
    前記第１電位と前記ハイ信号との電位差、及び前記第３電位と前記ハイ信号との電位差は、いずれも前記第１絶縁膜及び前記第２絶縁膜を絶縁破壊する大きさであり、
    前記第２電位と前記ハイ信号との電位差、及び前記第４電位と前記ハイ信号との電位差は、いずれも前記第１絶縁膜及び前記第２絶縁膜を絶縁破壊しない大きさであるメモリ装置への書込方法。
  21. メモリ装置から情報を読み出す情報読み出し方法であって、
    前記メモリ装置は、
    基板と、
    前記基板上に形成された第１絶縁膜、前記第１絶縁膜上に形成された第１電極、及び前記基板に形成されていて平面視で前記第１電極に少なくとも隣接する第１拡散層と、を備える第１半導体素子と、
    前記基板上に形成された第２絶縁膜、前記第２絶縁膜上に形成されていて前記第１電極に接続している第２電極、及び前記基板に形成されていて平面視で前記第２電極に少なくとも隣接する第２拡散層と、を備える第２半導体素子と、
    ビットラインと、
    ワードラインと、
    ソース及びドレインの一方が前記第１電極及び前記第２電極に接続しており、ソース及びドレインの他方が前記ビットラインに接続しており、ゲート電極が前記ワードラインに接続している制御トランジスタと、
    を備えており、
    少なくとも一組の前記第１半導体素子及び前記第２半導体素子により一つのメモリセルが構成されており、
    前記第１絶縁膜及び前記第２絶縁膜のいずれか一方は、前記基板を前記第１電極又は前記第２電極に短絡させている短絡部を有し、
    前記メモリセルは、前記第１絶縁膜に前記短絡部分が形成されているか否かで１ビットの情報を記憶し、
    前記メモリセルから情報を読み出すとき、前記第１拡散層に第５電位を印加し、かつ前記ビットラインに前記第５電位とは電位が異なる第６電位を印加し、
    前記第５電位と前記第６電位の電位差は、前記第１絶縁膜を絶縁破壊しない大きさであるメモリ装置からの読出方法。
  22. 基板上に、第１絶縁膜、前記第１絶縁膜上に形成された第１電極、及び前記基板に形成されていて平面視で前記第１電極に少なくとも隣接する第１拡散層とを備える第１半導体素子を形成するとともに、前記基板上に、第２絶縁膜、前記第２絶縁膜上に形成されていて前記第１電極に接続している第２電極、及び前記基板に形成されていて平面視で前記第２電極に少なくとも隣接する第２拡散層とを備える第２半導体素子を形成し、さらに制御用トランジスタを形成する工程と、
    前記制御用トランジスタのソース及びドレインの一方を前記第１電極及び前記第２電極に接続する配線と、前記ソース及びドレインの他方に接続するビットラインと、前記制御用トランジスタのゲート電極に接続するワードラインと、を形成する工程と、
    いずれかのタイミングで行われ、前記第１拡散層の電位を制御する第１電位制御部と、前記第２拡散層の電位を制御する第２電位制御部とを形成する工程と、
    を備える半導体装置の製造方法。
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