JP2003309177A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 信頼性の高いアンチヒューズを備えた半導体
装置を提供する。 【解決手段】 メモリセル容量４０及びアンチヒューズ
２０Ａを有する半導体装置において、前記アンチヒュー
ズは、前記メモリセル容量と同時に形成され電気的に直
列に配置された少なくとも２つ以上の絶縁素子Ａ，Ｂを
有している。
装置を提供する。 【解決手段】 メモリセル容量４０及びアンチヒューズ
２０Ａを有する半導体装置において、前記アンチヒュー
ズは、前記メモリセル容量と同時に形成され電気的に直
列に配置された少なくとも２つ以上の絶縁素子Ａ，Ｂを
有している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものである。
るものである。
【０００２】
【従来の技術】半導体記憶素子は、年々集積度を上がっ
てきている。ＤＲＡＭ（ダイナミックランダムアクセス
メモリ）を例にすると、６４Ｍ、１２８Ｍ、２５６Ｍ、
５１２Ｍｂｉｔというように１チップに集積されるｂｉ
ｔ数が増加している。
てきている。ＤＲＡＭ（ダイナミックランダムアクセス
メモリ）を例にすると、６４Ｍ、１２８Ｍ、２５６Ｍ、
５１２Ｍｂｉｔというように１チップに集積されるｂｉ
ｔ数が増加している。
【０００３】ここで、６４Ｍｂｉｔ中で１ｂｉｔでも不
良が発生すると不良チップとなるので、あらかじめ冗長
回路を設けておき、この冗長回路を使って不良ｂｉｔを
置き換えて不良チップを救済するという技術が用いられ
ている。これは通常、半導体チップ内にヒューズを設け
ておき不良ｂｉｔに対応するヒューズにレーザービーム
を照射して切断して冗長回路に置き換えるという手法で
ある。
良が発生すると不良チップとなるので、あらかじめ冗長
回路を設けておき、この冗長回路を使って不良ｂｉｔを
置き換えて不良チップを救済するという技術が用いられ
ている。これは通常、半導体チップ内にヒューズを設け
ておき不良ｂｉｔに対応するヒューズにレーザービーム
を照射して切断して冗長回路に置き換えるという手法で
ある。
【０００４】半導体記憶素子の集積度向上に伴い１チッ
プ内に必要とされるヒューズ本数は増加しているが、ヒ
ューズを切断するためのレーザービームスポットは小さ
くなっていない。従って、ヒューズ同士の間隔は小さく
ならず、ヒューズ領域は集積度が上がるにつれて増大し
ている。
プ内に必要とされるヒューズ本数は増加しているが、ヒ
ューズを切断するためのレーザービームスポットは小さ
くなっていない。従って、ヒューズ同士の間隔は小さく
ならず、ヒューズ領域は集積度が上がるにつれて増大し
ている。
【０００５】このため半導体チップ中に絶縁素子を設け
ておき、不良ｂｉｔに対応する絶縁素子に所定の電圧を
印加しこの絶縁素子を破壊し短絡させることによりプロ
グラミングして不良ｂｉｔを冗長回路に置き換えるアン
チヒューズという技術が注目されている。
ておき、不良ｂｉｔに対応する絶縁素子に所定の電圧を
印加しこの絶縁素子を破壊し短絡させることによりプロ
グラミングして不良ｂｉｔを冗長回路に置き換えるアン
チヒューズという技術が注目されている。
【０００６】通常この絶縁素子で構成されるアンヒュー
ズは、この絶縁素子を構成するための工程数を追加する
ことになるので全体の工程数が増大する。これに対し、
特開平１１−１９１６１４号公報に示されるように、Ｄ
ＲＡＭの記憶素子と同時に形成することにより工程数の
増大がないという技術が提案されている。この技術を用
いたときのアンチヒューズの簡単な断面構造図を図６に
示す。
ズは、この絶縁素子を構成するための工程数を追加する
ことになるので全体の工程数が増大する。これに対し、
特開平１１−１９１６１４号公報に示されるように、Ｄ
ＲＡＭの記憶素子と同時に形成することにより工程数の
増大がないという技術が提案されている。この技術を用
いたときのアンチヒューズの簡単な断面構造図を図６に
示す。
【０００７】図６に示すように、上記公報の技術は、ゲ
ート電極１及びソース拡散層２及びドレイン拡散層３か
らなるトランジスタ１０と、下部電極４及び容量絶縁膜
５及び上部電極６からなる絶縁素子２０とで構成されて
いる。この絶縁素子４、５、６がアンチヒューズ２０と
して使われる。また、ソース拡散層２とＶＧＮＤ電極
７、上部電極６とＶＤＤ電極８、及びドレイン拡散層３
と下部電極４がそれぞれ電気的に接続されている。
ート電極１及びソース拡散層２及びドレイン拡散層３か
らなるトランジスタ１０と、下部電極４及び容量絶縁膜
５及び上部電極６からなる絶縁素子２０とで構成されて
いる。この絶縁素子４、５、６がアンチヒューズ２０と
して使われる。また、ソース拡散層２とＶＧＮＤ電極
７、上部電極６とＶＤＤ電極８、及びドレイン拡散層３
と下部電極４がそれぞれ電気的に接続されている。
【０００８】このアンチヒューズ２０と同時に形成する
ＤＲＡＭメモリセルの断面構造図を図７に示す。図７に
示すように、ＤＲＡＭメモリセル５０は、ゲート電極１
１及び拡散層領域１２及び１３からなるトランジスタ３
０と、下部電極１４、容量絶縁膜１５及び上部電極１６
からなるキャパシタ４０とで構成されている。キャパシ
タ４０の下部電極１４は、拡散層領域１３と接続されて
おり、拡散層領域１２はデジット線１７と接続されてい
る。
ＤＲＡＭメモリセルの断面構造図を図７に示す。図７に
示すように、ＤＲＡＭメモリセル５０は、ゲート電極１
１及び拡散層領域１２及び１３からなるトランジスタ３
０と、下部電極１４、容量絶縁膜１５及び上部電極１６
からなるキャパシタ４０とで構成されている。キャパシ
タ４０の下部電極１４は、拡散層領域１３と接続されて
おり、拡散層領域１２はデジット線１７と接続されてい
る。
【０００９】図６および図７に示すように、ＤＲＡＭメ
モリセル５０の下部電極１４とアンチヒューズ２０の下
部電極４とを同時に形成するようにして、工程を増やさ
ずアンチヒューズ２０をＤＲＡＭチップ或いはロジック
混載ＤＲＡＭ内の形成することが可能である。
モリセル５０の下部電極１４とアンチヒューズ２０の下
部電極４とを同時に形成するようにして、工程を増やさ
ずアンチヒューズ２０をＤＲＡＭチップ或いはロジック
混載ＤＲＡＭ内の形成することが可能である。
【００１０】図６のアンチヒューズ２０の断面図の簡単
な等価回路を図８に示す。
な等価回路を図８に示す。
【００１１】通常の動作時には、図８のＶＤＤ−ＶＧＮ
Ｄ間に電源電圧分が印加される。ここで、アンチヒュー
ズ２０として用いられている絶縁素子４、５、６が破壊
されている場合、図８のトランジスタ１０がオンしてい
るとＶＯＵＴ端子６０に出力される電圧はＶＤＤとな
る。
Ｄ間に電源電圧分が印加される。ここで、アンチヒュー
ズ２０として用いられている絶縁素子４、５、６が破壊
されている場合、図８のトランジスタ１０がオンしてい
るとＶＯＵＴ端子６０に出力される電圧はＶＤＤとな
る。
【００１２】また逆に絶縁素子４、５、６が破壊されて
いない場合、図８のトランジスタ１０がオンしていると
ＶＯＵＴ端子６０に出力される電圧はＶＧＮＤとなる。
通常ＶＧＮＤ≒０Ｖと考えてよいので、この場合、絶縁
素子４、５、６には電源電圧ＶＤＤが印加される。
いない場合、図８のトランジスタ１０がオンしていると
ＶＯＵＴ端子６０に出力される電圧はＶＧＮＤとなる。
通常ＶＧＮＤ≒０Ｖと考えてよいので、この場合、絶縁
素子４、５、６には電源電圧ＶＤＤが印加される。
【００１３】ある不良回路からある冗長回路への置き換
えを行う場合、所定のアンチヒューズ２０を破壊する。
従って、図８のような回路構成の場合、ＶＯＵＴ端子６
０の電位がＶＤＤのときに置き換えが起こっていること
になる。
えを行う場合、所定のアンチヒューズ２０を破壊する。
従って、図８のような回路構成の場合、ＶＯＵＴ端子６
０の電位がＶＤＤのときに置き換えが起こっていること
になる。
【００１４】次に、図７を参照して、ＤＲＡＭのメモリ
セル５０について説明する。
セル５０について説明する。
【００１５】ＤＲＡＭのメモリセル５０は集積度の向上
に伴い、メモリセル５０のサイズが縮小されている。し
かしながら、メモリセル５０のサイズが縮小されても、
必要とされるキャパシタ４０の容量はさほど小さくなっ
ていない。キャパシタ容量は面積に比例し、キャパシタ
絶縁膜１５の膜厚に反比例するため、キャパシタ容量を
維持するためにはキャパシタ絶縁膜１５の膜厚を薄膜化
することが重要である。
に伴い、メモリセル５０のサイズが縮小されている。し
かしながら、メモリセル５０のサイズが縮小されても、
必要とされるキャパシタ４０の容量はさほど小さくなっ
ていない。キャパシタ容量は面積に比例し、キャパシタ
絶縁膜１５の膜厚に反比例するため、キャパシタ容量を
維持するためにはキャパシタ絶縁膜１５の膜厚を薄膜化
することが重要である。
【００１６】最近では、上部電極１６に印加する電圧を
電源電圧ＶＤＤではなく電源電圧ＶＤＤの１／２にする
という技術が比較的一般的な技術となっている。これに
より、キャパシタ絶縁膜１５は、電源電圧ＶＤＤでは特
性の劣化を起こす可能性はあっても電源電圧ＶＤＤの半
分の電圧では特性の劣化を起こさない膜厚まで薄膜化が
進みキャパシタ容量の維持に寄与している。
電源電圧ＶＤＤではなく電源電圧ＶＤＤの１／２にする
という技術が比較的一般的な技術となっている。これに
より、キャパシタ絶縁膜１５は、電源電圧ＶＤＤでは特
性の劣化を起こす可能性はあっても電源電圧ＶＤＤの半
分の電圧では特性の劣化を起こさない膜厚まで薄膜化が
進みキャパシタ容量の維持に寄与している。
【００１７】ここで前述したように、アンチヒューズ２
０に用いられる絶縁素子４、５、６は、通常の動作時に
は電源電圧分の電圧ＶＤＤが印加されることがある。従
って、ＤＲＡＭのメモリセルキャパシタ４０と同時に形
成されたアンチヒューズ２０では、絶縁素子４、５、６
が、印加された電圧ＶＤＤによって素子特性が劣化を起
こし、最終的には絶縁破壊を起こしてしまう危険性があ
る。
０に用いられる絶縁素子４、５、６は、通常の動作時に
は電源電圧分の電圧ＶＤＤが印加されることがある。従
って、ＤＲＡＭのメモリセルキャパシタ４０と同時に形
成されたアンチヒューズ２０では、絶縁素子４、５、６
が、印加された電圧ＶＤＤによって素子特性が劣化を起
こし、最終的には絶縁破壊を起こしてしまう危険性があ
る。
【００１８】
【発明が解決しようとする課題】信頼性の高いアンチヒ
ューズを備えた半導体装置が望まれている。メモリセル
の下部電極とアンチヒューズの下部電極とを同時に形成
する半導体装置において、メモリセルに印加される電圧
とアンチヒューズに印加される電圧が異なる場合であっ
ても、信頼性の高いアンチヒューズを備えた半導体装置
が望まれている。メモリセルの下部電極とアンチヒュー
ズの下部電極とを同時に形成する半導体装置において、
メモリセルに印加される電圧とアンチヒューズに印加さ
れる電圧が異なる場合であっても、工程数を増やすこと
なく信頼性の高いアンチヒューズを備えた半導体装置が
望まれている。
ューズを備えた半導体装置が望まれている。メモリセル
の下部電極とアンチヒューズの下部電極とを同時に形成
する半導体装置において、メモリセルに印加される電圧
とアンチヒューズに印加される電圧が異なる場合であっ
ても、信頼性の高いアンチヒューズを備えた半導体装置
が望まれている。メモリセルの下部電極とアンチヒュー
ズの下部電極とを同時に形成する半導体装置において、
メモリセルに印加される電圧とアンチヒューズに印加さ
れる電圧が異なる場合であっても、工程数を増やすこと
なく信頼性の高いアンチヒューズを備えた半導体装置が
望まれている。
【００１９】特開２０００−１２３５９２号公報には、
次の半導体装置が記載されている。その半導体装置は、
メモリセルキャパシタと同一構造を有する容量素子を、
行または列方向に沿って整列して配置し、これらの容量
素子を並列に結合して、キャパシタ型アンチヒューズを
実現する。周辺回路領域においても、パターンが繰り返
されるために、完全な構造の容量素子を実現することが
でき、正確に所望の特性を有するキャパシタ型アンチヒ
ューズを実現することができる。
次の半導体装置が記載されている。その半導体装置は、
メモリセルキャパシタと同一構造を有する容量素子を、
行または列方向に沿って整列して配置し、これらの容量
素子を並列に結合して、キャパシタ型アンチヒューズを
実現する。周辺回路領域においても、パターンが繰り返
されるために、完全な構造の容量素子を実現することが
でき、正確に所望の特性を有するキャパシタ型アンチヒ
ューズを実現することができる。
【００２０】特開２００１−２８３９７号公報には、次
の半導体装置が記載されている。その半導体装置は、半
導体基板と、半導体基板の上に形成された下部配線と、
下部配線の上に形成されたアンチヒューズ層と、アンチ
ヒューズ層の上に形成されたエッチングストップ層と、
層間絶縁膜の中に形成されたヴィアホールに埋め込ま
れ、その一端がエッチングストップ層に接続されている
埋め込みプラグと、埋め込みプラグの他端に接続するよ
うに形成された上部配線とを備えている。
の半導体装置が記載されている。その半導体装置は、半
導体基板と、半導体基板の上に形成された下部配線と、
下部配線の上に形成されたアンチヒューズ層と、アンチ
ヒューズ層の上に形成されたエッチングストップ層と、
層間絶縁膜の中に形成されたヴィアホールに埋め込ま
れ、その一端がエッチングストップ層に接続されている
埋め込みプラグと、埋め込みプラグの他端に接続するよ
うに形成された上部配線とを備えている。
【００２１】特開平８−３１６３２４号公報には、次の
半導体集積回路装置の製造方法が記載されている。アン
チヒューズ素子を有する半導体集積回路装置の製造方法
において、アンチヒューズ素子のアンチヒューズ用接続
孔を形成する工程が配線用接続孔と同一製造工程で形成
される。アンチヒューズ用接続孔はアンチヒューズ素子
の下層電極と上層電極との間を接続する。配線用接続孔
はＭＩＳＦＥＴのソース領域又はドレイン領域と配線と
の間を接続する。つまり、アンチヒューズ用接続孔を形
成する工程が配線用接続孔を形成する工程で兼用でき
る。さらに、アンチヒューズ素子の下層電極とＭＩＳＦ
ＥＴのソース領域又はドレイン領域とが同一製造工程で
形成される。
半導体集積回路装置の製造方法が記載されている。アン
チヒューズ素子を有する半導体集積回路装置の製造方法
において、アンチヒューズ素子のアンチヒューズ用接続
孔を形成する工程が配線用接続孔と同一製造工程で形成
される。アンチヒューズ用接続孔はアンチヒューズ素子
の下層電極と上層電極との間を接続する。配線用接続孔
はＭＩＳＦＥＴのソース領域又はドレイン領域と配線と
の間を接続する。つまり、アンチヒューズ用接続孔を形
成する工程が配線用接続孔を形成する工程で兼用でき
る。さらに、アンチヒューズ素子の下層電極とＭＩＳＦ
ＥＴのソース領域又はドレイン領域とが同一製造工程で
形成される。
【００２２】本発明の目的は、信頼性の高いアンチヒュ
ーズを備えた半導体装置を提供することである。本発明
の他の目的は、メモリセルの下部電極とアンチヒューズ
の下部電極とを同時に形成する半導体装置において、メ
モリセルに印加される電圧とアンチヒューズに印加され
る電圧が異なる場合であっても、信頼性の高いアンチヒ
ューズを備えた半導体装置を提供することである。本発
明の更に他の目的は、メモリセルの下部電極とアンチヒ
ューズの下部電極とを同時に形成する半導体装置におい
て、メモリセルに印加される電圧とアンチヒューズに印
加される電圧が異なる場合であっても、工程数を増やす
ことなく信頼性の高いアンチヒューズを備えた半導体装
置を提供することである。
ーズを備えた半導体装置を提供することである。本発明
の他の目的は、メモリセルの下部電極とアンチヒューズ
の下部電極とを同時に形成する半導体装置において、メ
モリセルに印加される電圧とアンチヒューズに印加され
る電圧が異なる場合であっても、信頼性の高いアンチヒ
ューズを備えた半導体装置を提供することである。本発
明の更に他の目的は、メモリセルの下部電極とアンチヒ
ューズの下部電極とを同時に形成する半導体装置におい
て、メモリセルに印加される電圧とアンチヒューズに印
加される電圧が異なる場合であっても、工程数を増やす
ことなく信頼性の高いアンチヒューズを備えた半導体装
置を提供することである。
【００２３】
【課題を解決するための手段】以下に、［発明の実施の
形態］で使用する番号・符号を用いて、［課題を解決す
るための手段］を説明する。これらの番号・符号は、
［特許請求の範囲］の記載と［発明の実施の形態］の記
載との対応関係を明らかにするために付加されたもので
あるが、［特許請求の範囲］に記載されている発明の技
術的範囲の解釈に用いてはならない。
形態］で使用する番号・符号を用いて、［課題を解決す
るための手段］を説明する。これらの番号・符号は、
［特許請求の範囲］の記載と［発明の実施の形態］の記
載との対応関係を明らかにするために付加されたもので
あるが、［特許請求の範囲］に記載されている発明の技
術的範囲の解釈に用いてはならない。
【００２４】本発明の半導体装置は、メモリセル容量
（４０）及びアンチヒューズ（２０Ａ）を有する半導体
装置において、前記アンチヒューズ（２０Ａ）は、前記
メモリセル容量（４０）と同時に形成され電気的に直列
に配置された少なくとも２つ以上の絶縁素子（Ａ，Ｂ）
を有している。
（４０）及びアンチヒューズ（２０Ａ）を有する半導体
装置において、前記アンチヒューズ（２０Ａ）は、前記
メモリセル容量（４０）と同時に形成され電気的に直列
に配置された少なくとも２つ以上の絶縁素子（Ａ，Ｂ）
を有している。
【００２５】本発明の半導体装置において、前記メモリ
セル容量（４０）には、電源電圧（ＶＤＤ）の１／２の
電圧が印加され、前記アンチヒューズ（２０Ａ）には、
前記電源電圧（ＶＤＤ）が印加され、前記少なくとも２
つ以上の絶縁素子（Ａ，Ｂ）のそれぞれには、前記電源
電圧（ＶＤＤ）が前記絶縁素子（Ａ，Ｂ）の数の分だけ
分割されてなる電圧が印加される。
セル容量（４０）には、電源電圧（ＶＤＤ）の１／２の
電圧が印加され、前記アンチヒューズ（２０Ａ）には、
前記電源電圧（ＶＤＤ）が印加され、前記少なくとも２
つ以上の絶縁素子（Ａ，Ｂ）のそれぞれには、前記電源
電圧（ＶＤＤ）が前記絶縁素子（Ａ，Ｂ）の数の分だけ
分割されてなる電圧が印加される。
【００２６】本発明の半導体装置は、キャパシタ（４
０）を充電又は放電させてデータの書きこみ又は消去を
行うメモリセル（５０）と、直列接続された第１および
第２の絶縁素子（Ａ、Ｂ）を含むアンチヒューズ（２０
Ａ）と、前記アンチヒューズ（２０Ａ）と直列接続され
たＭＯＳトランジスタ（１０Ａ）とを備え、前記キャパ
シタ（４０）は、半導体基板に形成されたセル下部電極
（１４）と、前記セル下部電極（１４）の表面に形成さ
れたセル誘電体薄膜（１５）と、前記セル誘電体薄膜
（１５）の表面に形成されたセル上部電極（１６）とで
構成され、前記第１の絶縁素子（Ａ）は、前記セル下部
電極（１４）と同時に形成された第１のヒューズ下部電
極（４）と、前記第１のヒューズ下部電極（４）の表面
に形成され前記セル誘電体薄膜（１５）と同時に形成さ
れたヒューズ誘電体薄膜（５）と、前記ヒューズ誘電体
薄膜（５）の表面に形成され前記セル上部電極（１６）
と同時に形成されたヒューズ上部電極（６）とで構成さ
れ、前記第２の絶縁素子（Ｂ）は、前記セル下部電極
（１４）と同時に形成され前記第１のヒューズ下部電極
（４）とは電気的に分離された第２のヒューズ下部電極
（４’）と、前記第２のヒューズ下部電極（４’）の表
面に形成され前記セル誘電体薄膜（１５）と同時に形成
された前記ヒューズ誘電体薄膜（５）と、前記ヒューズ
誘電体薄膜（５）の表面に形成され前記セル上部電極
（１６）と同時に形成された前記ヒューズ上部電極
（６）とで構成され、前記アンチヒューズ（２０Ａ）と
前記ＭＯＳトランジスタ（１０Ａ）とが直列接続された
回路に、前記キャパシタ（４０）に印加される第１電圧
（ＶＤＤ／２）よりも高い絶縁破壊電圧を印加し、前記
ＭＯＳトランジスタ（１０Ａ）を導通させると前記アン
チヒューズ（２０Ａ）の前記ヒューズ誘電体薄膜（５）
が破壊され、前記第１および第２のヒューズ下部電極
（４，４’）間が短絡するように構成され、前記アンチ
ヒューズ（２０Ａ）と前記ＭＯＳトランジスタ（１０
Ａ）とが直列接続された回路に、前記第１電圧（ＶＤＤ
／２）よりも高く前記絶縁破壊電圧よりも低い第２電圧
（ＶＤＤ）が印加されたときに、前記第１および第２の
絶縁素子（Ａ，Ｂ）のそれぞれには、前記第１電圧（Ｖ
ＤＤ／２）と概ね同一又は前記第１電圧（ＶＤＤ／２）
よりも低い電圧が印加される。
０）を充電又は放電させてデータの書きこみ又は消去を
行うメモリセル（５０）と、直列接続された第１および
第２の絶縁素子（Ａ、Ｂ）を含むアンチヒューズ（２０
Ａ）と、前記アンチヒューズ（２０Ａ）と直列接続され
たＭＯＳトランジスタ（１０Ａ）とを備え、前記キャパ
シタ（４０）は、半導体基板に形成されたセル下部電極
（１４）と、前記セル下部電極（１４）の表面に形成さ
れたセル誘電体薄膜（１５）と、前記セル誘電体薄膜
（１５）の表面に形成されたセル上部電極（１６）とで
構成され、前記第１の絶縁素子（Ａ）は、前記セル下部
電極（１４）と同時に形成された第１のヒューズ下部電
極（４）と、前記第１のヒューズ下部電極（４）の表面
に形成され前記セル誘電体薄膜（１５）と同時に形成さ
れたヒューズ誘電体薄膜（５）と、前記ヒューズ誘電体
薄膜（５）の表面に形成され前記セル上部電極（１６）
と同時に形成されたヒューズ上部電極（６）とで構成さ
れ、前記第２の絶縁素子（Ｂ）は、前記セル下部電極
（１４）と同時に形成され前記第１のヒューズ下部電極
（４）とは電気的に分離された第２のヒューズ下部電極
（４’）と、前記第２のヒューズ下部電極（４’）の表
面に形成され前記セル誘電体薄膜（１５）と同時に形成
された前記ヒューズ誘電体薄膜（５）と、前記ヒューズ
誘電体薄膜（５）の表面に形成され前記セル上部電極
（１６）と同時に形成された前記ヒューズ上部電極
（６）とで構成され、前記アンチヒューズ（２０Ａ）と
前記ＭＯＳトランジスタ（１０Ａ）とが直列接続された
回路に、前記キャパシタ（４０）に印加される第１電圧
（ＶＤＤ／２）よりも高い絶縁破壊電圧を印加し、前記
ＭＯＳトランジスタ（１０Ａ）を導通させると前記アン
チヒューズ（２０Ａ）の前記ヒューズ誘電体薄膜（５）
が破壊され、前記第１および第２のヒューズ下部電極
（４，４’）間が短絡するように構成され、前記アンチ
ヒューズ（２０Ａ）と前記ＭＯＳトランジスタ（１０
Ａ）とが直列接続された回路に、前記第１電圧（ＶＤＤ
／２）よりも高く前記絶縁破壊電圧よりも低い第２電圧
（ＶＤＤ）が印加されたときに、前記第１および第２の
絶縁素子（Ａ，Ｂ）のそれぞれには、前記第１電圧（Ｖ
ＤＤ／２）と概ね同一又は前記第１電圧（ＶＤＤ／２）
よりも低い電圧が印加される。
【００２７】本発明の半導体装置において、前記第１お
よび第２のヒューズ下部電極（４，４’）は、前記ヒュ
ーズ誘電体薄膜（５）によって電気的に分離されてい
る。
よび第２のヒューズ下部電極（４，４’）は、前記ヒュ
ーズ誘電体薄膜（５）によって電気的に分離されてい
る。
【００２８】本発明の半導体装置において、前記第１お
よび第２のヒューズ下部電極（４，４’）の一方と、前
記第２電圧（ＶＤＤ）が印加される高位側電極（８）と
は、前記ＭＯＳトランジスタ（１０Ａ）のゲート電極
（１）と同時に形成された第１のゲート電極（１’）に
よって接続されている。
よび第２のヒューズ下部電極（４，４’）の一方と、前
記第２電圧（ＶＤＤ）が印加される高位側電極（８）と
は、前記ＭＯＳトランジスタ（１０Ａ）のゲート電極
（１）と同時に形成された第１のゲート電極（１’）に
よって接続されている。
【００２９】本発明の半導体装置において、前記第１お
よび第２のヒューズ下部電極（４，４’）の一方と、前
記第２電圧（ＶＤＤ）が印加される高位側電極（８）と
は、前記ＭＯＳトランジスタ（１０Ａ）の拡散層（２，
３）と同時に形成された第１の拡散層（９）によって接
続されている。
よび第２のヒューズ下部電極（４，４’）の一方と、前
記第２電圧（ＶＤＤ）が印加される高位側電極（８）と
は、前記ＭＯＳトランジスタ（１０Ａ）の拡散層（２，
３）と同時に形成された第１の拡散層（９）によって接
続されている。
【００３０】本発明の半導体装置は、キャパシタ（４
０）を充電又は放電させてデータの書きこみ又は消去を
行うメモリセル（５０）と、直列接続された第１、第２
および第３の絶縁素子（Ａ、Ｂ、Ｃ）を含むアンチヒュ
ーズ（２０Ｂ）と、前記アンチヒューズ（２０Ｂ）と直
列接続されたＭＯＳトランジスタ（１０Ｂ）とを備え、
前記キャパシタ（４０）は、半導体基板に形成されたセ
ル下部電極（１４）と、前記セル下部電極（１４）の表
面に形成されたセル誘電体薄膜（１５）と、前記セル誘
電体薄膜（１５）の表面に形成されたセル上部電極（１
６）とで構成され、前記第１の絶縁素子（Ａ）は、前記
セル下部電極（１４）と同時に形成された第１のヒュー
ズ下部電極（４）と、前記第１のヒューズ下部電極
（４）の表面に形成され前記セル誘電体薄膜（１５）と
同時に形成されたヒューズ誘電体薄膜（５）と、前記ヒ
ューズ誘電体薄膜（５）の表面に形成され前記セル上部
電極（１６）と同時に形成された第１のヒューズ上部電
極（６）とで構成され、前記第２の絶縁素子（Ｂ）は、
前記セル下部電極（１４）と同時に形成され前記第１の
ヒューズ下部電極（４）とは電気的に分離された第２の
ヒューズ下部電極（４’）と、前記第２のヒューズ下部
電極（４’）の表面に形成され前記セル誘電体薄膜（１
５）と同時に形成された前記ヒューズ誘電体薄膜（５）
と、前記ヒューズ誘電体薄膜（５）の表面に形成され前
記セル上部電極（１６）と同時に形成された前記第１の
ヒューズ上部電極（６）とで構成され、前記第３の絶縁
素子（Ｃ）は、前記セル下部電極（１４）と同時に形成
され前記第２のヒューズ下部電極（４’）と電気的に接
続された第３のヒューズ下部電極（４’’）と、前記第
３のヒューズ下部電極（４’’）の表面に形成され前記
セル誘電体薄膜（１５）と同時に形成された前記ヒュー
ズ誘電体薄膜（５）と、前記ヒューズ誘電体薄膜（５）
の表面に形成され前記セル上部電極（１６）と同時に形
成され前記第１のヒューズ上部電極（６）と電気的に分
離された第２のヒューズ上部電極（６）で構成され、前
記アンチヒューズ（２０Ｂ）と前記ＭＯＳトランジスタ
（１０Ｂ）とが直列接続された回路に、前記キャパシタ
（４０）に印加される第１電圧（ＶＤＤ／２）よりも高
い絶縁破壊電圧を印加し、前記ＭＯＳトランジスタ（１
０Ｂ）を導通させると前記アンチヒューズ（２０Ｂ）の
前記ヒューズ誘電体薄膜（５）が破壊され、前記第１、
第２および第３のヒューズ下部電極（４，４’，
４’’）間が短絡するように構成され、前記アンチヒュ
ーズ（２０Ｂ）と前記ＭＯＳトランジスタ（１０Ｂ）と
が直列接続された回路に、前記第１電圧（ＶＤＤ／２）
よりも高く前記絶縁破壊電圧よりも低い第２電圧（ＶＤ
Ｄ）が印加されたときに、前記第１、第２および第３の
絶縁素子（Ａ，Ｂ，Ｃ）のそれぞれには、前記第１電圧
（ＶＤＤ／２）よりも低い電圧が印加される。
０）を充電又は放電させてデータの書きこみ又は消去を
行うメモリセル（５０）と、直列接続された第１、第２
および第３の絶縁素子（Ａ、Ｂ、Ｃ）を含むアンチヒュ
ーズ（２０Ｂ）と、前記アンチヒューズ（２０Ｂ）と直
列接続されたＭＯＳトランジスタ（１０Ｂ）とを備え、
前記キャパシタ（４０）は、半導体基板に形成されたセ
ル下部電極（１４）と、前記セル下部電極（１４）の表
面に形成されたセル誘電体薄膜（１５）と、前記セル誘
電体薄膜（１５）の表面に形成されたセル上部電極（１
６）とで構成され、前記第１の絶縁素子（Ａ）は、前記
セル下部電極（１４）と同時に形成された第１のヒュー
ズ下部電極（４）と、前記第１のヒューズ下部電極
（４）の表面に形成され前記セル誘電体薄膜（１５）と
同時に形成されたヒューズ誘電体薄膜（５）と、前記ヒ
ューズ誘電体薄膜（５）の表面に形成され前記セル上部
電極（１６）と同時に形成された第１のヒューズ上部電
極（６）とで構成され、前記第２の絶縁素子（Ｂ）は、
前記セル下部電極（１４）と同時に形成され前記第１の
ヒューズ下部電極（４）とは電気的に分離された第２の
ヒューズ下部電極（４’）と、前記第２のヒューズ下部
電極（４’）の表面に形成され前記セル誘電体薄膜（１
５）と同時に形成された前記ヒューズ誘電体薄膜（５）
と、前記ヒューズ誘電体薄膜（５）の表面に形成され前
記セル上部電極（１６）と同時に形成された前記第１の
ヒューズ上部電極（６）とで構成され、前記第３の絶縁
素子（Ｃ）は、前記セル下部電極（１４）と同時に形成
され前記第２のヒューズ下部電極（４’）と電気的に接
続された第３のヒューズ下部電極（４’’）と、前記第
３のヒューズ下部電極（４’’）の表面に形成され前記
セル誘電体薄膜（１５）と同時に形成された前記ヒュー
ズ誘電体薄膜（５）と、前記ヒューズ誘電体薄膜（５）
の表面に形成され前記セル上部電極（１６）と同時に形
成され前記第１のヒューズ上部電極（６）と電気的に分
離された第２のヒューズ上部電極（６）で構成され、前
記アンチヒューズ（２０Ｂ）と前記ＭＯＳトランジスタ
（１０Ｂ）とが直列接続された回路に、前記キャパシタ
（４０）に印加される第１電圧（ＶＤＤ／２）よりも高
い絶縁破壊電圧を印加し、前記ＭＯＳトランジスタ（１
０Ｂ）を導通させると前記アンチヒューズ（２０Ｂ）の
前記ヒューズ誘電体薄膜（５）が破壊され、前記第１、
第２および第３のヒューズ下部電極（４，４’，
４’’）間が短絡するように構成され、前記アンチヒュ
ーズ（２０Ｂ）と前記ＭＯＳトランジスタ（１０Ｂ）と
が直列接続された回路に、前記第１電圧（ＶＤＤ／２）
よりも高く前記絶縁破壊電圧よりも低い第２電圧（ＶＤ
Ｄ）が印加されたときに、前記第１、第２および第３の
絶縁素子（Ａ，Ｂ，Ｃ）のそれぞれには、前記第１電圧
（ＶＤＤ／２）よりも低い電圧が印加される。
【００３１】本発明の半導体装置において、前記第２の
ヒューズ下部電極（４’）と前記第３のヒューズ下部電
極（４’’）とは、前記ＭＯＳトランジスタ（１０Ｂ）
のゲート電極（１）と同時に形成された第１のゲート電
極（１’）によって接続されている。
ヒューズ下部電極（４’）と前記第３のヒューズ下部電
極（４’’）とは、前記ＭＯＳトランジスタ（１０Ｂ）
のゲート電極（１）と同時に形成された第１のゲート電
極（１’）によって接続されている。
【００３２】本発明の半導体装置において、前記第２の
ヒューズ下部電極（４’）と前記第３のヒューズ下部電
極（４’’）とは、前記ＭＯＳトランジスタ（１０Ｂ）
の拡散層（２，３）と同時に形成された第１の拡散層に
よって接続されている。
ヒューズ下部電極（４’）と前記第３のヒューズ下部電
極（４’’）とは、前記ＭＯＳトランジスタ（１０Ｂ）
の拡散層（２，３）と同時に形成された第１の拡散層に
よって接続されている。
【００３３】本発明の半導体装置において、前記第３の
ヒューズ下部電極（４’’）と、前記第２電圧（ＶＤ
Ｄ）が印加される高位側電極（８）とは、前記第２のヒ
ューズ上部電極（６）によって接続されている。
ヒューズ下部電極（４’’）と、前記第２電圧（ＶＤ
Ｄ）が印加される高位側電極（８）とは、前記第２のヒ
ューズ上部電極（６）によって接続されている。
【００３４】
【発明の実施の形態】添付図面を参照して、本発明の半
導体装置の一実施形態を説明する。以下、図１から図５
において、上記と同一の構成要素又は対応する構成要素
については、同一の符号又は対応する符号を付して、そ
の詳細な説明を省略する。
導体装置の一実施形態を説明する。以下、図１から図５
において、上記と同一の構成要素又は対応する構成要素
については、同一の符号又は対応する符号を付して、そ
の詳細な説明を省略する。
【００３５】図１を参照して、第１実施形態について説
明する。本実施形態を用いたときのアンチヒューズの簡
単な断面構造図を図１に示す。
明する。本実施形態を用いたときのアンチヒューズの簡
単な断面構造図を図１に示す。
【００３６】図１に示すように、ゲート電極１及びソー
ス拡散層２及びドレイン拡散層３からなるトランジスタ
１０Ａと、下部電極４及び容量絶縁膜５及び上部電極６
からなる絶縁素子Ａと、下部電極４’及び容量絶縁膜５
及び上部電極６からなる絶縁素子Ｂが形成されている。
本実施形態では、この２個の絶縁素子Ａ，Ｂがひとつの
アンチヒューズ２０Ａとして使われる。
ス拡散層２及びドレイン拡散層３からなるトランジスタ
１０Ａと、下部電極４及び容量絶縁膜５及び上部電極６
からなる絶縁素子Ａと、下部電極４’及び容量絶縁膜５
及び上部電極６からなる絶縁素子Ｂが形成されている。
本実施形態では、この２個の絶縁素子Ａ，Ｂがひとつの
アンチヒューズ２０Ａとして使われる。
【００３７】また、ソース拡散層２とＶＧＮＤ電極７
は、電気的に接続されている。ドレイン拡散層３と下部
電極４は、電気的に接続されている。さらに、上部電極
６を介して絶縁素子Ａ及びＢが電気的に接続されてい
る。ゲート電極１’を介して下部電極４’とＶＤＤ電極
８とが電気的に接続されている。
は、電気的に接続されている。ドレイン拡散層３と下部
電極４は、電気的に接続されている。さらに、上部電極
６を介して絶縁素子Ａ及びＢが電気的に接続されてい
る。ゲート電極１’を介して下部電極４’とＶＤＤ電極
８とが電気的に接続されている。
【００３８】図１の構成の簡単な等価回路を図２に示
す。
す。
【００３９】通常の動作時には、図２のＶＤＤ−ＶＧＮ
Ｄ間に電源電圧が印加される。絶縁素子Ａ及びＢ（２０
Ａ）が破壊されていない場合、図２のトランジスタ１０
ＡがオンしているとＶＯＵＴ端子６０Ａに出力される電
圧はＶＧＮＤとなる。通常ＶＧＮＤ≒０Ｖと考えて良い
ので、この場合２個の絶縁素子Ａ，Ｂには、電源電圧Ｖ
ＤＤが印加される。従って、各々の絶縁素子Ａ，Ｂに
は、電源電圧ＶＤＤの半分の電圧が印加されることにな
る。
Ｄ間に電源電圧が印加される。絶縁素子Ａ及びＢ（２０
Ａ）が破壊されていない場合、図２のトランジスタ１０
ＡがオンしているとＶＯＵＴ端子６０Ａに出力される電
圧はＶＧＮＤとなる。通常ＶＧＮＤ≒０Ｖと考えて良い
ので、この場合２個の絶縁素子Ａ，Ｂには、電源電圧Ｖ
ＤＤが印加される。従って、各々の絶縁素子Ａ，Ｂに
は、電源電圧ＶＤＤの半分の電圧が印加されることにな
る。
【００４０】本実施形態では、ＤＲＡＭのメモリセル５
０の上部電極１６に印加される電圧が電源電圧ＶＤＤの
１／２であり、キャパシタ４０の絶縁膜１５が、電源電
圧ＶＤＤでは特性の劣化を起こす可能性はあっても電源
電圧ＶＤＤの半分の電圧では特性の劣化を起こさない膜
厚まで薄膜化が進んでいる場合において、メモリセル５
０と同時に形成されるアンチヒューズ２０Ａの容量絶縁
膜５は、キャパシタ４０の絶縁膜１５と同様の膜厚まで
薄膜化されている。この場合、ＶＤＤ電極８とＶＧＮＤ
電極７の間に電源電圧ＶＤＤが印加されても、２個の直
列接続された絶縁素子Ａ，Ｂの各々の容量絶縁膜５に
は、キャパシタ４０の絶縁膜１５と同様に、電源電圧Ｖ
ＤＤの半分の電圧が印加されるため、容量絶縁膜５が特
性の劣化を起こすことはない。
０の上部電極１６に印加される電圧が電源電圧ＶＤＤの
１／２であり、キャパシタ４０の絶縁膜１５が、電源電
圧ＶＤＤでは特性の劣化を起こす可能性はあっても電源
電圧ＶＤＤの半分の電圧では特性の劣化を起こさない膜
厚まで薄膜化が進んでいる場合において、メモリセル５
０と同時に形成されるアンチヒューズ２０Ａの容量絶縁
膜５は、キャパシタ４０の絶縁膜１５と同様の膜厚まで
薄膜化されている。この場合、ＶＤＤ電極８とＶＧＮＤ
電極７の間に電源電圧ＶＤＤが印加されても、２個の直
列接続された絶縁素子Ａ，Ｂの各々の容量絶縁膜５に
は、キャパシタ４０の絶縁膜１５と同様に、電源電圧Ｖ
ＤＤの半分の電圧が印加されるため、容量絶縁膜５が特
性の劣化を起こすことはない。
【００４１】第１実施形態では、メモリセル容量４０及
びアンチヒューズ２０Ａを有する半導体装置において、
アンチヒューズ２０Ａは、メモリセル容量４０と同時に
形成され電気的に直列に配置された２つの絶縁素子Ａ，
Ｂを有している。
びアンチヒューズ２０Ａを有する半導体装置において、
アンチヒューズ２０Ａは、メモリセル容量４０と同時に
形成され電気的に直列に配置された２つの絶縁素子Ａ，
Ｂを有している。
【００４２】メモリセル容量４０には、電源電圧ＶＤＤ
の１／２の電圧が印加され、アンチヒューズ２０Ａに
は、電源電圧ＶＤＤが印加され、２つの絶縁素子Ａ，Ｂ
のそれぞれには、電源電圧ＶＤＤが１／２に分割されて
なる電圧が印加される。
の１／２の電圧が印加され、アンチヒューズ２０Ａに
は、電源電圧ＶＤＤが印加され、２つの絶縁素子Ａ，Ｂ
のそれぞれには、電源電圧ＶＤＤが１／２に分割されて
なる電圧が印加される。
【００４３】第１実施形態では、キャパシタ４０を充電
又は放電させてデータの書きこみ又は消去を行うＤＲＡ
Ｍのメモリセル５０と、直列接続された第１および第２
の絶縁素子Ａ、Ｂを含むアンチヒューズ２０Ａと、アン
チヒューズ２０Ａと直列接続されたＭＯＳトランジスタ
１０Ａとを備えている。
又は放電させてデータの書きこみ又は消去を行うＤＲＡ
Ｍのメモリセル５０と、直列接続された第１および第２
の絶縁素子Ａ、Ｂを含むアンチヒューズ２０Ａと、アン
チヒューズ２０Ａと直列接続されたＭＯＳトランジスタ
１０Ａとを備えている。
【００４４】キャパシタ４０は、半導体基板に形成され
たセル下部電極１４と、セル下部電極１４の表面に形成
されたセル誘電体薄膜１５と、セル誘電体薄膜１５の表
面に形成されたセル上部電極１６とで構成されている。
たセル下部電極１４と、セル下部電極１４の表面に形成
されたセル誘電体薄膜１５と、セル誘電体薄膜１５の表
面に形成されたセル上部電極１６とで構成されている。
【００４５】第１の絶縁素子Ａは、セル下部電極１４と
同時に形成された第１のヒューズ下部電極４と、第１の
ヒューズ下部電極４の表面に形成されセル誘電体薄膜１
５と同時に形成されたヒューズ誘電体薄膜５と、ヒュー
ズ誘電体薄膜５の表面に形成されセル上部電極１６と同
時に形成されたヒューズ上部電極６とで構成されてい
る。
同時に形成された第１のヒューズ下部電極４と、第１の
ヒューズ下部電極４の表面に形成されセル誘電体薄膜１
５と同時に形成されたヒューズ誘電体薄膜５と、ヒュー
ズ誘電体薄膜５の表面に形成されセル上部電極１６と同
時に形成されたヒューズ上部電極６とで構成されてい
る。
【００４６】第２の絶縁素子Ｂは、セル下部電極１４と
同時に形成され第１のヒューズ下部電極４とは電気的に
分離された第２のヒューズ下部電極４’と、第２のヒュ
ーズ下部電極４’の表面に形成されセル誘電体薄膜１５
と同時に形成されたヒューズ誘電体薄膜５と、ヒューズ
誘電体薄膜５の表面に形成されセル上部電極１６と同時
に形成されたヒューズ上部電極６とで構成されている。
同時に形成され第１のヒューズ下部電極４とは電気的に
分離された第２のヒューズ下部電極４’と、第２のヒュ
ーズ下部電極４’の表面に形成されセル誘電体薄膜１５
と同時に形成されたヒューズ誘電体薄膜５と、ヒューズ
誘電体薄膜５の表面に形成されセル上部電極１６と同時
に形成されたヒューズ上部電極６とで構成されている。
【００４７】アンチヒューズ２０ＡとＭＯＳトランジス
タ１０Ａとが直列接続された回路に、キャパシタ４０に
印加される第１電圧（ＶＤＤ／２）よりも高い絶縁破壊
電圧を印加し、ＭＯＳトランジスタ１０Ａを導通させる
とアンチヒューズ２０Ａのヒューズ誘電体薄膜５が破壊
され、第１および第２のヒューズ下部電極４，４’間が
短絡するように構成されている。
タ１０Ａとが直列接続された回路に、キャパシタ４０に
印加される第１電圧（ＶＤＤ／２）よりも高い絶縁破壊
電圧を印加し、ＭＯＳトランジスタ１０Ａを導通させる
とアンチヒューズ２０Ａのヒューズ誘電体薄膜５が破壊
され、第１および第２のヒューズ下部電極４，４’間が
短絡するように構成されている。
【００４８】アンチヒューズ２０ＡとＭＯＳトランジス
タ１０Ａとが直列接続された回路に、第１電圧（ＶＤＤ
／２）よりも高く絶縁破壊電圧よりも低い第２電圧ＶＤ
Ｄが印加されたときに、第１および第２の絶縁素子Ａ，
Ｂのそれぞれには、第１電圧（ＶＤＤ／２）と概ね同一
の電圧が印加される。
タ１０Ａとが直列接続された回路に、第１電圧（ＶＤＤ
／２）よりも高く絶縁破壊電圧よりも低い第２電圧ＶＤ
Ｄが印加されたときに、第１および第２の絶縁素子Ａ，
Ｂのそれぞれには、第１電圧（ＶＤＤ／２）と概ね同一
の電圧が印加される。
【００４９】第１および第２のヒューズ下部電極４，
４’は、ヒューズ誘電体薄膜５によって電気的に分離さ
れている。第２のヒューズ下部電極４’と、第２電圧Ｖ
ＤＤが印加される高位側電極８とは、ＭＯＳトランジス
タ１０Ａのゲート電極１と同時に形成された第１のゲー
ト電極１’によって接続されている。
４’は、ヒューズ誘電体薄膜５によって電気的に分離さ
れている。第２のヒューズ下部電極４’と、第２電圧Ｖ
ＤＤが印加される高位側電極８とは、ＭＯＳトランジス
タ１０Ａのゲート電極１と同時に形成された第１のゲー
ト電極１’によって接続されている。
【００５０】本実施形態によれば、以下の効果が得られ
る。複数個の絶縁素子Ａ，Ｂを直列に配置することによ
り、ひとつの絶縁素子（複数の絶縁素子Ａ，Ｂの各々）
に印加される電圧が分割されるため、通常動作時に絶縁
破壊されにくくなり、半導体素子の信頼性が向上する。
る。複数個の絶縁素子Ａ，Ｂを直列に配置することによ
り、ひとつの絶縁素子（複数の絶縁素子Ａ，Ｂの各々）
に印加される電圧が分割されるため、通常動作時に絶縁
破壊されにくくなり、半導体素子の信頼性が向上する。
【００５１】次に、図３を参照して、第２実施形態につ
いて説明する。
いて説明する。
【００５２】第１の実施形態では、ＶＧＮＤ電極７とＶ
ＤＤ電極８との間に２個の絶縁素子Ａ，Ｂを直列に配置
したが、電圧を分割するという観点から絶縁素子Ａ、
Ｂ、Ｃを３個直列に接続するという手段も考えられる。
そのときの断面構造図を図３に示す。
ＤＤ電極８との間に２個の絶縁素子Ａ，Ｂを直列に配置
したが、電圧を分割するという観点から絶縁素子Ａ、
Ｂ、Ｃを３個直列に接続するという手段も考えられる。
そのときの断面構造図を図３に示す。
【００５３】図３に示すように、ゲート電極１及びソー
ス拡散層２及びドレイン拡散層３からなるトランジスタ
１０Ｂと、下部電極４及び容量絶縁膜５及び上部電極６
からなる絶縁素子Ａと、下部電極４’及び容量絶縁膜５
及び上部電極６からなる絶縁素子Ｂと、下部電極４’’
及び容量絶縁膜５及び上部電極６からなる絶縁素子Ｃが
形成されている。本実施形態では、この３個の絶縁素子
Ａ，Ｂ，Ｃがひとつのアンチヒューズ２０Ｂとして使わ
れる。絶縁素子Ｂ，Ｃの上部電極６と６は電気的に分離
され、絶縁素子Ｂ，Ｃの下部電極４’と４’’はゲート
電極１’により電気的に接続されている。
ス拡散層２及びドレイン拡散層３からなるトランジスタ
１０Ｂと、下部電極４及び容量絶縁膜５及び上部電極６
からなる絶縁素子Ａと、下部電極４’及び容量絶縁膜５
及び上部電極６からなる絶縁素子Ｂと、下部電極４’’
及び容量絶縁膜５及び上部電極６からなる絶縁素子Ｃが
形成されている。本実施形態では、この３個の絶縁素子
Ａ，Ｂ，Ｃがひとつのアンチヒューズ２０Ｂとして使わ
れる。絶縁素子Ｂ，Ｃの上部電極６と６は電気的に分離
され、絶縁素子Ｂ，Ｃの下部電極４’と４’’はゲート
電極１’により電気的に接続されている。
【００５４】また、ソース拡散層２とＶＧＮＤ電極７
は、電気的に接続されている。ドレイン拡散層３と下部
電極４は、電気的に接続されている。さらに、上部電極
６を介して絶縁素子Ａ及びＢが電気的に接続されてい
る。ゲート電極１’を介して下部電極４’と下部電極
４’’とが電気的に接続されている。上部電極６とＶＤ
Ｄ電極８とが電気的に接続されている。
は、電気的に接続されている。ドレイン拡散層３と下部
電極４は、電気的に接続されている。さらに、上部電極
６を介して絶縁素子Ａ及びＢが電気的に接続されてい
る。ゲート電極１’を介して下部電極４’と下部電極
４’’とが電気的に接続されている。上部電極６とＶＤ
Ｄ電極８とが電気的に接続されている。
【００５５】図３の構成の簡単な等価回路を図４に示
す。
す。
【００５６】通常の動作時には、図４のＶＤＤ電極８と
ＶＧＮＤ電極７間に電源電圧ＶＤＤが印加される。絶縁
素子Ａ、Ｂ及びＣ（２０Ｂ）が破壊されていない場合、
図４のトランジスタ１０ＢがオンしているとＶＯＵＴ端
子６０Ｂに出力される電圧はＶＧＮＤとなる。通常ＶＧ
ＮＤ≒０Ｖと考えて良いので、この場合３個の絶縁素子
Ａ，Ｂ，Ｃには、電源電圧ＶＤＤが印加される。従っ
て、各々の絶縁素子Ａ，Ｂ，Ｃには、電源電圧ＶＤＤの
１／３の電圧が印加されることになる。
ＶＧＮＤ電極７間に電源電圧ＶＤＤが印加される。絶縁
素子Ａ、Ｂ及びＣ（２０Ｂ）が破壊されていない場合、
図４のトランジスタ１０ＢがオンしているとＶＯＵＴ端
子６０Ｂに出力される電圧はＶＧＮＤとなる。通常ＶＧ
ＮＤ≒０Ｖと考えて良いので、この場合３個の絶縁素子
Ａ，Ｂ，Ｃには、電源電圧ＶＤＤが印加される。従っ
て、各々の絶縁素子Ａ，Ｂ，Ｃには、電源電圧ＶＤＤの
１／３の電圧が印加されることになる。
【００５７】本実施形態のように、ＤＲＡＭのメモリセ
ル５０の上部電極１６に印加される電圧が電源電圧ＶＤ
Ｄの１／２であり、キャパシタ４０の絶縁膜１５が、電
源電圧ＶＤＤでは特性の劣化を起こす可能性はあっても
電源電圧ＶＤＤの半分の電圧では特性の劣化を起こさな
い膜厚まで薄膜化が進んでいる場合において、メモリセ
ル５０と同時に形成されるアンチヒューズ２０Ｂの容量
絶縁膜５がキャパシタ４０の絶縁膜１５と同様の膜厚ま
で薄膜化されていても、各々の絶縁素子Ａ，Ｂ，Ｃの容
量絶縁膜５には、キャパシタ４０の絶縁膜１５に印加さ
れる電圧よりも小さい、電源電圧ＶＤＤの１／３の電圧
が印加されるため、容量絶縁膜５が特性の劣化を起こす
ことはない。
ル５０の上部電極１６に印加される電圧が電源電圧ＶＤ
Ｄの１／２であり、キャパシタ４０の絶縁膜１５が、電
源電圧ＶＤＤでは特性の劣化を起こす可能性はあっても
電源電圧ＶＤＤの半分の電圧では特性の劣化を起こさな
い膜厚まで薄膜化が進んでいる場合において、メモリセ
ル５０と同時に形成されるアンチヒューズ２０Ｂの容量
絶縁膜５がキャパシタ４０の絶縁膜１５と同様の膜厚ま
で薄膜化されていても、各々の絶縁素子Ａ，Ｂ，Ｃの容
量絶縁膜５には、キャパシタ４０の絶縁膜１５に印加さ
れる電圧よりも小さい、電源電圧ＶＤＤの１／３の電圧
が印加されるため、容量絶縁膜５が特性の劣化を起こす
ことはない。
【００５８】第２実施形態は、キャパシタ４０を充電又
は放電させてデータの書きこみ又は消去を行うＤＲＡＭ
メモリセル５０と、直列接続された第１、第２および第
３の絶縁素子Ａ、Ｂ、Ｃを含むアンチヒューズ２０Ｂ
と、アンチヒューズ２０Ｂと直列接続されたＭＯＳトラ
ンジスタ１０Ｂとを備えている。
は放電させてデータの書きこみ又は消去を行うＤＲＡＭ
メモリセル５０と、直列接続された第１、第２および第
３の絶縁素子Ａ、Ｂ、Ｃを含むアンチヒューズ２０Ｂ
と、アンチヒューズ２０Ｂと直列接続されたＭＯＳトラ
ンジスタ１０Ｂとを備えている。
【００５９】キャパシタ４０は、半導体基板に形成され
たセル下部電極１４と、セル下部電極１４の表面に形成
されたセル誘電体薄膜１５と、セル誘電体薄膜１５の表
面に形成されたセル上部電極１６とで構成されている。
たセル下部電極１４と、セル下部電極１４の表面に形成
されたセル誘電体薄膜１５と、セル誘電体薄膜１５の表
面に形成されたセル上部電極１６とで構成されている。
【００６０】第１の絶縁素子Ａは、セル下部電極１４と
同時に形成された第１のヒューズ下部電極４と、第１の
ヒューズ下部電極４の表面に形成されセル誘電体薄膜１
５と同時に形成されたヒューズ誘電体薄膜５と、ヒュー
ズ誘電体薄膜５の表面に形成されセル上部電極１６と同
時に形成された第１のヒューズ上部電極６とで構成され
ている。
同時に形成された第１のヒューズ下部電極４と、第１の
ヒューズ下部電極４の表面に形成されセル誘電体薄膜１
５と同時に形成されたヒューズ誘電体薄膜５と、ヒュー
ズ誘電体薄膜５の表面に形成されセル上部電極１６と同
時に形成された第１のヒューズ上部電極６とで構成され
ている。
【００６１】第２の絶縁素子Ｂは、セル下部電極１４と
同時に形成され第１のヒューズ下部電極４とは電気的に
分離された第２のヒューズ下部電極４’と、第２のヒュ
ーズ下部電極４’の表面に形成されセル誘電体薄膜１５
と同時に形成されたヒューズ誘電体薄膜５と、ヒューズ
誘電体薄膜５の表面に形成されセル上部電極１６と同時
に形成された第１のヒューズ上部電極６とで構成されて
いる。
同時に形成され第１のヒューズ下部電極４とは電気的に
分離された第２のヒューズ下部電極４’と、第２のヒュ
ーズ下部電極４’の表面に形成されセル誘電体薄膜１５
と同時に形成されたヒューズ誘電体薄膜５と、ヒューズ
誘電体薄膜５の表面に形成されセル上部電極１６と同時
に形成された第１のヒューズ上部電極６とで構成されて
いる。
【００６２】第３の絶縁素子Ｃは、セル下部電極１４と
同時に形成され第２のヒューズ下部電極４’と電気的に
接続された第３のヒューズ下部電極４’’と、第３のヒ
ューズ下部電極４’’の表面に形成されセル誘電体薄膜
１５と同時に形成されたヒューズ誘電体薄膜５と、ヒュ
ーズ誘電体薄膜５の表面に形成されセル上部電極１６と
同時に形成され第１のヒューズ上部電極６と電気的に分
離された第２のヒューズ上部電極６で構成されている。
同時に形成され第２のヒューズ下部電極４’と電気的に
接続された第３のヒューズ下部電極４’’と、第３のヒ
ューズ下部電極４’’の表面に形成されセル誘電体薄膜
１５と同時に形成されたヒューズ誘電体薄膜５と、ヒュ
ーズ誘電体薄膜５の表面に形成されセル上部電極１６と
同時に形成され第１のヒューズ上部電極６と電気的に分
離された第２のヒューズ上部電極６で構成されている。
【００６３】アンチヒューズ２０ＢとＭＯＳトランジス
タ１０Ｂとが直列接続された回路に、キャパシタ４０に
印加される第１電圧（ＶＤＤ／２）よりも高い絶縁破壊
電圧を印加し、ＭＯＳトランジスタ１０Ｂを導通させる
とアンチヒューズ２０Ｂのヒューズ誘電体薄膜５が破壊
され、第１、第２および第３のヒューズ下部電極４，
４’，４’’間が短絡するように構成されている。
タ１０Ｂとが直列接続された回路に、キャパシタ４０に
印加される第１電圧（ＶＤＤ／２）よりも高い絶縁破壊
電圧を印加し、ＭＯＳトランジスタ１０Ｂを導通させる
とアンチヒューズ２０Ｂのヒューズ誘電体薄膜５が破壊
され、第１、第２および第３のヒューズ下部電極４，
４’，４’’間が短絡するように構成されている。
【００６４】アンチヒューズ２０ＢとＭＯＳトランジス
タ１０Ｂとが直列接続された回路に、第１電圧（ＶＤＤ
／２）よりも高く絶縁破壊電圧よりも第２電圧ＶＤＤが
印加されたときに、第１、第２および第３の絶縁素子
Ａ，Ｂ，Ｃのそれぞれには、第１電圧（ＶＤＤ／２）よ
りも低い電圧（ＶＤＤ／３）が印加される。
タ１０Ｂとが直列接続された回路に、第１電圧（ＶＤＤ
／２）よりも高く絶縁破壊電圧よりも第２電圧ＶＤＤが
印加されたときに、第１、第２および第３の絶縁素子
Ａ，Ｂ，Ｃのそれぞれには、第１電圧（ＶＤＤ／２）よ
りも低い電圧（ＶＤＤ／３）が印加される。
【００６５】第２のヒューズ下部電極４’と第３のヒュ
ーズ下部電極４’’とは、ＭＯＳトランジスタ１０Ｂの
ゲート電極１と同時に形成された第１のゲート電極１’
によって接続されている。
ーズ下部電極４’’とは、ＭＯＳトランジスタ１０Ｂの
ゲート電極１と同時に形成された第１のゲート電極１’
によって接続されている。
【００６６】第３のヒューズ下部電極４’’と、第２電
圧ＶＤＤが印加される高位側電極８とは、第２のヒュー
ズ上部電極６によって接続されている。
圧ＶＤＤが印加される高位側電極８とは、第２のヒュー
ズ上部電極６によって接続されている。
【００６７】次に、図５を参照して、第３実施形態につ
いて説明する。
いて説明する。
【００６８】第１実施形態では、ゲート電極１’を介し
て下部電極４′とＶＤＤ電極８とを接続していたが、特
にゲート電極で有る必要はなく例えば、図５に示すよう
に拡散層９を介して電気的に接続する方法も考えられ
る。
て下部電極４′とＶＤＤ電極８とを接続していたが、特
にゲート電極で有る必要はなく例えば、図５に示すよう
に拡散層９を介して電気的に接続する方法も考えられ
る。
【００６９】第２のヒューズ下部電極４’と、第２電圧
ＶＤＤが印加される高位側電極８とは、ＭＯＳトランジ
スタ１０Ａの拡散層２，３と同時に形成された第１の拡
散層９によって接続されている。
ＶＤＤが印加される高位側電極８とは、ＭＯＳトランジ
スタ１０Ａの拡散層２，３と同時に形成された第１の拡
散層９によって接続されている。
【００７０】同様に、図示はしないが、第２実施形態で
は、ゲート電極１’を介して下部電極４’と下部電極
４’’とを接続していたが、特にゲート電極である必要
はなく例えば下部電極４’から下部電極４’’まで延び
る拡散層を介して電気的に接続する方法も考えられる。
は、ゲート電極１’を介して下部電極４’と下部電極
４’’とを接続していたが、特にゲート電極である必要
はなく例えば下部電極４’から下部電極４’’まで延び
る拡散層を介して電気的に接続する方法も考えられる。
【００７１】第２のヒューズ下部電極４’と第３のヒュ
ーズ下部電極４’’とは、ＭＯＳトランジスタ１０Ｂの
拡散層２，３と同時に形成された第１の拡散層によって
接続されている。
ーズ下部電極４’’とは、ＭＯＳトランジスタ１０Ｂの
拡散層２，３と同時に形成された第１の拡散層によって
接続されている。
【００７２】
【発明の効果】本発明の半導体装置によれば、通常動作
時に絶縁破壊され難くなり、半導体素子の信頼性が向上
する。
時に絶縁破壊され難くなり、半導体素子の信頼性が向上
する。
【図１】図１は、本発明の半導体装置の第１実施形態の
アンチヒューズ部の断面構造図である。
アンチヒューズ部の断面構造図である。
【図２】図２は、図１の断面構造図と等価な回路図であ
る。
る。
【図３】図３は、本発明の半導体装置の第２実施形態の
アンチヒューズ部の断面構造図である。
アンチヒューズ部の断面構造図である。
【図４】図４は、図３の断面構造図と等価な回路図であ
る。
る。
【図５】図５は、本発明の半導体装置の第３実施形態の
アンチヒューズ部の断面構造図である。
アンチヒューズ部の断面構造図である。
【図６】図６は、従来の技術を用いたときのアンチヒュ
ーズ部の断面構造図である。
ーズ部の断面構造図である。
【図７】図７は、ＤＲＡＭメモリセルの断面構造図であ
る。
る。
【図８】図８は、図６の断面構造図と等価な回路図であ
る。
る。
１．ＭＯＳトランジスタのゲート電極
１’．配線として使われるゲート電極
２．ＭＯＳトランジスタのソース拡散層領域
３．ＭＯＳトランジスタのドレイン拡散層領域
４、４’、４’’．アンチヒューズ（絶縁素子）の下部
電極 ５．アンチヒューズ（絶縁素子）の容量絶縁膜 ６．アンチヒューズ（絶縁素子）の上部電極 ７．ＶＧＮＤに接続された電極 ８．ＶＤＤに接続された電極 ９．配線として使われる拡散層領域 １０．ＭＯＳトランジスタ １０Ａ．ＭＯＳトランジスタ １０Ｂ．ＭＯＳトランジスタ １１．ＤＲＡＭメモリセルのゲート電極 １２，１３．ＤＲＡＭメモリセルの拡散層領域 １４．ＤＲＡＭメモリセルキャパシタの下部電極 １５．ＤＲＡＭメモリセルキャパシタの容量絶縁膜 １６．ＤＲＡＭメモリセルキャパシタの上部電極 １７．ＤＲＡＭメモリセルのデジット線 ２０．アンチヒューズ（絶縁素子） ２０Ａ．アンチヒューズ ２０Ｂ．アンチヒューズ ３０．ＤＲＡＭのメモリセルのＭＯＳトランジスタ ４０．ＤＲＡＭのメモリセルのキャパシタ ５０．ＤＲＡＭのメモリセル ６０．ＶＯＵＴ端子 ６０Ａ．ＶＯＵＴ端子 ６０Ｂ．ＶＯＵＴ端子 Ａ．絶縁素子 Ｂ．絶縁素子 Ｃ．絶縁素子
電極 ５．アンチヒューズ（絶縁素子）の容量絶縁膜 ６．アンチヒューズ（絶縁素子）の上部電極 ７．ＶＧＮＤに接続された電極 ８．ＶＤＤに接続された電極 ９．配線として使われる拡散層領域 １０．ＭＯＳトランジスタ １０Ａ．ＭＯＳトランジスタ １０Ｂ．ＭＯＳトランジスタ １１．ＤＲＡＭメモリセルのゲート電極 １２，１３．ＤＲＡＭメモリセルの拡散層領域 １４．ＤＲＡＭメモリセルキャパシタの下部電極 １５．ＤＲＡＭメモリセルキャパシタの容量絶縁膜 １６．ＤＲＡＭメモリセルキャパシタの上部電極 １７．ＤＲＡＭメモリセルのデジット線 ２０．アンチヒューズ（絶縁素子） ２０Ａ．アンチヒューズ ２０Ｂ．アンチヒューズ ３０．ＤＲＡＭのメモリセルのＭＯＳトランジスタ ４０．ＤＲＡＭのメモリセルのキャパシタ ５０．ＤＲＡＭのメモリセル ６０．ＶＯＵＴ端子 ６０Ａ．ＶＯＵＴ端子 ６０Ｂ．ＶＯＵＴ端子 Ａ．絶縁素子 Ｂ．絶縁素子 Ｃ．絶縁素子
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04 Ｇ１１Ｃ 11/34 ３７１Ｄ
27/108
Ｆターム(参考） 5F038 AC05 AV15 AV20 DF05 DF17
EZ20
5F064 BB14 CC09 CC23 FF02 FF28
FF46
5F083 AD24 AD49 GA24 MA06 MA17
MA19 ZA10 ZA28
5L106 AA01 CC13
5M024 AA96 BB02 BB30 CC20 HH10
MM15 PP03 PP05
Claims (10)
- 【請求項１】 メモリセル容量及びアンチヒューズを有
する半導体装置において、 前記アンチヒューズは、前記メモリセル容量と同時に形
成され電気的に直列に配置された少なくとも２つ以上の
絶縁素子を有していることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記メモリセル容量には、電源電圧の１／２の電圧が印
加され、 前記アンチヒューズには、前記電源電圧が印加され、 前記少なくとも２つ以上の絶縁素子のそれぞれには、前
記電源電圧が前記絶縁素子の数の分だけ分割されてなる
電圧が印加される半導体装置。 - 【請求項３】 キャパシタを充電又は放電させてデータ
の書きこみ又は消去を行うメモリセルと、 直列接続された第１および第２の絶縁素子を含むアンチ
ヒューズと、 前記アンチヒューズと直列接続されたＭＯＳトランジス
タとを備え、 前記キャパシタは、 半導体基板に形成されたセル下部電極と、 前記セル下部電極の表面に形成されたセル誘電体薄膜
と、 前記セル誘電体薄膜の表面に形成されたセル上部電極と
で構成され、 前記第１の絶縁素子は、 前記セル下部電極と同時に形成された第１のヒューズ下
部電極と、 前記第１のヒューズ下部電極の表面に形成され前記セル
誘電体薄膜と同時に形成されたヒューズ誘電体薄膜と、 前記ヒューズ誘電体薄膜の表面に形成され前記セル上部
電極と同時に形成されたヒューズ上部電極とで構成さ
れ、 前記第２の絶縁素子は、 前記セル下部電極と同時に形成され前記第１のヒューズ
下部電極とは電気的に分離された第２のヒューズ下部電
極と、 前記第２のヒューズ下部電極の表面に形成され前記セル
誘電体薄膜と同時に形成された前記ヒューズ誘電体薄膜
と、 前記ヒューズ誘電体薄膜の表面に形成され前記セル上部
電極と同時に形成された前記ヒューズ上部電極とで構成
され、 前記アンチヒューズと前記ＭＯＳトランジスタとが直列
接続された回路に、前記キャパシタに印加される第１電
圧よりも高い絶縁破壊電圧を印加し、前記ＭＯＳトラン
ジスタを導通させると前記アンチヒューズの前記ヒュー
ズ誘電体薄膜が破壊され、前記第１および第２のヒュー
ズ下部電極間が短絡するように構成され、 前記アンチヒューズと前記ＭＯＳトランジスタとが直列
接続された回路に、前記第１電圧よりも高く前記絶縁破
壊電圧よりも低い第２電圧が印加されたときに、前記第
１および第２の絶縁素子のそれぞれには、前記第１電圧
と概ね同一又は前記第１電圧よりも低い電圧が印加され
る半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 前記第１および第２のヒューズ下部電極は、前記ヒュー
ズ誘電体薄膜によって電気的に分離されている半導体装
置。 - 【請求項５】 請求項３又は４に記載の半導体装置にお
いて、 前記第１および第２のヒューズ下部電極の一方と、前記
第２電圧が印加される高位側電極とは、前記ＭＯＳトラ
ンジスタのゲート電極と同時に形成された第１のゲート
電極によって接続されている半導体装置。 - 【請求項６】 請求項３又は４に記載の半導体装置にお
いて、 前記第１および第２のヒューズ下部電極の一方と、前記
第２電圧が印加される高位側電極とは、前記ＭＯＳトラ
ンジスタの拡散層と同時に形成された第１の拡散層によ
って接続されている半導体装置。 - 【請求項７】 キャパシタを充電又は放電させてデータ
の書きこみ又は消去を行うメモリセルと、 直列接続された第１、第２および第３の絶縁素子を含む
アンチヒューズと、 前記アンチヒューズと直列接続されたＭＯＳトランジス
タとを備え、 前記キャパシタは、 半導体基板に形成されたセル下部電極と、 前記セル下部電極の表面に形成されたセル誘電体薄膜
と、 前記セル誘電体薄膜の表面に形成されたセル上部電極と
で構成され、 前記第１の絶縁素子は、 前記セル下部電極と同時に形成された第１のヒューズ下
部電極と、 前記第１のヒューズ下部電極の表面に形成され前記セル
誘電体薄膜と同時に形成されたヒューズ誘電体薄膜と、 前記ヒューズ誘電体薄膜の表面に形成され前記セル上部
電極と同時に形成された第１のヒューズ上部電極とで構
成され、 前記第２の絶縁素子は、 前記セル下部電極と同時に形成され前記第１のヒューズ
下部電極とは電気的に分離された第２のヒューズ下部電
極と、 前記第２のヒューズ下部電極の表面に形成され前記セル
誘電体薄膜と同時に形成された前記ヒューズ誘電体薄膜
と、 前記ヒューズ誘電体薄膜の表面に形成され前記セル上部
電極と同時に形成された前記第１のヒューズ上部電極と
で構成され、 前記第３の絶縁素子は、 前記セル下部電極と同時に形成され前記第２のヒューズ
下部電極と電気的に接続された第３のヒューズ下部電極
と、 前記第３のヒューズ下部電極の表面に形成され前記セル
誘電体薄膜と同時に形成された前記ヒューズ誘電体薄膜
と、 前記ヒューズ誘電体薄膜の表面に形成され前記セル上部
電極と同時に形成され前記第１のヒューズ上部電極と電
気的に分離された第２のヒューズ上部電極で構成され、 前記アンチヒューズと前記ＭＯＳトランジスタとが直列
接続された回路に、前記キャパシタに印加される第１電
圧よりも高い絶縁破壊電圧を印加し、前記ＭＯＳトラン
ジスタを導通させると前記アンチヒューズの前記ヒュー
ズ誘電体薄膜が破壊され、前記第１、第２および第３の
ヒューズ下部電極間が短絡するように構成され、 前記アンチヒューズと前記ＭＯＳトランジスタとが直列
接続された回路に、前記第１電圧よりも高く前記絶縁破
壊電圧よりも低い第２電圧が印加されたときに、前記第
１、第２および第３の絶縁素子のそれぞれには、前記第
１電圧よりも低い電圧が印加される半導体装置。 - 【請求項８】 請求項７記載の半導体装置において、 前記第２のヒューズ下部電極と前記第３のヒューズ下部
電極とは、前記ＭＯＳトランジスタのゲート電極と同時
に形成された第１のゲート電極によって接続されている
半導体装置。 - 【請求項９】 請求項７又は８に記載の半導体装置にお
いて、 前記第２のヒューズ下部電極と前記第３のヒューズ下部
電極とは、前記ＭＯＳトランジスタの拡散層と同時に形
成された第１の拡散層によって接続されている半導体装
置。 - 【請求項１０】 請求項７から９のいずれか１項に記載
の半導体装置において、 前記第３のヒューズ下部電極と、前記第２電圧が印加さ
れる高位側電極とは、前記第２のヒューズ上部電極によ
って接続されている半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002116313A JP3737448B2 (ja) | 2002-04-18 | 2002-04-18 | 半導体装置 |
| US10/411,334 US6858916B2 (en) | 2002-04-18 | 2003-04-11 | Semiconductor memory device with series-connected antifuse-components |
| KR10-2003-0023686A KR20030082910A (ko) | 2002-04-18 | 2003-04-15 | 직렬 접속된 앤티퓨즈-컴포넌트를 포함하는 반도체 메모리디바이스 |
| TW092108762A TWI221672B (en) | 2002-04-18 | 2003-04-15 | Semiconductor memory device with series-connected antifuse-components |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2002116313A JP3737448B2 (ja) | 2002-04-18 | 2002-04-18 | 半導体装置 |
Publications (2)
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