JP4321685B2 - アンチフューズ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体デバイスに用いられるアンチフューズにかかり、特に、半導体記憶デバイスに適したアンチフューズに関する。
【０００２】
【従来の技術】
現在の半導体デバイスは、非常に大きな集積度になっており、そのため、一部分の不良回路によって半導体デバイス全体が不良品とならないように、予め冗長回路を設けておき、検査工程で判明した不良回路を冗長回路に切換える技術が用いられている。
【０００３】
不良回路を冗長回路に切換える際には、一般に、半導体デバイス内に予めフューズを設けておき、不良回路に対応するフューズにレーザビームを照射して切断し、フューズの状態によってプログラミングを行い、実際の動作時に、冗長回路に切換える技術が用いられている。
【０００４】
しかしながら、半導体デバイスの集積度の向上により、配線幅が狭くなっているのに対し、レーザビームスポットは小さくできないため、フューズを近接配置できないという問題がある。
【０００５】
そのため、近年では、半導体デバイスにアンチフューズを設けておき、所定電圧を印加することで、不良回路に対応するアンチフューズを短絡させ、プログラムを行う技術が注目されている。
【０００６】
図１８は、従来技術のアンチフューズの一例であり、下層の配線２１１と、その表面に形成された絶縁性薄膜上の上層配線２１２とを、それぞれ回路モジュール２２１、２２２に接続し、下層配線２１１と上層配線２１２の交差部分をアンチフューズ２０５とし、不良回路に対応するアンチフューズ２０２に所定の絶縁破壊電圧(５〜２０Ｖ)を印加し、そのアンチフューズ２０５の下層配線２１１と上層配線２１２とで挟まれた部分の絶縁性薄膜間を破壊し、下層配線２１１と上層配線２１２とを短絡させ、回路モジュール２２１、２２２内の所望の回路ブロックを下層配線２１１と上層配線２１２にそれぞれ接続させることで、不良回路の救済を行っていた。
【０００７】
また、図１９の符号２５１に示したものは、シリコン基板２５０中に形成した拡散層であり、両端部分を薄膜配線２４１に接続されており、拡散層２５１上には、絶縁性薄膜であるＯＮＯ薄膜(オキサイド・ナイトライド・オキサイド薄膜)２５３が形成され、該ＯＮＯ薄膜２５３上には、両端を薄膜配線２４２に接続されたポリシリコン薄膜２５２が形成されており、拡散層２５１とポリシリコン薄膜２５２の交差部分でアンチフューズ２４５が構成されている。
【０００８】
そのアンチフューズ２４５のＡ−Ａ線截断面図を図２０に示す。アンチフューズ２４５を短絡させる際には、２本の配線２４１、２４２間に所定電圧を印加し、拡散層２５１とポリシリコン薄膜２５２間のＯＮＯ薄膜２５３を破壊し、配線２４１、２４２間を短絡させている。
【０００９】
上記のような、電気的に短絡させるアンチフューズでは、レーザビームを用いる必要がないため、アンチフューズ間を近接配置することができ、チップ占有面積も小さくて済む。
【００１０】
また、レーザビームによって切断するフューズに比べると、破壊面が半導体デバイスの表面に露出しないため、破壊面からの水分や不純物の侵入がなく、高信頼性の半導体デバイスを得ることができる。
【００１１】
しかしながら、上述のようなアンチフューズ２０５、２４５を半導体記憶デバイスに用いる場合には、記憶セルや周辺回路を形成するためのプロセス工程とは別個に、アンチフューズ２０５、２４５を形成するための専用の薄膜が必要になる。そのため、プロセス工程が増加しコスト高になる。また、用いる薄膜が増加する結果、歩留まりが低下するという問題がある。
【００１２】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、薄膜製造工程の追加を必要としないアンチフューズを有する半導体記憶デバイスを提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、半導体基板上に形成された第１の電極と、上記第１の電極の表面上に形成された誘電体膜と、上記誘電体膜の表面上に形成された第２の電極と、第１の電源と上記第１又は第２の電極の一方との間に接続された第１のＭＯＳトランジスタと、第２の電源と上記第１又は第２の電極の上記一方との間に接続された第２のＭＯＳトランジスタと、上記第１又は第２の電極の他方に接続された第３の電源と、を有し、上記第１と第３の電源との間の電位差が上記誘電体膜を破壊するに十分なものであり、上記第２の電源が上記誘電体膜の破壊電圧を超えない低い電圧を有し、上記第２のＭＯＳトランジスタが導通して上記第１又は第２の電極の上記一方をプリチャージし、上記第２のＭＯＳトランジスタが非導通となり、かつ上記第１のＭＯＳトランジスタが導通して上記第１のＭＯＳトランジスタの誘電体層を破壊することなしに上記誘電体膜を破壊することができるアンチフューズ回路である。
【００１６】
請求項２記載の発明は、請求項１に記載のアンチフューズ回路であって、半導体記憶回路を更に有するアンチフューズ回路である。
【００１７】
請求項３記載の発明は、請求項１、又は２に記載のアンチフューズ回路であって、上記第２の電極が金属膜で構成されているアンチフューズ回路である。
【００１８】
請求項４記載の発明は、請求項１又は２に記載のアンチフューズ回路であって、上記第２の電極がポリシリコン膜で構成されているアンチフューズ回路である。
請求項５記載の発明は、請求項１又は２に記載のアンチフューズ回路であって、上記第１の電極がポリシリコン膜で構成されているアンチフューズ回路である。
請求項６記載の発明は、請求項５に記載のアンチフューズ回路であって、上記第２の電極が金属膜で構成されているアンチフューズ回路である。
【００１９】
上述した構成の本発明の半導体記憶デバイスでは、半導体基板に形成された第１の電極と、前記第１の電極表面に形成された誘電体薄膜と、誘電体薄膜表面に形成された第２の電極とでキャパシタを構成させ、そのキャパシタを充電又は放電させ、データの記憶を行わせている。
【００２０】
そして、第１、第２の電極と誘電体薄膜とで構成されるアンチフューズと、そのアンチフューズに直列接続されたＭＯＳトランジスタとを有しており、アンチフューズとＭＯＳトランジスタとが直列接続された回路に対し、データの記憶を行わせる際に、キャパシタに印加される電圧よりも高電圧の絶縁破壊電圧を印加した状態でＭＯＳトランジスタを導通させると、アンチフューズ内の誘電体薄膜が破壊するので、前記第１、第２の電極間が短絡する。不良回路と対応するアンチフューズを短絡させ、冗長回路によって救済されるようにプログラミングしておくと、電気的にプログラミングを行うことができる。
【００２１】
この場合、レーザビームを用いる必要がないばかりでなく、キャパシタを構成している電極や誘電体薄膜と同じ電極、同じ誘電体薄膜によってアンチフューズが構成されているので、アンチフューズ専用の薄膜を追加する必要がなく、プロセス工程の増加によるコスト増もない。
【００２２】
また、その半導体記憶デバイスが、半導体基板上に形成された第１のポリシリコン薄膜と、その第１のポリシリコン薄膜上に形成された第２のポリシリコン薄膜とを有しており、記憶セル内のキャパシタの第１の電極が、第１のポリシリコン薄膜と、該第１のポリシリコン薄膜上に立設された第２のポリシリコン薄膜とで構成されている。この場合、アンチフューズについても、キャパシタと同様に、第１の電極を、第１のポリシリコン薄膜と、該第１のポリシリコン薄膜上に立設された第２のポリシリコン薄膜とで構成させると、キャパシタとアンチフューズとが同じ構造になるので、アンチフューズの設計や配置が容易になる。
【００２３】
他方、キャパシタの第１の電極が第１のポリシリコン薄膜上に立設された第２のポリシリコン薄膜を有している場合であっても、アンチフューズの第１の電極を、第１のポリシリコン薄膜と、その第１のポリシリコン薄膜表面に形成された第２のポリシリコン薄膜とで構成させると、アンチフューズをキャパシタよりも小さくすることができる。この場合、誘電体薄膜と第１のポリシリコン薄膜とは接触していない。
【００２４】
なお、キャパシタとアンチフューズの第２の電極は、ポリシリコン薄膜で構成してもよいが、金属薄膜で構成すると低抵抗になって都合がよい。
【００２５】
上述したアンチフューズを短絡させる場合には、アンチフューズと直列接続されたＭＯＳトランジスタを導通させ、アンチフューズに絶縁破壊電圧を印加し、誘電体薄膜を破壊させるが、アンチフューズとＭＯＳトランジスタとの接続部分に、他のＭＯＳトランジスタの一端を接続し、他端に絶縁破壊電圧よりも低電圧の電源電圧を印加し、アンチフューズの短絡前は、そのＭＯＳトランジスタをオンさせておくと、アンチフューズと直列接続されたＭＯＳトランジスタがオフからオンに転じる際に、高電圧の絶縁破壊電圧が印加されないので、ＭＯＳトランジスタが劣化したり破壊されたりすることがない。
【００２６】
また、上述のアンチフューズとＭＯＳトランジスタを直列接続した回路を並列接続してアンチフューズアレイを構成させ、所望位置のアンチフューズを破壊できるようにしておくと、アドレスを示す信号によってアンチフューズの短絡と、冗長回路への切替を行うことができるので、回路構成が簡単になる。
【００２７】
【発明の実施の形態】
本発明の一実施形態の半導体記憶デバイスを、その製造工程と共に説明する。
図１〜図１４は、その製造工程の第一例であり、各図１〜図１４の(ａn)〜(ｃn)は、シリコン基板３０に形成される同一半導体記憶デバイス中の異なる領域を示している。図１〜図１４の(ａn)はデータの記憶に用いられる記憶セル領域、(ｂn)は記憶セル構造のアンチフューズ領域、(ｃn)は縮小構造のアンチフューズ領域を示している。
【００２８】
先ず、図１(ａ1)〜(ｃ1)を参照し、シリコン基板３０表面に、ロコス酸化膜３１とゲート酸化膜３２とが形成されており、パターニングされたポリシリコン薄膜から成るワード線３３と、該ワード線３３表面のシリコン酸化膜３５とが、ゲート酸化膜３２上に設けられ、シリコン酸化膜３６が全面成膜されている。
【００２９】
記憶セル領域では、シリコン基板３０内の図示しない拡散層と、ゲート酸化膜３２と、ワード線３３とでｎチャネルＭＯＳトランジスタ１４が形成されており(図１(ａ1))、アンチフューズ領域では、異なる導電型の拡散層によってｐチャネルＭＯＳトランジスタ１５が形成されている(図１(ｂ1)、(ｃ1))。
【００３０】
その状態からシリコン酸化膜３６表面にパターニングしたレジスト膜８１を形成し、エッチングにより、レジスト膜８１に形成された窓部８２底面に露出したシリコン酸化膜３６を除去する。その際、シリコン酸化膜３６底面にあるゲート酸化膜３２も一緒に除去され、シリコン基板３０表面が露出する(図１(ａ2)〜(ｃ2))。
【００３１】
その状態では、ワード線３３側面はシリコン酸化膜３６で覆われており、レジスト膜８１を除去した後、第１のポリシリコン薄膜３７を全面成膜すると、第１のポリシリコン薄膜３７はワード線３３と電気的に絶縁した状態でシリコン基板３０と電気的に接続される(図２(ａ3)〜(ｃ3))。
【００３２】
第１のポリシリコン薄膜３７表面に窒化物３８を堆積し(図２(ａ4)〜(ｃ4))、該窒化物３８表面にパターニングしたレジスト膜８３を形成する。
【００３３】
記憶セル領域と記憶セル構造のアンチフューズ領域では、シリコン酸化膜３６を除去した部分をレジスト膜８３によって保護し、他の部分に窓部８４を形成し、他方、縮小構造のアンチフューズ領域では全面に窓部８４を形成し、窓部８４底面に露出した窒化物３８をエッチングすると、第１のポリシリコン薄膜３７がストッパとなり、窒化物３８がパターニングされる。
【００３４】
その結果、記憶セル領域及び記憶セル構造のアンチフューズ領域では、窒化物３８は島状に点在し、縮小構造のアンチフューズ領域では窒化物３８は全部除去される(図３(ａ5)〜(ｃ5))。
【００３５】
レジスト膜８３を除去した後、表面に第２のポリシリコン薄膜３９を形成すると、島状に点在する窒化物３８の表面と側面とが第２のポリシリコン薄膜３９で覆われる(図３(ａ6)、(ｂ6))。このとき、縮小構造のアンチフューズ領域では、第２のポリシリコン薄膜３８は第１のポリシリコン薄膜３７表面に形成される(図３(ｃ6))。
【００３６】
次に、表面にパターニングしたレジスト膜８５を形成し、縮小構造のアンチフューズ領域の全面を保護し(図４(ｃ7))、記憶セル領域と記憶セル構造のアンチフューズ領域上は窓部８６を形成し、第２のポリシリコン薄膜３９を露出させる。
【００３７】
その状態で異方性エッチングを行うと、記憶セル領域及び記憶セル構造のアンチフューズ領域では、シリコン酸化膜３６上の第１、第２のポリシリコン薄膜３７、３９が深さ方向にエッチングされ、シリコン酸化膜３６表面と窒化物３８表面が露出する(図４(ａ7)、(ｂ7))。
【００３８】
このとき窒化物３８の底面下には第１のポリシリコン薄膜３７が残り、側面には、第２のポリシリコン薄膜３９が第１のポリシリコン薄膜３７と接した状態で残る。
その状態でレジスト膜８５を除去し、次いで窒化物３８を除去した後、表面にパターニングしたレジスト膜８７を形成する。
【００３９】
レジスト膜８７により、記憶セル領域と記憶セル構造のアンチフューズ領域を保護し(図４(ａ8)、(ｂ8))、レジスト膜８７に形成した窓部８８により、縮小構造のアンチフューズ領域の第２のポリシリコン薄膜３９を露出させ、第２のポリシリコン薄膜３９と第１のポリシリコン薄膜３７とをこの順にエッチングすると、縮小構造のアンチフューズ領域ではシリコン酸化膜３６が露出する(図４(ｃ8))。
【００４０】
レジスト膜８７を除去すると、記憶セル領域及び記憶セル構造のアンチフューズ領域に、窒化物３８側面に形成された第２のポリシリコン薄膜３９が第１のポリシリコン薄膜３７上に立設された状態になる(図５(ａ9)、(ｂ9))。
他方、縮小構造のアンチフューズ領域では、第１のポリシリコン薄膜３７上に第２のポリシリコン薄膜３９が積層された状態になる。
【００４１】
この半導体記憶デバイス製造工程の第一例は、プレート電極に金属膜を使用する場合であり、図５(ａ9)〜(ｃ9)の状態から表面に金属薄膜４１を形成すると、記憶セル領域及び記憶セル構造のアンチフューズ領域では、第１のポリシリコン薄膜３７表面と、シリコン酸化膜３６表面と、第１のポリシリコン薄膜３７上に立設した第２のポリシリコン薄膜３９表面とが、その金属薄膜４１によって覆われる(図６(ａ10)、(ｂ10))。
【００４２】
簡略構造のアンチフューズ領域では、第１のポリシリコン薄膜３７表面に積層された第２のポリシリコン薄膜３９表面とシリコン酸化膜３６表面とが金属薄膜４１によって覆われる(図６((ｃ10)))。そして、その状態で熱処理を行うと、第１のポリシリコン薄膜３７、又は第２のポリシリコン薄膜３９と金属薄膜４１とが接触した部分が低抵抗化される。
【００４３】
次いで、金属薄膜４１をエッチング除去し、誘電体薄膜と金属薄膜とをこの順で全面成膜し、その誘電体薄膜と金属薄膜とから成る積層膜４２を形成する(図６(ａ11)〜(ｃ11))。
【００４４】
このとき、記憶セル領域と記憶セル構造のアンチフューズ領域では、第２のポリシリコン薄膜３９が第１のポリシリコン薄膜３７に接続された状態で立設されており、従って、積層膜４２は、第１のポリシリコン薄膜３７表面とシリコン酸化膜３６表面に形成される他、立設された第２のポリシリコン薄膜３９の表面周囲にも形成される。
【００４５】
他方、簡略構造のアンチフューズ領域では、積層膜４２は第２のポリシリコン薄膜３９表面とシリコン酸化膜３６表面に形成され、第２のポリシリコン薄膜３９底面にある第１のポリシリコン薄膜３７とは接触しない。
【００４６】
その積層膜４２表面にパターニングしたレジスト膜９１を形成し、窓部９２底面に露出した積層膜４２をエッチング除去し、積層膜４２間を分離させ、プレート配線を形成する。プレート配線の形成により、記憶セル領域では、第１、第２のポリシリコン薄膜３７、３９が一方の電極、積層膜４２中の金属薄膜が他方の電極となったデータ記憶用のキャパシタ１１が形成される(図７(ａ12))。そのキャパシタ１１の二個の電極間は、積層膜４２中の誘電体薄膜で絶縁されている。記憶セル構造のアンチフューズ領域でも、そのキャパシタ１１と同じ構造のアンチフューズ１２が形成される(図７(ｂ12))。
【００４７】
他方、縮小構造のアンチフューズ領域では、第２のポリシリコン薄膜３９(及びその底面に位置する第１のポリシリコン薄膜３７)が一方の電極、積層膜４２中の金属薄膜が他方の電極となったアンチフューズ１３が形成される(図７(ｃ12))。
【００４８】
その状態からレジスト膜９１を除去し、表面にシリコン酸化膜４４を堆積すると、キャパシタ１１とアンチフューズ１２、１３内はシリコン酸化膜４４で充填される(図７(ａ13)〜(ｃ13))。
【００４９】
シリコン酸化膜４４上にパターニングしたレジスト膜９３を形成し、記憶セル領域の各キャパシタ１１間に窓部９４を形成する。次いで、窓部９４底面に露出したシリコン酸化膜４４をエッチングすると、該シリコン酸化膜４４の下層のシリコン酸化膜３６とゲート酸化膜３２も一緒にエッチング除去され、底面にシリコン基板３０表面が露出した孔９４'が形成される(図８(ａ14))。
このとき、アンチフューズ側には窓部９４を形成せず、レジスト膜９３によって保護し、孔９４'は形成しない(図８(ｂ14)、(ｃ14))。
【００５０】
レジスト膜９３を除去した後、シリコン酸化膜４４上に第３のポリシリコン薄膜から成るコンタクト配線４５を形成すると、孔９４'内がそのコンタクト配線４５によって充填される(図９(ａ15)〜(ｃ15))。
【００５１】
次いで、コンタクト配線４５のエッチングを行うと、孔９４'内のコンタクト配線４５は残り、シリコン酸化物４４表面のコンタクト配線４５は除去される(図９(ａ16)〜(ｃ16))。
【００５２】
露出したシリコン酸化膜４４表面にパターニングしたレジスト膜９５を形成し、アンチフューズ領域に設けられた窓部９６の底面に露出したシリコン酸化膜４４をエッチングすると、孔９６'が形成される(図９(ｂ17)、(ｃ17))。この孔９６'底面にはシリコン基板３０又は積層膜４２が露出している。
このとき、キャパシタ１１側は、レジスト膜９５によって全面を保護しておく(図９(ａ17))。
【００５３】
レジスト膜９５を除去し、シリコン酸化膜４４表面を露出させた状態で金属薄膜４６を全面成膜すると、孔９６'内がその金属薄膜４６で充填される(図１０(ａ18)〜(ｃ18))。
【００５４】
次いで、シリコン酸化膜４４表面に形成された金属薄膜４６をエッチング除去すると、アンチフューズ領域側では、孔９６'内に充填された金属薄膜４６によって、シリコン基板３０と接続されたコンタクト配線４６1と、積層膜４２に接続されたコンタクト配線４６2とが形成される(図１０(ｂ19)、(ｃ19))。記憶セル領域側では、シリコン基板３０に接続されたコンタクト配線４５上に金属薄膜４６残渣が残る(図１０(ａ19))。
【００５５】
金属薄膜４６の除去によって露出したシリコン酸化膜４４表面に配線用の金属薄膜４７を形成すると、アンチフューズ領域のコンタクト配線４６1、４６2と配線用の金属薄膜４７とが接続される(図１１(ｂ20)、(ｃ20))。記憶セル領域のコンタクト配線４５は、金属薄膜４６残渣を介して接続される(図１１(ａ20))。
【００５６】
次に、配線用の金属薄膜４７表面にパターニングしたレジスト膜９７を形成し、その金属薄膜４７の不要部分をエッチング除去し、ビット線４８、４８1、４８2を形成する(図１１(ａ21)〜(ｃ21))。
【００５７】
このとき、記憶セル領域では、ビット線４８とデータ記憶用のキャパシタ１１の一方の電極(第１、第２のポリシリコン薄膜３７、３９)とが、金属薄膜４６、ポリシリコン薄膜４５、ｎチャネルＭＯＳトランジスタ１４を介して接続される。キャパシタ１１の他方の電極(積層膜４２側)は、動作時にグラウンド電位が印加されるパッドに接続される。なお、一つのビット線４８には、複数のキャパシタ１１が接続される。
【００５８】
記憶セル構造のアンチフューズ領域では、一方のビット線４８1とアンチフューズ１２の一方の電極とが、コンタクト配線４６1とｐチャネルＭＯＳトランジスタ１５とを介して接続される。また、他方のビット線４８2とアンチフューズ１２の他方の電極とが、コンタクト配線４６2を介して接続される。
【００５９】
同様に、縮小構造のアンチフューズ領域では、一方のビット線４８1とアンチフューズ１３の一方の電極とが、コンタクト配線４６1、ｐチャネルＭＯＳトランジスタ１５を介して接続され、また、他方のビット線４８2と第２の電極とが、コンタクト配線４６2を介して接続される。これらビット線４８、４８1、４８2は半導体記憶デバイス中の内部回路に接続される。
【００６０】
レジスト膜９７を除去した後、表面にシリコン酸化膜４９を堆積する(図１２(ａ)22)〜(ｃ22))。次いで、金属薄膜から成る配線とシリコン酸化膜から成る層間絶縁膜を順次積層させ、各回路間を接続すると、半導体記憶デバイスが形成される。記憶セル領域では、キャパシタ１１と、そのキャパシタ１１に直列接続されたｎチャネルＭＯＳトランジスタ１４によって記憶セルが構成され、アンチフューズ領域では、アンチフューズ１２、１３と、そのアンチフューズ１２、１３に直列接続されたｐチャネルＭＯＳトランジスタ１５によってアンチフューズ回路が構成される。
【００６１】
記憶セル領域では、他方の電極(積層膜４２側)をグラウンド電位に接続し、ワード線３６によってｎチャネルＭＯＳトランジスタ１４を導通させ、ビット線４８をキャパシタ１１の一方の電極に接続せると、ビット線４８を介してキャパシタ１１が充放電し、データの入出力を行うことができる。
【００６２】
アンチフューズ１２、１３とｐチャネルＭＯＳトランジスタ１５で構成されたアンチフューズ回路を、図１５(ａ)の等価回路図に示す。
この図１５(ａ)の等価回路図では、アンチフューズ１２、１３の一方の電極はｐチャネルＭＯＳトランジスタ１５のソース端子に接続されており、他方の電極は高電圧の絶縁破壊電圧ＨＶが印加され、ｐチャネルＭＯＳトランジスタ１５のドレイン端子はグラウンド電位ＧＮＤに接続されるように構成されている。ｐチャネルＭＯＳトランジスタ１５がオフしている状態で絶縁破壊電圧ＨＶが印加されると、アンチフューズ１２、１３の二個の電極の電圧は、共に絶縁破壊電圧ＨＶになる。
【００６３】
その状態から、ｐチャネルＭＯＳトランジスタ１５のゲート端子(ワード線３３)をグラウンド電位ＧＮＤにし、ｐチャネルＭＯＳトランジスタ１５をオンさせると、アンチフューズ１２、１３の二個の電極間に、絶縁破壊電圧ＨＶが印加される。
【００６４】
ゲート酸化膜３２の絶縁破壊耐圧は１０Ｖ前後であり、この半導体記憶デバイスでは、通常の動作状態では電源電圧ＶDDは７Ｖに設定されている。従って、絶縁破壊電圧ＨＶを１５Ｖ程度に設定しておくと、ｐチャネルＭＯＳトランジスタ１５のオンにより、アンチフューズ１２、１３の誘電体薄膜に絶縁破壊電圧ＨＶが印加され、誘電体薄膜が破壊され、二個の電極間が短絡する。
【００６５】
アンチフューズ１２、１３を短絡させた後、その半導体記憶デバイスを使用する際、絶縁破壊電圧ＨＶに替え、電源電圧ＶDDを用い、アンチフューズ１２、１３の第２の電極に電源電圧ＶDDを印加する。
【００６６】
その状態でｐチャネルＭＯＳトランジスタ１５をオンさせると、短絡しているアンチフューズ１２、１３では、ソース端子に電源電圧ＶDDが現れ、短絡していないアンチフューズ１２、１３では、ソース端子にグラウンド電位ＧＮＤが現れる。従って、ｐチャネルＭＯＳトランジスタ１５のソース端子の電圧を検出すると、アンチフューズ１２、１３が切断されているか否かを識別することができる。
【００６７】
図１５(ｂ)は、ｐチャネルＭＯＳトランジスタ１５に替え、記憶セル領域のｎチャネルＭＯＳトランジスタ１４と同じ構造のｎチャネルＭＯＳトランジスタ１４'を用いた場合である。ｎチャネルＭＯＳトランジスタ１４'のゲート端子がグラウンド電位ＧＮＤから電源電圧ＶDDに転じると、ｎチャネルＭＯＳトランジスタ１４'がオン状態になり、アンチフューズ１２、１３の誘電体薄膜が破壊され、二個の電極間が短絡する。このアンチフューズ回路では、ｎチャネルＭＯＳトランジスタ１４'のドレイン端子の電圧を検出すると、アンチフューズ１２、１３が短絡しているか否かを判断することができる。
【００６８】
上述した図１５(ａ)、(ｂ)のアンチフューズ回路では、１個のＭＯＳトランジスタ１５、１４'を用いてアンチフューズ１２、１３を短絡させていたが、その場合、誘電体薄膜を破壊する前は、ＭＯＳトランジスタ１５、１４'のアンチフューズ１２、１３に接続された方の電極も絶縁破壊電圧ＨＶになってしまい、例えば図１５(ａ)のアンチフューズ回路では、ｐチャネルＭＯＳトランジスタ１５をオンさせる際に、ゲート端子(ワード線３３)をグラウンド電位ＧＮＤに接続した瞬間、ゲート酸化膜３２のソース端子側の部分に、絶縁破壊電圧ＨＶが印加されてしまう。
【００６９】
そのゲート酸化膜３２に絶縁破壊電圧ＨＶが印加される時間は、ｐチャネルＭＯＳトランジスタ１５が完全にオンするまでの僅かな時間であるが、絶縁破壊電圧ＨＶは、アンチフューズ１２、１３を確実に破壊できる電圧に設定されているため、ゲート酸化膜３２が破壊してしまうことがある。
【００７０】
そこで、図１５(ｃ)に示した回路では、絶縁破壊電圧ＨＶよりも低い電源電圧ＶDDを用意し、ｐチャネルＭＯＳトランジスタ１５のソース端子を、他のｐチャネルＭＯＳトランジスタ１６を介して電源電圧ＶDDに接続しており、アンチフューズ１２、１３に直列接続されたｐチャネルＭＯＳトランジスタ１５がオフ状態にあるときは、他のｐチャネルＭＯＳトランジスタ１６をオン状態にし、ｐチャネルＭＯＳトランジスタ１５のソース端子を電源電圧ＶDDにクランプしており、従って、アンチフューズ１２、１３は、ＨＶ−ＶDDの電圧にプリチャージされている。
【００７１】
その状態からｐチャネルＭＯＳトランジスタ１５をオン状態、他のｐチャネルＭＯＳトランジスタ１６をオフ状態にすると、ｐチャネルＭＯＳトランジスタ１５のソース端子には、絶縁破壊電圧ＨＶを印加させずにアンチフューズ１２、１３の誘電体薄膜に絶縁破壊電圧ＨＶを印加することができる。従って、ｐチャネルＭＯＳトランジスタ１５のゲート酸化膜３２を破壊させずに、アンチフューズ１２、１３を短絡させることができる。
【００７２】
図１５(ｄ)に示した回路も同様であり、ｎチャネルＭＯＳトランジスタ１４'のドレイン端子をｐチャネルＭＯＳトランジスタ１６を介して電源電圧ＶDDに接続し、ｎチャネルＭＯＳトランジスタ１４'に絶縁破壊電圧ＨＶが印加されないようにしたものである。この場合もｎチャネルＭＯＳトランジスタ１４'のドレイン端子は電源電圧ＶDDでクランプさせ、ゲート酸化膜が破壊することがないようにしている。
【００７３】
次に、アンチフューズ１２、１３を多数設けて不良回路救済のプログラミングを行う場合を説明する。
図１６に示した回路では、１個のアンチフューズ１２、１３に、３個のｐチャネルＭＯＳトランジスタＱ1〜Ｑ3が直列に接続されており、各ｐチャネルＭＯＳトランジスタＱ1〜Ｑ3が全部オン状態になると、アンチフューズ１２、１３が短絡するように構成されている。
【００７４】
各ｐチャネルＭＯＳトランジスタＱ1〜Ｑ3のゲート端子には、信号Ｓ1〜Ｓ3が個別に入力されており、各信号Ｓ1〜Ｓ3の組合せが全てローの場合に全部のｐチャネルＭＯＳトランジスタＱ1〜Ｑ3が導通し、アンチフューズ１２、１３が短絡する。他方、信号Ｓ1〜Ｓ3のうち、一個でもハイのものがあと、アンチフューズ１２、１３は短絡しない。
【００７５】
ｐチャネルＭＯＳトランジスタＱ1〜Ｑ3に信号Ｓ1〜Ｓ3を入力し、図示しないアンチフューズを含め、所望位置のアンチフューズ１２、１３を短絡させた後、アンチフューズ１２、１３に印加する電圧を絶縁破壊電圧ＨＶから電源電圧ＶDDに替える。すると、アンチフューズ１１、１２が短絡していなければ、後段のトランスファーゲートＧとインバータＩｎｖにグラウンド電位ＧＮＤが出力される。他方、短絡している場合には電源電圧ＶDDが出力される。
【００７６】
トランスファーゲートＧとインバータＩｎｖにグラウンド電位ＧＮＤが出力された場合は、トランスファーゲートＧは、入力信号Ｂ1、Ｂ2のうち、一方の信号Ｂ1を出力し、電源電圧ＶDDが出力された場合には、他方の信号Ｂ2を出力するように構成されている。
【００７７】
実動作時に、トランスファーゲートＧから一方の信号Ｂ1が出力された場合には、このアンチフューズ１２、１３に対応する回路は良品であると判断し、冗長回路による救済は行わず、そのまま動作させる。他方の信号Ｂ2が出力された場合には、アンチフューズ１２、１３は短絡されており、対応する回路は不良品であると判断し、冗長回路を動作させる。このように、トランスファーゲートＧからの出力に従って冗長回路による救済を行えば、冗長回路が不足しない限り半導体記憶デバイスが不良になることはない。
【００７８】
図１７は、アンチフューズ１２、１３とｐチャネルＭＯＳトランジスタＱAとを直列接続した回路を８個並列接続し、１セットのフューズアレイ１８を構成した場合であり、この図１７では、８セットのフューズアレイ１８1〜１８8が並列接続され、アンチフューズ１２、１３がマトリックス状に配置されている。
【００７９】
アンチフューズ１２、１３と直列接続された８個のｐチャネルＭＯＳトランジスタＱAは、ソース端子がアンチフューズ１２、１３に接続され、ドレイン端子が共通の信号線Ｌ1〜Ｌ8にそれぞれ接続されており、その信号線Ｌ1〜Ｌ8は、それぞれｐチャネルＭＯＳトランジスタＱB1〜ＱB8を介してグラウンド電位ＧＮＤに接続されている。
【００８０】
信号線Ｌ1〜Ｌ8に接続されたｐチャネルＭＯＳトランジスタＱB1〜ＱB8は、信号Ｂ1〜Ｂ8で個別にオン・オフするように構成されており、他方、１セット中の８個のｐチャネルＭＯＳトランジスタＱAは、信号Ｔ1〜Ｔ8で個別にオン・オフするように構成されている。
【００８１】
従って、信号Ｔ1〜Ｔ8と信号Ｂ1〜Ｂ8とを組合せると、所望位置のアンチフューズ１２、１３を特定できるアドレス信号を構成することができるので、動作試験を行う際に、各フューズアレイ１８1〜１８8内の一端に絶縁破壊電圧ＨＶを印加した状態で不良回路に対応するアドレス信号を入力すると、各フューズアレイ１８1〜１８8内で、その不良回路に対応した位置のアンチフューズ１２、１３を短絡させることができる。
【００８２】
実動作時には、フューズアレイ１８1〜１８8に印加する電圧を絶縁破壊電圧ＨＶから電源電圧ＶDDに変更しておくと、フューズアレイ１８1〜１８8に不良回路を示すアドレス信号が入力されたときに、短絡されたアンチフューズ１２、１３によって信号線Ｌ1〜Ｌ8が電源電圧ＶDDに接続され、信号線Ｌ1〜Ｌ8から電源電圧ＶDDが出力されるので、逆に、信号線Ｌ1〜Ｌ8の状態によって、そのアドレス信号が示す回路が、不良か良品かを判断することができる。
【００８３】
このように、アドレス信号によってアンチフューズ１２、１３の短絡を行うと、不良回路の救済を自動的に行うことができるので、半導体記憶デバイスの内部回路を簡略化することができる。
【００８４】
なお、以上説明したキャパシタ１１、アンチフューズ１２、１３は、一方の電極を第１、第２のポリシリコン薄膜３７、３９で構成し、他方の電極を積層膜４２中の金属薄膜で構成したが、以下に説明する製造工程の第二例により、金属薄膜ではなく、ポリシリコン薄膜を用いることができる。
【００８５】
その製造工程の第二例は、第１のポリシリコン薄膜３７上に第２のポリシリコン薄膜３９を立設させるまでは上記第一例と同じ工程であり(図１〜図５)、その状態から表面に、誘電体薄膜とポリシリコン薄膜とをこの順で全面成膜し、その誘電体薄膜とポリシリコン薄膜とから成る積層膜５２を形成する(図１３(ａ10)〜(ｃ10))。
【００８６】
次いで積層膜５２表面にパターニングしたレジスト膜９１を形成し、窓部９２の底面に露出した積層膜５２をエッチング除去し、積層膜５２を分離させてプレート配線を形成する。記憶セル領域では、第１、第２のポリシリコン薄膜３７、３９を一方の電極とし、積層膜５２中のポリシリコン薄膜を他方の電極とし、その二個の電極間が積層膜５２中の誘電体薄膜で絶縁されたデータ記憶用のキャパシタ１１'が形成される(図１３(ａ11))。また、記憶セル構造のアンチフューズ領域では、キャパシタ１１'と同じ構造のアンチフューズ１２'が形成される(図１３(ｂ11))。
【００８７】
他方、縮小構造のアンチフューズ領域では、第２のポリシリコン薄膜３９と、その底面に位置する第１のポリシリコン薄膜３７とが一方の電極となり、積層膜５２中のポリシリコン薄膜が他方の電極となったアンチフューズ１３'が形成される(図１３(ｃ11))。
【００８８】
アンチフューズ１２'、１３'の形成後、上述の第一例の製造工程と同様の製造工程を経てビット線４８、４８1、４８2を形成し、その表面にシリコン酸化膜４９を形成する。次いで、層間配線と層間絶縁膜とを積層し、半導体記憶デバイスを構成させる。このアンチフューズ１２'、１３'も、直列接続したｐチャネルＭＯＳトランジスタ１５によって絶縁破壊電圧ＨＶを印加して短絡させる。
【００８９】
以上説明したアンチフューズ１２、１２'では、データの記憶に用いられるキャパシタ１１、１１'と構造が同じなので、半導体記憶デバイスの設計や配置が容易になる。また、縮小構造のアンチフューズ１３、１３'を用いれば、構造が簡単になるので、キャパシタよりも信頼性の高いアンチフューズを得ることができる。
【００９０】
【発明の効果】
本発明の半導体記憶デバイスによれば、アンチフューズを用いて不良回路の救済を行えるので、レーザビームを用いず、電気的にプログラムを行うことができる。
アンチフューズを形成する際に記憶セル内のキャパシタと同じ薄膜を用いることができるので、製造工程が簡略化される。
アンチフューズをキャパシタと同じ構造にすれば、配置が容易である。また、縮小構造のアンチフューズを用いれば、半導体記憶デバイスの面積を縮小化することができる。
【図面の簡単な説明】
【図１】(ａ1)〜(ｃ1)、(ａ2)〜(ｃ2)：本発明の半導体記憶デバイスの製造工程の第一例を説明するための図
【図２】(ａ3)〜(ｃ3)、(ａ4)〜(ｃ4)：その続きを説明するための図
【図３】(ａ5)〜(ｃ5)、(ａ6)〜(ｃ6)：その続きを説明するための図
【図４】(ａ7)〜(ｃ7)、(ａ8)〜(ｃ8)：その続きを説明するための図
【図５】(ａ9)〜(ｃ9):その続きを説明するための図
【図６】(ａ10)〜(ｃ10)、(ａ11)〜(ｃ12)：その続きを説明するための図
【図７】(ａ12)〜(ｃ12)、(ａ13)〜(ｃ13)：その続きを説明するための図
【図８】(ａ14)〜(ｃ14)、(ａ15)〜(ｃ15)：その続きを説明するための図
【図９】(ａ16)〜(ｃ16)、(ａ17)〜(ｃ17)：その続きを説明するための図
【図１０】(ａ18)〜(ｃ18)、(ａ19)〜(ｃ19)：その続きを説明するための図
【図１１】(ａ20)〜(ｃ20)、(ａ21)〜(ｃ21)：その続きを説明するための図
【図１２】(ａ22)〜(ｃ22)：本発明の半導体記憶デバイスの製造工程の第二例を説明するための図
【図１３】(ａ10)〜(ｃ10)、(ａ11)〜(ｃ11)：その続きを説明するための図
【図１４】(ａ12)〜(ｃ12)：その続きを説明するための図
【図１５】(ａ)〜(ｄ)：本発明の半導体記憶デバイス内のアンチフューズを短絡させる回路の一例
【図１６】本発明の半導体記憶デバイスの内部回路の一例
【図１７】本発明の半導体記憶デバイスの内部回路の他の例
【図１８】従来技術のアンチフューズの一例
【図１９】従来技術のアンチフューズの他の例
【図２０】そのＡ−Ａ線截断面図
【符号の説明】
１１、１１'……キャパシタ １２、１２'、１３、１３'……アンチフューズ１４'、１５……ＭＯＳトランジスタ １６……他のＭＯＳトランジスタ３０……半導体基板 ３７……第１のポリシリコン薄膜 ３９……第２のポリシリコン薄膜
ＨＶ……絶縁破壊電圧 ＶDD……電源電圧
【発明の属する技術分野】
本発明は半導体デバイスに用いられるアンチフューズにかかり、特に、半導体記憶デバイスに適したアンチフューズに関する。
【０００２】
【従来の技術】
現在の半導体デバイスは、非常に大きな集積度になっており、そのため、一部分の不良回路によって半導体デバイス全体が不良品とならないように、予め冗長回路を設けておき、検査工程で判明した不良回路を冗長回路に切換える技術が用いられている。
【０００３】
不良回路を冗長回路に切換える際には、一般に、半導体デバイス内に予めフューズを設けておき、不良回路に対応するフューズにレーザビームを照射して切断し、フューズの状態によってプログラミングを行い、実際の動作時に、冗長回路に切換える技術が用いられている。
【０００４】
しかしながら、半導体デバイスの集積度の向上により、配線幅が狭くなっているのに対し、レーザビームスポットは小さくできないため、フューズを近接配置できないという問題がある。
【０００５】
そのため、近年では、半導体デバイスにアンチフューズを設けておき、所定電圧を印加することで、不良回路に対応するアンチフューズを短絡させ、プログラムを行う技術が注目されている。
【０００６】
図１８は、従来技術のアンチフューズの一例であり、下層の配線２１１と、その表面に形成された絶縁性薄膜上の上層配線２１２とを、それぞれ回路モジュール２２１、２２２に接続し、下層配線２１１と上層配線２１２の交差部分をアンチフューズ２０５とし、不良回路に対応するアンチフューズ２０２に所定の絶縁破壊電圧(５〜２０Ｖ)を印加し、そのアンチフューズ２０５の下層配線２１１と上層配線２１２とで挟まれた部分の絶縁性薄膜間を破壊し、下層配線２１１と上層配線２１２とを短絡させ、回路モジュール２２１、２２２内の所望の回路ブロックを下層配線２１１と上層配線２１２にそれぞれ接続させることで、不良回路の救済を行っていた。
【０００７】
また、図１９の符号２５１に示したものは、シリコン基板２５０中に形成した拡散層であり、両端部分を薄膜配線２４１に接続されており、拡散層２５１上には、絶縁性薄膜であるＯＮＯ薄膜(オキサイド・ナイトライド・オキサイド薄膜)２５３が形成され、該ＯＮＯ薄膜２５３上には、両端を薄膜配線２４２に接続されたポリシリコン薄膜２５２が形成されており、拡散層２５１とポリシリコン薄膜２５２の交差部分でアンチフューズ２４５が構成されている。
【０００８】
そのアンチフューズ２４５のＡ−Ａ線截断面図を図２０に示す。アンチフューズ２４５を短絡させる際には、２本の配線２４１、２４２間に所定電圧を印加し、拡散層２５１とポリシリコン薄膜２５２間のＯＮＯ薄膜２５３を破壊し、配線２４１、２４２間を短絡させている。
【０００９】
上記のような、電気的に短絡させるアンチフューズでは、レーザビームを用いる必要がないため、アンチフューズ間を近接配置することができ、チップ占有面積も小さくて済む。
【００１０】
また、レーザビームによって切断するフューズに比べると、破壊面が半導体デバイスの表面に露出しないため、破壊面からの水分や不純物の侵入がなく、高信頼性の半導体デバイスを得ることができる。
【００１１】
しかしながら、上述のようなアンチフューズ２０５、２４５を半導体記憶デバイスに用いる場合には、記憶セルや周辺回路を形成するためのプロセス工程とは別個に、アンチフューズ２０５、２４５を形成するための専用の薄膜が必要になる。そのため、プロセス工程が増加しコスト高になる。また、用いる薄膜が増加する結果、歩留まりが低下するという問題がある。
【００１２】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、薄膜製造工程の追加を必要としないアンチフューズを有する半導体記憶デバイスを提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、半導体基板上に形成された第１の電極と、上記第１の電極の表面上に形成された誘電体膜と、上記誘電体膜の表面上に形成された第２の電極と、第１の電源と上記第１又は第２の電極の一方との間に接続された第１のＭＯＳトランジスタと、第２の電源と上記第１又は第２の電極の上記一方との間に接続された第２のＭＯＳトランジスタと、上記第１又は第２の電極の他方に接続された第３の電源と、を有し、上記第１と第３の電源との間の電位差が上記誘電体膜を破壊するに十分なものであり、上記第２の電源が上記誘電体膜の破壊電圧を超えない低い電圧を有し、上記第２のＭＯＳトランジスタが導通して上記第１又は第２の電極の上記一方をプリチャージし、上記第２のＭＯＳトランジスタが非導通となり、かつ上記第１のＭＯＳトランジスタが導通して上記第１のＭＯＳトランジスタの誘電体層を破壊することなしに上記誘電体膜を破壊することができるアンチフューズ回路である。
【００１６】
請求項２記載の発明は、請求項１に記載のアンチフューズ回路であって、半導体記憶回路を更に有するアンチフューズ回路である。
【００１７】
請求項３記載の発明は、請求項１、又は２に記載のアンチフューズ回路であって、上記第２の電極が金属膜で構成されているアンチフューズ回路である。
【００１８】
請求項４記載の発明は、請求項１又は２に記載のアンチフューズ回路であって、上記第２の電極がポリシリコン膜で構成されているアンチフューズ回路である。
請求項５記載の発明は、請求項１又は２に記載のアンチフューズ回路であって、上記第１の電極がポリシリコン膜で構成されているアンチフューズ回路である。
請求項６記載の発明は、請求項５に記載のアンチフューズ回路であって、上記第２の電極が金属膜で構成されているアンチフューズ回路である。
【００１９】
上述した構成の本発明の半導体記憶デバイスでは、半導体基板に形成された第１の電極と、前記第１の電極表面に形成された誘電体薄膜と、誘電体薄膜表面に形成された第２の電極とでキャパシタを構成させ、そのキャパシタを充電又は放電させ、データの記憶を行わせている。
【００２０】
そして、第１、第２の電極と誘電体薄膜とで構成されるアンチフューズと、そのアンチフューズに直列接続されたＭＯＳトランジスタとを有しており、アンチフューズとＭＯＳトランジスタとが直列接続された回路に対し、データの記憶を行わせる際に、キャパシタに印加される電圧よりも高電圧の絶縁破壊電圧を印加した状態でＭＯＳトランジスタを導通させると、アンチフューズ内の誘電体薄膜が破壊するので、前記第１、第２の電極間が短絡する。不良回路と対応するアンチフューズを短絡させ、冗長回路によって救済されるようにプログラミングしておくと、電気的にプログラミングを行うことができる。
【００２１】
この場合、レーザビームを用いる必要がないばかりでなく、キャパシタを構成している電極や誘電体薄膜と同じ電極、同じ誘電体薄膜によってアンチフューズが構成されているので、アンチフューズ専用の薄膜を追加する必要がなく、プロセス工程の増加によるコスト増もない。
【００２２】
また、その半導体記憶デバイスが、半導体基板上に形成された第１のポリシリコン薄膜と、その第１のポリシリコン薄膜上に形成された第２のポリシリコン薄膜とを有しており、記憶セル内のキャパシタの第１の電極が、第１のポリシリコン薄膜と、該第１のポリシリコン薄膜上に立設された第２のポリシリコン薄膜とで構成されている。この場合、アンチフューズについても、キャパシタと同様に、第１の電極を、第１のポリシリコン薄膜と、該第１のポリシリコン薄膜上に立設された第２のポリシリコン薄膜とで構成させると、キャパシタとアンチフューズとが同じ構造になるので、アンチフューズの設計や配置が容易になる。
【００２３】
他方、キャパシタの第１の電極が第１のポリシリコン薄膜上に立設された第２のポリシリコン薄膜を有している場合であっても、アンチフューズの第１の電極を、第１のポリシリコン薄膜と、その第１のポリシリコン薄膜表面に形成された第２のポリシリコン薄膜とで構成させると、アンチフューズをキャパシタよりも小さくすることができる。この場合、誘電体薄膜と第１のポリシリコン薄膜とは接触していない。
【００２４】
なお、キャパシタとアンチフューズの第２の電極は、ポリシリコン薄膜で構成してもよいが、金属薄膜で構成すると低抵抗になって都合がよい。
【００２５】
上述したアンチフューズを短絡させる場合には、アンチフューズと直列接続されたＭＯＳトランジスタを導通させ、アンチフューズに絶縁破壊電圧を印加し、誘電体薄膜を破壊させるが、アンチフューズとＭＯＳトランジスタとの接続部分に、他のＭＯＳトランジスタの一端を接続し、他端に絶縁破壊電圧よりも低電圧の電源電圧を印加し、アンチフューズの短絡前は、そのＭＯＳトランジスタをオンさせておくと、アンチフューズと直列接続されたＭＯＳトランジスタがオフからオンに転じる際に、高電圧の絶縁破壊電圧が印加されないので、ＭＯＳトランジスタが劣化したり破壊されたりすることがない。
【００２６】
また、上述のアンチフューズとＭＯＳトランジスタを直列接続した回路を並列接続してアンチフューズアレイを構成させ、所望位置のアンチフューズを破壊できるようにしておくと、アドレスを示す信号によってアンチフューズの短絡と、冗長回路への切替を行うことができるので、回路構成が簡単になる。
【００２７】
【発明の実施の形態】
本発明の一実施形態の半導体記憶デバイスを、その製造工程と共に説明する。
図１〜図１４は、その製造工程の第一例であり、各図１〜図１４の(ａn)〜(ｃn)は、シリコン基板３０に形成される同一半導体記憶デバイス中の異なる領域を示している。図１〜図１４の(ａn)はデータの記憶に用いられる記憶セル領域、(ｂn)は記憶セル構造のアンチフューズ領域、(ｃn)は縮小構造のアンチフューズ領域を示している。
【００２８】
先ず、図１(ａ1)〜(ｃ1)を参照し、シリコン基板３０表面に、ロコス酸化膜３１とゲート酸化膜３２とが形成されており、パターニングされたポリシリコン薄膜から成るワード線３３と、該ワード線３３表面のシリコン酸化膜３５とが、ゲート酸化膜３２上に設けられ、シリコン酸化膜３６が全面成膜されている。
【００２９】
記憶セル領域では、シリコン基板３０内の図示しない拡散層と、ゲート酸化膜３２と、ワード線３３とでｎチャネルＭＯＳトランジスタ１４が形成されており(図１(ａ1))、アンチフューズ領域では、異なる導電型の拡散層によってｐチャネルＭＯＳトランジスタ１５が形成されている(図１(ｂ1)、(ｃ1))。
【００３０】
その状態からシリコン酸化膜３６表面にパターニングしたレジスト膜８１を形成し、エッチングにより、レジスト膜８１に形成された窓部８２底面に露出したシリコン酸化膜３６を除去する。その際、シリコン酸化膜３６底面にあるゲート酸化膜３２も一緒に除去され、シリコン基板３０表面が露出する(図１(ａ2)〜(ｃ2))。
【００３１】
その状態では、ワード線３３側面はシリコン酸化膜３６で覆われており、レジスト膜８１を除去した後、第１のポリシリコン薄膜３７を全面成膜すると、第１のポリシリコン薄膜３７はワード線３３と電気的に絶縁した状態でシリコン基板３０と電気的に接続される(図２(ａ3)〜(ｃ3))。
【００３２】
第１のポリシリコン薄膜３７表面に窒化物３８を堆積し(図２(ａ4)〜(ｃ4))、該窒化物３８表面にパターニングしたレジスト膜８３を形成する。
【００３３】
記憶セル領域と記憶セル構造のアンチフューズ領域では、シリコン酸化膜３６を除去した部分をレジスト膜８３によって保護し、他の部分に窓部８４を形成し、他方、縮小構造のアンチフューズ領域では全面に窓部８４を形成し、窓部８４底面に露出した窒化物３８をエッチングすると、第１のポリシリコン薄膜３７がストッパとなり、窒化物３８がパターニングされる。
【００３４】
その結果、記憶セル領域及び記憶セル構造のアンチフューズ領域では、窒化物３８は島状に点在し、縮小構造のアンチフューズ領域では窒化物３８は全部除去される(図３(ａ5)〜(ｃ5))。
【００３５】
レジスト膜８３を除去した後、表面に第２のポリシリコン薄膜３９を形成すると、島状に点在する窒化物３８の表面と側面とが第２のポリシリコン薄膜３９で覆われる(図３(ａ6)、(ｂ6))。このとき、縮小構造のアンチフューズ領域では、第２のポリシリコン薄膜３８は第１のポリシリコン薄膜３７表面に形成される(図３(ｃ6))。
【００３６】
次に、表面にパターニングしたレジスト膜８５を形成し、縮小構造のアンチフューズ領域の全面を保護し(図４(ｃ7))、記憶セル領域と記憶セル構造のアンチフューズ領域上は窓部８６を形成し、第２のポリシリコン薄膜３９を露出させる。
【００３７】
その状態で異方性エッチングを行うと、記憶セル領域及び記憶セル構造のアンチフューズ領域では、シリコン酸化膜３６上の第１、第２のポリシリコン薄膜３７、３９が深さ方向にエッチングされ、シリコン酸化膜３６表面と窒化物３８表面が露出する(図４(ａ7)、(ｂ7))。
【００３８】
このとき窒化物３８の底面下には第１のポリシリコン薄膜３７が残り、側面には、第２のポリシリコン薄膜３９が第１のポリシリコン薄膜３７と接した状態で残る。
その状態でレジスト膜８５を除去し、次いで窒化物３８を除去した後、表面にパターニングしたレジスト膜８７を形成する。
【００３９】
レジスト膜８７により、記憶セル領域と記憶セル構造のアンチフューズ領域を保護し(図４(ａ8)、(ｂ8))、レジスト膜８７に形成した窓部８８により、縮小構造のアンチフューズ領域の第２のポリシリコン薄膜３９を露出させ、第２のポリシリコン薄膜３９と第１のポリシリコン薄膜３７とをこの順にエッチングすると、縮小構造のアンチフューズ領域ではシリコン酸化膜３６が露出する(図４(ｃ8))。
【００４０】
レジスト膜８７を除去すると、記憶セル領域及び記憶セル構造のアンチフューズ領域に、窒化物３８側面に形成された第２のポリシリコン薄膜３９が第１のポリシリコン薄膜３７上に立設された状態になる(図５(ａ9)、(ｂ9))。
他方、縮小構造のアンチフューズ領域では、第１のポリシリコン薄膜３７上に第２のポリシリコン薄膜３９が積層された状態になる。
【００４１】
この半導体記憶デバイス製造工程の第一例は、プレート電極に金属膜を使用する場合であり、図５(ａ9)〜(ｃ9)の状態から表面に金属薄膜４１を形成すると、記憶セル領域及び記憶セル構造のアンチフューズ領域では、第１のポリシリコン薄膜３７表面と、シリコン酸化膜３６表面と、第１のポリシリコン薄膜３７上に立設した第２のポリシリコン薄膜３９表面とが、その金属薄膜４１によって覆われる(図６(ａ10)、(ｂ10))。
【００４２】
簡略構造のアンチフューズ領域では、第１のポリシリコン薄膜３７表面に積層された第２のポリシリコン薄膜３９表面とシリコン酸化膜３６表面とが金属薄膜４１によって覆われる(図６((ｃ10)))。そして、その状態で熱処理を行うと、第１のポリシリコン薄膜３７、又は第２のポリシリコン薄膜３９と金属薄膜４１とが接触した部分が低抵抗化される。
【００４３】
次いで、金属薄膜４１をエッチング除去し、誘電体薄膜と金属薄膜とをこの順で全面成膜し、その誘電体薄膜と金属薄膜とから成る積層膜４２を形成する(図６(ａ11)〜(ｃ11))。
【００４４】
このとき、記憶セル領域と記憶セル構造のアンチフューズ領域では、第２のポリシリコン薄膜３９が第１のポリシリコン薄膜３７に接続された状態で立設されており、従って、積層膜４２は、第１のポリシリコン薄膜３７表面とシリコン酸化膜３６表面に形成される他、立設された第２のポリシリコン薄膜３９の表面周囲にも形成される。
【００４５】
他方、簡略構造のアンチフューズ領域では、積層膜４２は第２のポリシリコン薄膜３９表面とシリコン酸化膜３６表面に形成され、第２のポリシリコン薄膜３９底面にある第１のポリシリコン薄膜３７とは接触しない。
【００４６】
その積層膜４２表面にパターニングしたレジスト膜９１を形成し、窓部９２底面に露出した積層膜４２をエッチング除去し、積層膜４２間を分離させ、プレート配線を形成する。プレート配線の形成により、記憶セル領域では、第１、第２のポリシリコン薄膜３７、３９が一方の電極、積層膜４２中の金属薄膜が他方の電極となったデータ記憶用のキャパシタ１１が形成される(図７(ａ12))。そのキャパシタ１１の二個の電極間は、積層膜４２中の誘電体薄膜で絶縁されている。記憶セル構造のアンチフューズ領域でも、そのキャパシタ１１と同じ構造のアンチフューズ１２が形成される(図７(ｂ12))。
【００４７】
他方、縮小構造のアンチフューズ領域では、第２のポリシリコン薄膜３９(及びその底面に位置する第１のポリシリコン薄膜３７)が一方の電極、積層膜４２中の金属薄膜が他方の電極となったアンチフューズ１３が形成される(図７(ｃ12))。
【００４８】
その状態からレジスト膜９１を除去し、表面にシリコン酸化膜４４を堆積すると、キャパシタ１１とアンチフューズ１２、１３内はシリコン酸化膜４４で充填される(図７(ａ13)〜(ｃ13))。
【００４９】
シリコン酸化膜４４上にパターニングしたレジスト膜９３を形成し、記憶セル領域の各キャパシタ１１間に窓部９４を形成する。次いで、窓部９４底面に露出したシリコン酸化膜４４をエッチングすると、該シリコン酸化膜４４の下層のシリコン酸化膜３６とゲート酸化膜３２も一緒にエッチング除去され、底面にシリコン基板３０表面が露出した孔９４'が形成される(図８(ａ14))。
このとき、アンチフューズ側には窓部９４を形成せず、レジスト膜９３によって保護し、孔９４'は形成しない(図８(ｂ14)、(ｃ14))。
【００５０】
レジスト膜９３を除去した後、シリコン酸化膜４４上に第３のポリシリコン薄膜から成るコンタクト配線４５を形成すると、孔９４'内がそのコンタクト配線４５によって充填される(図９(ａ15)〜(ｃ15))。
【００５１】
次いで、コンタクト配線４５のエッチングを行うと、孔９４'内のコンタクト配線４５は残り、シリコン酸化物４４表面のコンタクト配線４５は除去される(図９(ａ16)〜(ｃ16))。
【００５２】
露出したシリコン酸化膜４４表面にパターニングしたレジスト膜９５を形成し、アンチフューズ領域に設けられた窓部９６の底面に露出したシリコン酸化膜４４をエッチングすると、孔９６'が形成される(図９(ｂ17)、(ｃ17))。この孔９６'底面にはシリコン基板３０又は積層膜４２が露出している。
このとき、キャパシタ１１側は、レジスト膜９５によって全面を保護しておく(図９(ａ17))。
【００５３】
レジスト膜９５を除去し、シリコン酸化膜４４表面を露出させた状態で金属薄膜４６を全面成膜すると、孔９６'内がその金属薄膜４６で充填される(図１０(ａ18)〜(ｃ18))。
【００５４】
次いで、シリコン酸化膜４４表面に形成された金属薄膜４６をエッチング除去すると、アンチフューズ領域側では、孔９６'内に充填された金属薄膜４６によって、シリコン基板３０と接続されたコンタクト配線４６1と、積層膜４２に接続されたコンタクト配線４６2とが形成される(図１０(ｂ19)、(ｃ19))。記憶セル領域側では、シリコン基板３０に接続されたコンタクト配線４５上に金属薄膜４６残渣が残る(図１０(ａ19))。
【００５５】
金属薄膜４６の除去によって露出したシリコン酸化膜４４表面に配線用の金属薄膜４７を形成すると、アンチフューズ領域のコンタクト配線４６1、４６2と配線用の金属薄膜４７とが接続される(図１１(ｂ20)、(ｃ20))。記憶セル領域のコンタクト配線４５は、金属薄膜４６残渣を介して接続される(図１１(ａ20))。
【００５６】
次に、配線用の金属薄膜４７表面にパターニングしたレジスト膜９７を形成し、その金属薄膜４７の不要部分をエッチング除去し、ビット線４８、４８1、４８2を形成する(図１１(ａ21)〜(ｃ21))。
【００５７】
このとき、記憶セル領域では、ビット線４８とデータ記憶用のキャパシタ１１の一方の電極(第１、第２のポリシリコン薄膜３７、３９)とが、金属薄膜４６、ポリシリコン薄膜４５、ｎチャネルＭＯＳトランジスタ１４を介して接続される。キャパシタ１１の他方の電極(積層膜４２側)は、動作時にグラウンド電位が印加されるパッドに接続される。なお、一つのビット線４８には、複数のキャパシタ１１が接続される。
【００５８】
記憶セル構造のアンチフューズ領域では、一方のビット線４８1とアンチフューズ１２の一方の電極とが、コンタクト配線４６1とｐチャネルＭＯＳトランジスタ１５とを介して接続される。また、他方のビット線４８2とアンチフューズ１２の他方の電極とが、コンタクト配線４６2を介して接続される。
【００５９】
同様に、縮小構造のアンチフューズ領域では、一方のビット線４８1とアンチフューズ１３の一方の電極とが、コンタクト配線４６1、ｐチャネルＭＯＳトランジスタ１５を介して接続され、また、他方のビット線４８2と第２の電極とが、コンタクト配線４６2を介して接続される。これらビット線４８、４８1、４８2は半導体記憶デバイス中の内部回路に接続される。
【００６０】
レジスト膜９７を除去した後、表面にシリコン酸化膜４９を堆積する(図１２(ａ)22)〜(ｃ22))。次いで、金属薄膜から成る配線とシリコン酸化膜から成る層間絶縁膜を順次積層させ、各回路間を接続すると、半導体記憶デバイスが形成される。記憶セル領域では、キャパシタ１１と、そのキャパシタ１１に直列接続されたｎチャネルＭＯＳトランジスタ１４によって記憶セルが構成され、アンチフューズ領域では、アンチフューズ１２、１３と、そのアンチフューズ１２、１３に直列接続されたｐチャネルＭＯＳトランジスタ１５によってアンチフューズ回路が構成される。
【００６１】
記憶セル領域では、他方の電極(積層膜４２側)をグラウンド電位に接続し、ワード線３６によってｎチャネルＭＯＳトランジスタ１４を導通させ、ビット線４８をキャパシタ１１の一方の電極に接続せると、ビット線４８を介してキャパシタ１１が充放電し、データの入出力を行うことができる。
【００６２】
アンチフューズ１２、１３とｐチャネルＭＯＳトランジスタ１５で構成されたアンチフューズ回路を、図１５(ａ)の等価回路図に示す。
この図１５(ａ)の等価回路図では、アンチフューズ１２、１３の一方の電極はｐチャネルＭＯＳトランジスタ１５のソース端子に接続されており、他方の電極は高電圧の絶縁破壊電圧ＨＶが印加され、ｐチャネルＭＯＳトランジスタ１５のドレイン端子はグラウンド電位ＧＮＤに接続されるように構成されている。ｐチャネルＭＯＳトランジスタ１５がオフしている状態で絶縁破壊電圧ＨＶが印加されると、アンチフューズ１２、１３の二個の電極の電圧は、共に絶縁破壊電圧ＨＶになる。
【００６３】
その状態から、ｐチャネルＭＯＳトランジスタ１５のゲート端子(ワード線３３)をグラウンド電位ＧＮＤにし、ｐチャネルＭＯＳトランジスタ１５をオンさせると、アンチフューズ１２、１３の二個の電極間に、絶縁破壊電圧ＨＶが印加される。
【００６４】
ゲート酸化膜３２の絶縁破壊耐圧は１０Ｖ前後であり、この半導体記憶デバイスでは、通常の動作状態では電源電圧ＶDDは７Ｖに設定されている。従って、絶縁破壊電圧ＨＶを１５Ｖ程度に設定しておくと、ｐチャネルＭＯＳトランジスタ１５のオンにより、アンチフューズ１２、１３の誘電体薄膜に絶縁破壊電圧ＨＶが印加され、誘電体薄膜が破壊され、二個の電極間が短絡する。
【００６５】
アンチフューズ１２、１３を短絡させた後、その半導体記憶デバイスを使用する際、絶縁破壊電圧ＨＶに替え、電源電圧ＶDDを用い、アンチフューズ１２、１３の第２の電極に電源電圧ＶDDを印加する。
【００６６】
その状態でｐチャネルＭＯＳトランジスタ１５をオンさせると、短絡しているアンチフューズ１２、１３では、ソース端子に電源電圧ＶDDが現れ、短絡していないアンチフューズ１２、１３では、ソース端子にグラウンド電位ＧＮＤが現れる。従って、ｐチャネルＭＯＳトランジスタ１５のソース端子の電圧を検出すると、アンチフューズ１２、１３が切断されているか否かを識別することができる。
【００６７】
図１５(ｂ)は、ｐチャネルＭＯＳトランジスタ１５に替え、記憶セル領域のｎチャネルＭＯＳトランジスタ１４と同じ構造のｎチャネルＭＯＳトランジスタ１４'を用いた場合である。ｎチャネルＭＯＳトランジスタ１４'のゲート端子がグラウンド電位ＧＮＤから電源電圧ＶDDに転じると、ｎチャネルＭＯＳトランジスタ１４'がオン状態になり、アンチフューズ１２、１３の誘電体薄膜が破壊され、二個の電極間が短絡する。このアンチフューズ回路では、ｎチャネルＭＯＳトランジスタ１４'のドレイン端子の電圧を検出すると、アンチフューズ１２、１３が短絡しているか否かを判断することができる。
【００６８】
上述した図１５(ａ)、(ｂ)のアンチフューズ回路では、１個のＭＯＳトランジスタ１５、１４'を用いてアンチフューズ１２、１３を短絡させていたが、その場合、誘電体薄膜を破壊する前は、ＭＯＳトランジスタ１５、１４'のアンチフューズ１２、１３に接続された方の電極も絶縁破壊電圧ＨＶになってしまい、例えば図１５(ａ)のアンチフューズ回路では、ｐチャネルＭＯＳトランジスタ１５をオンさせる際に、ゲート端子(ワード線３３)をグラウンド電位ＧＮＤに接続した瞬間、ゲート酸化膜３２のソース端子側の部分に、絶縁破壊電圧ＨＶが印加されてしまう。
【００６９】
そのゲート酸化膜３２に絶縁破壊電圧ＨＶが印加される時間は、ｐチャネルＭＯＳトランジスタ１５が完全にオンするまでの僅かな時間であるが、絶縁破壊電圧ＨＶは、アンチフューズ１２、１３を確実に破壊できる電圧に設定されているため、ゲート酸化膜３２が破壊してしまうことがある。
【００７０】
そこで、図１５(ｃ)に示した回路では、絶縁破壊電圧ＨＶよりも低い電源電圧ＶDDを用意し、ｐチャネルＭＯＳトランジスタ１５のソース端子を、他のｐチャネルＭＯＳトランジスタ１６を介して電源電圧ＶDDに接続しており、アンチフューズ１２、１３に直列接続されたｐチャネルＭＯＳトランジスタ１５がオフ状態にあるときは、他のｐチャネルＭＯＳトランジスタ１６をオン状態にし、ｐチャネルＭＯＳトランジスタ１５のソース端子を電源電圧ＶDDにクランプしており、従って、アンチフューズ１２、１３は、ＨＶ−ＶDDの電圧にプリチャージされている。
【００７１】
その状態からｐチャネルＭＯＳトランジスタ１５をオン状態、他のｐチャネルＭＯＳトランジスタ１６をオフ状態にすると、ｐチャネルＭＯＳトランジスタ１５のソース端子には、絶縁破壊電圧ＨＶを印加させずにアンチフューズ１２、１３の誘電体薄膜に絶縁破壊電圧ＨＶを印加することができる。従って、ｐチャネルＭＯＳトランジスタ１５のゲート酸化膜３２を破壊させずに、アンチフューズ１２、１３を短絡させることができる。
【００７２】
図１５(ｄ)に示した回路も同様であり、ｎチャネルＭＯＳトランジスタ１４'のドレイン端子をｐチャネルＭＯＳトランジスタ１６を介して電源電圧ＶDDに接続し、ｎチャネルＭＯＳトランジスタ１４'に絶縁破壊電圧ＨＶが印加されないようにしたものである。この場合もｎチャネルＭＯＳトランジスタ１４'のドレイン端子は電源電圧ＶDDでクランプさせ、ゲート酸化膜が破壊することがないようにしている。
【００７３】
次に、アンチフューズ１２、１３を多数設けて不良回路救済のプログラミングを行う場合を説明する。
図１６に示した回路では、１個のアンチフューズ１２、１３に、３個のｐチャネルＭＯＳトランジスタＱ1〜Ｑ3が直列に接続されており、各ｐチャネルＭＯＳトランジスタＱ1〜Ｑ3が全部オン状態になると、アンチフューズ１２、１３が短絡するように構成されている。
【００７４】
各ｐチャネルＭＯＳトランジスタＱ1〜Ｑ3のゲート端子には、信号Ｓ1〜Ｓ3が個別に入力されており、各信号Ｓ1〜Ｓ3の組合せが全てローの場合に全部のｐチャネルＭＯＳトランジスタＱ1〜Ｑ3が導通し、アンチフューズ１２、１３が短絡する。他方、信号Ｓ1〜Ｓ3のうち、一個でもハイのものがあと、アンチフューズ１２、１３は短絡しない。
【００７５】
ｐチャネルＭＯＳトランジスタＱ1〜Ｑ3に信号Ｓ1〜Ｓ3を入力し、図示しないアンチフューズを含め、所望位置のアンチフューズ１２、１３を短絡させた後、アンチフューズ１２、１３に印加する電圧を絶縁破壊電圧ＨＶから電源電圧ＶDDに替える。すると、アンチフューズ１１、１２が短絡していなければ、後段のトランスファーゲートＧとインバータＩｎｖにグラウンド電位ＧＮＤが出力される。他方、短絡している場合には電源電圧ＶDDが出力される。
【００７６】
トランスファーゲートＧとインバータＩｎｖにグラウンド電位ＧＮＤが出力された場合は、トランスファーゲートＧは、入力信号Ｂ1、Ｂ2のうち、一方の信号Ｂ1を出力し、電源電圧ＶDDが出力された場合には、他方の信号Ｂ2を出力するように構成されている。
【００７７】
実動作時に、トランスファーゲートＧから一方の信号Ｂ1が出力された場合には、このアンチフューズ１２、１３に対応する回路は良品であると判断し、冗長回路による救済は行わず、そのまま動作させる。他方の信号Ｂ2が出力された場合には、アンチフューズ１２、１３は短絡されており、対応する回路は不良品であると判断し、冗長回路を動作させる。このように、トランスファーゲートＧからの出力に従って冗長回路による救済を行えば、冗長回路が不足しない限り半導体記憶デバイスが不良になることはない。
【００７８】
図１７は、アンチフューズ１２、１３とｐチャネルＭＯＳトランジスタＱAとを直列接続した回路を８個並列接続し、１セットのフューズアレイ１８を構成した場合であり、この図１７では、８セットのフューズアレイ１８1〜１８8が並列接続され、アンチフューズ１２、１３がマトリックス状に配置されている。
【００７９】
アンチフューズ１２、１３と直列接続された８個のｐチャネルＭＯＳトランジスタＱAは、ソース端子がアンチフューズ１２、１３に接続され、ドレイン端子が共通の信号線Ｌ1〜Ｌ8にそれぞれ接続されており、その信号線Ｌ1〜Ｌ8は、それぞれｐチャネルＭＯＳトランジスタＱB1〜ＱB8を介してグラウンド電位ＧＮＤに接続されている。
【００８０】
信号線Ｌ1〜Ｌ8に接続されたｐチャネルＭＯＳトランジスタＱB1〜ＱB8は、信号Ｂ1〜Ｂ8で個別にオン・オフするように構成されており、他方、１セット中の８個のｐチャネルＭＯＳトランジスタＱAは、信号Ｔ1〜Ｔ8で個別にオン・オフするように構成されている。
【００８１】
従って、信号Ｔ1〜Ｔ8と信号Ｂ1〜Ｂ8とを組合せると、所望位置のアンチフューズ１２、１３を特定できるアドレス信号を構成することができるので、動作試験を行う際に、各フューズアレイ１８1〜１８8内の一端に絶縁破壊電圧ＨＶを印加した状態で不良回路に対応するアドレス信号を入力すると、各フューズアレイ１８1〜１８8内で、その不良回路に対応した位置のアンチフューズ１２、１３を短絡させることができる。
【００８２】
実動作時には、フューズアレイ１８1〜１８8に印加する電圧を絶縁破壊電圧ＨＶから電源電圧ＶDDに変更しておくと、フューズアレイ１８1〜１８8に不良回路を示すアドレス信号が入力されたときに、短絡されたアンチフューズ１２、１３によって信号線Ｌ1〜Ｌ8が電源電圧ＶDDに接続され、信号線Ｌ1〜Ｌ8から電源電圧ＶDDが出力されるので、逆に、信号線Ｌ1〜Ｌ8の状態によって、そのアドレス信号が示す回路が、不良か良品かを判断することができる。
【００８３】
このように、アドレス信号によってアンチフューズ１２、１３の短絡を行うと、不良回路の救済を自動的に行うことができるので、半導体記憶デバイスの内部回路を簡略化することができる。
【００８４】
なお、以上説明したキャパシタ１１、アンチフューズ１２、１３は、一方の電極を第１、第２のポリシリコン薄膜３７、３９で構成し、他方の電極を積層膜４２中の金属薄膜で構成したが、以下に説明する製造工程の第二例により、金属薄膜ではなく、ポリシリコン薄膜を用いることができる。
【００８５】
その製造工程の第二例は、第１のポリシリコン薄膜３７上に第２のポリシリコン薄膜３９を立設させるまでは上記第一例と同じ工程であり(図１〜図５)、その状態から表面に、誘電体薄膜とポリシリコン薄膜とをこの順で全面成膜し、その誘電体薄膜とポリシリコン薄膜とから成る積層膜５２を形成する(図１３(ａ10)〜(ｃ10))。
【００８６】
次いで積層膜５２表面にパターニングしたレジスト膜９１を形成し、窓部９２の底面に露出した積層膜５２をエッチング除去し、積層膜５２を分離させてプレート配線を形成する。記憶セル領域では、第１、第２のポリシリコン薄膜３７、３９を一方の電極とし、積層膜５２中のポリシリコン薄膜を他方の電極とし、その二個の電極間が積層膜５２中の誘電体薄膜で絶縁されたデータ記憶用のキャパシタ１１'が形成される(図１３(ａ11))。また、記憶セル構造のアンチフューズ領域では、キャパシタ１１'と同じ構造のアンチフューズ１２'が形成される(図１３(ｂ11))。
【００８７】
他方、縮小構造のアンチフューズ領域では、第２のポリシリコン薄膜３９と、その底面に位置する第１のポリシリコン薄膜３７とが一方の電極となり、積層膜５２中のポリシリコン薄膜が他方の電極となったアンチフューズ１３'が形成される(図１３(ｃ11))。
【００８８】
アンチフューズ１２'、１３'の形成後、上述の第一例の製造工程と同様の製造工程を経てビット線４８、４８1、４８2を形成し、その表面にシリコン酸化膜４９を形成する。次いで、層間配線と層間絶縁膜とを積層し、半導体記憶デバイスを構成させる。このアンチフューズ１２'、１３'も、直列接続したｐチャネルＭＯＳトランジスタ１５によって絶縁破壊電圧ＨＶを印加して短絡させる。
【００８９】
以上説明したアンチフューズ１２、１２'では、データの記憶に用いられるキャパシタ１１、１１'と構造が同じなので、半導体記憶デバイスの設計や配置が容易になる。また、縮小構造のアンチフューズ１３、１３'を用いれば、構造が簡単になるので、キャパシタよりも信頼性の高いアンチフューズを得ることができる。
【００９０】
【発明の効果】
本発明の半導体記憶デバイスによれば、アンチフューズを用いて不良回路の救済を行えるので、レーザビームを用いず、電気的にプログラムを行うことができる。
アンチフューズを形成する際に記憶セル内のキャパシタと同じ薄膜を用いることができるので、製造工程が簡略化される。
アンチフューズをキャパシタと同じ構造にすれば、配置が容易である。また、縮小構造のアンチフューズを用いれば、半導体記憶デバイスの面積を縮小化することができる。
【図面の簡単な説明】
【図１】(ａ1)〜(ｃ1)、(ａ2)〜(ｃ2)：本発明の半導体記憶デバイスの製造工程の第一例を説明するための図
【図２】(ａ3)〜(ｃ3)、(ａ4)〜(ｃ4)：その続きを説明するための図
【図３】(ａ5)〜(ｃ5)、(ａ6)〜(ｃ6)：その続きを説明するための図
【図４】(ａ7)〜(ｃ7)、(ａ8)〜(ｃ8)：その続きを説明するための図
【図５】(ａ9)〜(ｃ9):その続きを説明するための図
【図６】(ａ10)〜(ｃ10)、(ａ11)〜(ｃ12)：その続きを説明するための図
【図７】(ａ12)〜(ｃ12)、(ａ13)〜(ｃ13)：その続きを説明するための図
【図８】(ａ14)〜(ｃ14)、(ａ15)〜(ｃ15)：その続きを説明するための図
【図９】(ａ16)〜(ｃ16)、(ａ17)〜(ｃ17)：その続きを説明するための図
【図１０】(ａ18)〜(ｃ18)、(ａ19)〜(ｃ19)：その続きを説明するための図
【図１１】(ａ20)〜(ｃ20)、(ａ21)〜(ｃ21)：その続きを説明するための図
【図１２】(ａ22)〜(ｃ22)：本発明の半導体記憶デバイスの製造工程の第二例を説明するための図
【図１３】(ａ10)〜(ｃ10)、(ａ11)〜(ｃ11)：その続きを説明するための図
【図１４】(ａ12)〜(ｃ12)：その続きを説明するための図
【図１５】(ａ)〜(ｄ)：本発明の半導体記憶デバイス内のアンチフューズを短絡させる回路の一例
【図１６】本発明の半導体記憶デバイスの内部回路の一例
【図１７】本発明の半導体記憶デバイスの内部回路の他の例
【図１８】従来技術のアンチフューズの一例
【図１９】従来技術のアンチフューズの他の例
【図２０】そのＡ−Ａ線截断面図
【符号の説明】
１１、１１'……キャパシタ １２、１２'、１３、１３'……アンチフューズ１４'、１５……ＭＯＳトランジスタ １６……他のＭＯＳトランジスタ３０……半導体基板 ３７……第１のポリシリコン薄膜 ３９……第２のポリシリコン薄膜
ＨＶ……絶縁破壊電圧 ＶDD……電源電圧
Claims (6)
- 半導体基板上に形成された第１の電極と、
上記第１の電極の表面上に形成された誘電体膜と、
上記誘電体膜の表面上に形成された第２の電極と、
第１の電源と上記第１又は第２の電極の一方との間に接続された第１のＭＯＳトランジスタと、
第２の電源と上記第１又は第２の電極の上記一方との間に接続された第２のＭＯＳトランジスタと、
上記第１又は第２の電極の他方に接続された第３の電源と、
を有し、
上記第１と第３の電源との間の電位差が上記誘電体膜を破壊するに十分なものであり、
上記第２の電源が上記誘電体膜の破壊電圧を超えない低い電圧を有し、
上記第２のＭＯＳトランジスタが導通して上記第１又は第２の電極の上記一方をプリチャージし、上記第２のＭＯＳトランジスタが非導通となり、かつ上記第１のＭＯＳトランジスタが導通して上記第１のＭＯＳトランジスタの誘電体層を破壊することなしに上記誘電体膜を破壊することができるアンチフューズ回路。 - 半導体記憶回路を更に有する請求項１に記載のアンチフューズ回路。
- 上記第２の電極が金属膜で構成されている請求項１又は２に記載のアンチフューズ回路。
- 上記第２の電極がポリシリコン膜で構成されている請求項１又は２に記載のアンチフューズ回路。
- 上記第１の電極がポリシリコン膜で構成されている請求項１又は２に記載のアンチフューズ回路。
- 上記第２の電極が金属膜で構成されている請求項５に記載のアンチフューズ回路。
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