JPH02278764A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02278764A JPH02278764A JP1098724A JP9872489A JPH02278764A JP H02278764 A JPH02278764 A JP H02278764A JP 1098724 A JP1098724 A JP 1098724A JP 9872489 A JP9872489 A JP 9872489A JP H02278764 A JPH02278764 A JP H02278764A
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- JP
- Japan
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- dynamic ram
- semiconductor memory
- memory device
- prom
- chip
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 230000015654 memory Effects 0.000 claims abstract description 12
- 230000006870 function Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、Wi電気的プログラム可能なメモリ素子と、
ダイナミック型メモリ素子とを集積した半導体記憶装置
に関するものである。
ダイナミック型メモリ素子とを集積した半導体記憶装置
に関するものである。
(従来の技術)
半導体記憶装置(メモリ)は、読み出し/書き込みが自
由に行えるランダム・アクセス・メモリ(1<AM)と
、読み出し専用のリード・オンリ・メモリ(ROM)と
に大別される。
由に行えるランダム・アクセス・メモリ(1<AM)と
、読み出し専用のリード・オンリ・メモリ(ROM)と
に大別される。
ROMのうち、使用者が製品を購入したのち、外部から
電気的にデータの書き込める、いわゆるF ROM (
Program+oable ROM)は、所望の内容
を持つメモリが短期間で得られるため、広く用いられて
いる。
電気的にデータの書き込める、いわゆるF ROM (
Program+oable ROM)は、所望の内容
を持つメモリが短期間で得られるため、広く用いられて
いる。
従来、このようなFROMとしては、金属で形成したフ
ユーズを電気的に焼き切ってプログラムする構造の物や
、電気的に浮遊したゲートに電荷を注入することによっ
てプログラムする構造の、いわゆるEPROM等が用い
られていた。
ユーズを電気的に焼き切ってプログラムする構造の物や
、電気的に浮遊したゲートに電荷を注入することによっ
てプログラムする構造の、いわゆるEPROM等が用い
られていた。
上記、従来のFROMでは、その製造方法がRAMとし
て最大の集積度が得られるダイナミック型RAMの製造
方法と大きく異なるため、同一チップ上への集積化が困
難である欠点があった。そのため、実際の使用において
は2チツプに分割して使用することが必要であった。
て最大の集積度が得られるダイナミック型RAMの製造
方法と大きく異なるため、同一チップ上への集積化が困
難である欠点があった。そのため、実際の使用において
は2チツプに分割して使用することが必要であった。
本発明の目的は、従来の欠点を解消し、1チツプ上にダ
イナミックRAMとFROMとが両者に特)11」な工
程を追加することなく実現でき1機器の小型化が達成で
きる半導体記憶装置を提供することである。
イナミックRAMとFROMとが両者に特)11」な工
程を追加することなく実現でき1機器の小型化が達成で
きる半導体記憶装置を提供することである。
(課題を解決するための手段)
本発明の半導体記憶装置は、1個のMISFETと、こ
のMISFETのソースに接続された1個のキャパシタ
とから構成される記憶単位を複数有し、一部分の同記憶
単位において、キャパシタを電気的に短絡させてプログ
ラムすることによりROMとして用い、かつ他の部分の
記憶単位においてはキャパシタを電荷蓄積用とするダイ
ナミック型メモリとして用いる構造のものである。
のMISFETのソースに接続された1個のキャパシタ
とから構成される記憶単位を複数有し、一部分の同記憶
単位において、キャパシタを電気的に短絡させてプログ
ラムすることによりROMとして用い、かつ他の部分の
記憶単位においてはキャパシタを電荷蓄積用とするダイ
ナミック型メモリとして用いる構造のものである。
(作 用)
本発明の半導体記憶装置では、チップの一部はFROM
の機能を、また、他の部分はダイナミックRAMの機能
をそれぞれ有したものが、余分な工程を追加することな
く容易に得られる。
の機能を、また、他の部分はダイナミックRAMの機能
をそれぞれ有したものが、余分な工程を追加することな
く容易に得られる。
(実施例)
本発明の一実施例を第1図に基づいて説明する。
図は本発明の半導体記憶装置の回路図である。図におい
て、ダイナミックRAM部分1とP ROM部分2とに
分割されている。
て、ダイナミックRAM部分1とP ROM部分2とに
分割されている。
各部分を構成する記憶単位は基本的に同一の構造であり
、MISFET3.13と、それらのソース電極4,1
4に接続されたキャパシタ5,15とから構成されてい
る。6,1Gはキャパシタの対向電極、7.17はドレ
イン電極、8.18はゲート電極である。ただし、ソー
ス/ドレインの名称は便宜上つけたものであり、実際の
動作として両者が入れ換わることもある。
、MISFET3.13と、それらのソース電極4,1
4に接続されたキャパシタ5,15とから構成されてい
る。6,1Gはキャパシタの対向電極、7.17はドレ
イン電極、8.18はゲート電極である。ただし、ソー
ス/ドレインの名称は便宜上つけたものであり、実際の
動作として両者が入れ換わることもある。
まず、ダイナミックRAM部分1について説明する。対
向電極6は固定電極、例えば電g電圧の約1/2を与え
られており、ドレイン電極7はビット線9、ゲート電極
8はワード線10にそれぞれ接続されている。データの
読み出し/書き込みは、ワード線10、すなわちゲート
電極8の電位を昇降させてMISFET3を0N10F
Fさせることにより、キャパシタ5を充放電して行う。
向電極6は固定電極、例えば電g電圧の約1/2を与え
られており、ドレイン電極7はビット線9、ゲート電極
8はワード線10にそれぞれ接続されている。データの
読み出し/書き込みは、ワード線10、すなわちゲート
電極8の電位を昇降させてMISFET3を0N10F
Fさせることにより、キャパシタ5を充放電して行う。
次に、FROM部分2について説明する。この部分にお
いては、対向1極16は接地されており。
いては、対向1極16は接地されており。
ソース電極14は負荷21を介して電源線22に、また
、ゲート電極18はワード線20にそれぞれ接続されて
いる。
、ゲート電極18はワード線20にそれぞれ接続されて
いる。
記憶単位へのデータの書き込み時には、電源線22を2
0V程度の高電圧に昇圧し、そのうえでワードuA20
、すなわちゲート電極18を一定の電圧に昇圧シ、MI
SFET13をON状態にすると、キャパシタ15に高
電圧が印加されて絶縁破壊される。
0V程度の高電圧に昇圧し、そのうえでワードuA20
、すなわちゲート電極18を一定の電圧に昇圧シ、MI
SFET13をON状態にすると、キャパシタ15に高
電圧が印加されて絶縁破壊される。
この時、キャパシタ15の絶縁膜として、例えばSiO
□/ S i3 N 4 / S x O□の積層1摸
を用い、等価膜厚を10nm程度にすれば、20V印加
時において1肥以内に書き込みが完了する。
□/ S i3 N 4 / S x O□の積層1摸
を用い、等価膜厚を10nm程度にすれば、20V印加
時において1肥以内に書き込みが完了する。
読み出し時には、電源i22を5v程度とし、ワード線
20、すなわちゲート電極18を同じ<5V程度まで昇
圧すれば、MISFET13はON状態となり、ソース
電極14の電位によってキャパシタ15の絶縁が破壊さ
れているか否かが判別できる。
20、すなわちゲート電極18を同じ<5V程度まで昇
圧すれば、MISFET13はON状態となり、ソース
電極14の電位によってキャパシタ15の絶縁が破壊さ
れているか否かが判別できる。
上記の実施例において、ダイナミックRA M部分1と
FROM部分2とで用いるMISFETやキャパシタは
完全に同じである必要はなく、それぞれに適したゲート
長、ゲート幅、キャパシタ面積、パターン・レイアウト
等を用いてよい。
FROM部分2とで用いるMISFETやキャパシタは
完全に同じである必要はなく、それぞれに適したゲート
長、ゲート幅、キャパシタ面積、パターン・レイアウト
等を用いてよい。
また、各部分内の回路構成は必ずしも本実施例の構成に
従う必要はない。
従う必要はない。
(発明の効果)
本発明によれば、半導体記憶装置のダイナミックRAM
とFROMとが基本的に同一の構成により実現されるた
め、両者が特別に工程を追加することなく同一のチップ
上に集積でき、結果として、1チツプ上にダイナミック
RAMとFROMとの両方の機能が実現できる。これに
より1機器の小型化が達成でき、その実用上の効果は犬
である。
とFROMとが基本的に同一の構成により実現されるた
め、両者が特別に工程を追加することなく同一のチップ
上に集積でき、結果として、1チツプ上にダイナミック
RAMとFROMとの両方の機能が実現できる。これに
より1機器の小型化が達成でき、その実用上の効果は犬
である。
第1図は本発明の一実施例における半導体記憶装置の回
路図である。 1・・・ダイナミックRAM部分、 2・・PR○M
部分、 3,13・・・MI S FET、 4゜1
4・・・ソース電極、5.15・・・キャパシタ。 6.16・・・対向電極、 7,17・・・ドレイン
電極、8,18・・・ゲート電極、 9・・・ビット線
、to、 20・・・ワード線、 21・・・負荷、
22・・・電源線。
路図である。 1・・・ダイナミックRAM部分、 2・・PR○M
部分、 3,13・・・MI S FET、 4゜1
4・・・ソース電極、5.15・・・キャパシタ。 6.16・・・対向電極、 7,17・・・ドレイン
電極、8,18・・・ゲート電極、 9・・・ビット線
、to、 20・・・ワード線、 21・・・負荷、
22・・・電源線。
Claims (1)
- 1個のMISFETと、前記MISFETのソースに接
続された1個のキャパシタとから構成される記憶単位を
複数有し、一部分の前記記憶単位において、前記キャパ
シタを電気的に短絡させて用い、かつ他の部分の記憶単
位をダイナミックメモリとして用いることを特徴とする
半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1098724A JPH02278764A (ja) | 1989-04-20 | 1989-04-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1098724A JPH02278764A (ja) | 1989-04-20 | 1989-04-20 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02278764A true JPH02278764A (ja) | 1990-11-15 |
Family
ID=14227469
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1098724A Pending JPH02278764A (ja) | 1989-04-20 | 1989-04-20 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02278764A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07205535A (ja) * | 1994-01-18 | 1995-08-08 | Man Roland Druckmas Ag | 間接グラビア印刷方法、およびそのための輪転印刷機 |
US5594698A (en) * | 1993-03-17 | 1997-01-14 | Zycad Corporation | Random access memory (RAM) based configurable arrays |
JPH11191614A (ja) * | 1997-12-25 | 1999-07-13 | Texas Instr Japan Ltd | アンチフューズを有する半導体記憶デバイス |
-
1989
- 1989-04-20 JP JP1098724A patent/JPH02278764A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5594698A (en) * | 1993-03-17 | 1997-01-14 | Zycad Corporation | Random access memory (RAM) based configurable arrays |
JPH07205535A (ja) * | 1994-01-18 | 1995-08-08 | Man Roland Druckmas Ag | 間接グラビア印刷方法、およびそのための輪転印刷機 |
JPH11191614A (ja) * | 1997-12-25 | 1999-07-13 | Texas Instr Japan Ltd | アンチフューズを有する半導体記憶デバイス |
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