KR870004450A - 반도체 기억장치 - Google Patents

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KR870004450A
KR870004450A KR1019860008422A KR860008422A KR870004450A KR 870004450 A KR870004450 A KR 870004450A KR 1019860008422 A KR1019860008422 A KR 1019860008422A KR 860008422 A KR860008422 A KR 860008422A KR 870004450 A KR870004450 A KR 870004450A
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야스오 이토
마사키 모모도미
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와타리 스기이치로
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Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명이 적용된 DRAM칩의 회로도.
제4도는 제3도에 도시된 메모리 어레이 중 1컬럼을 나타낸 회로도.
제6도는 메모리셀 트랜지스터와셀플레이트 및 분할저항의 등가 회로도.
제13도는 제7도에 도시된 셀플레이트 전압 발생회로의 다른 실시예를 나타낸 도면이다.

Claims (20)

  1. 하나의 트랜지스터와 하나의 메모리 캐패시터로 이루어져 있으며 반도체기판에 형성되는 다수의 메모리셀로 구성되는 최소한 하나 이상의 메모리셀 어레이 블로과, 상기 메모리셀을 어드레스하기 위한 다수의 워드선, 상기 메모리 캐패시터로부터 정보를 독출해 내거나 기록하는데 필요한 다수의 비트선, 상기 메모리 캐패시터의 공통전극을 구성하도록 상기 반도체기판상에 형성되는 최소한 하나 이상의 셀플레이트, 전원전위와 접지전위 사이의 레벨에 해당하는 전압을 상기 셀 플레이트에 공급하기 위한 셀플레이트 전압 발생수단 및 상기 셀플레이트 전압 발생수단의 출력임피던스를 제어하기 위한 제어수단을 구비하여 이루어진 반도체 기억장치.
  2. 제1항에 있어서, 셀플레이트 전압 발생수단은 전원전위와 접지전위간의 전압차를 분할하며 출력단을 구비하고 있는 제1전압분할 수단과, 전원전위와 접지전위간의 전압차를 분할하며 상기 제1전압분할수단의 출력단에 표결되는 출력단을 구비하고 있는 한편 그 출력임피던스가 제어수단에 의해 제어되는 제2전압분할 수단으로 구성되는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 제2전압분할 수단은 게이트와 소오스 및 드레인을 갖추고 있으면서 그 드레인이 전원단에 연결되어 있는 제 1MOS 트랜지스터와, 게이트 소오스 및 드레인을 갖추고 있으면서 그 소오스가 접지단에 연결되고 그 드레인이 상기 제 1MOS 트랜지스터의 소오스의 연결되어 있는 제 2MOS 트랜지스터를 포함하는 것이고, 상기 제1, 제2MOS트랜지스터의 게이트가 서로 연결되어 제어단자를 형성하는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 제어수단은 제 3MOS 트랜지스터와, 제어단자를 충전시키기 위해서 게이트가 상기 제 3MOS 트랜지스터의 소오스에 연결되어 있는 제 4MOS 트랜지스터, 상기 제어단자를 방전시키기 위한 제 5MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 기억장치.
  5. 제3항에 있어서, 출력 임피던스의 저하기간동안에 전하를 집적하기 위한 집적수단을 포함하는 타이머수단과, 미리 설정된 양에 관련해서 상기 집적전하의 레벨에 따라 상기 제어단자를 방전시키는 방전용 MOS트랜지스터가 부가된 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 집적된 전하에 의해 얻어지는 전압을 분할해서 방전용 MOS 트랜지스터의 게이트에 공급하기 위한 전압분할 수단이 부가된 것을 특징으로 하는 반도체 기억장치.
  7. 제2항에 있어서, 제1전압분할 수단은 전원전위와 접지전위에 직렬로 연결된 제1, 제2 저항 수단으로 구성된 것을 특징으로 하는 반도체 기억장치.
  8. 제1항에 있어서, 제어수단은 메모리셀 어레이 블록이 활성 모우드일때 셀플레이트전압 발생수단의 출력임피던스를 저하시키는 것을 특징으로 하는 반도체 기억장치.
  9. 제1항에 있어서, 제어수단은 메모리셀 어레이블록이 대기모우드일때 셀플레이트 전압 발생수단의 출력임피던스를 저하시키는 것을 특징으로 하는 반도체 기억장치.
  10. 제1항에 있어서, 제어수단이 출력임피던스를 저하시킨 후 소정기간에 셀플레이트전압 발생수단의 출력임피던스를 증가시키기 위한 타이머수단이 부가된 것을 특징으로 하는 반도체 기억장치.
  11. 제1항에 있어서, 다수의 메모리셀 어레이 블록이 형성되고, 셀플레이트가 상기 메모리셀 어레이블록에 공통으로 증가시키기 위한 타이머수단이 부가된 것을 특징으로 하는 반도체 기억장치.
  12. 제1항에 있어서, 셀플레이트 전압 발생수단이 제1저항 수단과 제2저항수단, 제3저항수단 및 전원전위와 접지전위간에 직렬로 연결되는 제4저항수단을 구비하고 있는 것이고, 상기 제2, 제4저항 수단의 접속점이 출력단을 형성하는 것을 특징으로 하는 반도체 기억장치.
  13. 제12항에 있어서, 제어수단이 출력단과, 제1, 제2저항 수단간의 접속점에 연결되고, 또한 출력단과 제3, 제4저항 수단간의 접속점에 각각 연결되는 2개의 단락수단으로 구성된 것을 특징으로 하는 반도체 기억장치.
  14. 제1항에 있어서, 셀플레이트전압 발생수단의 출력 임피던스는 소정기간 저하되고, 상기 소정기간동안의 셀플레이트 전압의 시정수는 메모리셀의 사이클 시간의 30배보다 작은 것을 특징으로 하는 반도체 기억장치.
  15. 제1항에 있어서, 셀플레이트 전압 발생수단의 출력임피던스는 소정기간 저하되고, 상기 소정기간동안의 셀플레이트 전압의 시정수는 메모리셀의 사이클 시간의 10배보다 작은 것을 특징으로 하는 반도체 기억장치.
  16. 하나의 트랜지스터와 하나의 메모리 캐패시터로 이루어져 있으면서 반도체기판의 표면에 형성되는 다수의 메모리셀로 이루어져 있되 제1메모리셀 어레이블록은 활성상태에 있으면서 제2메모리셀 어레이 블록은 대기상태에 있게 되는 최소한 그 이상의 제1, 제2메모리셀 어레이블록과, 상기 메모리셀을 어드레스하기 위한 다수의 워드선, 상기 메모리 캐패시터로부터 정보를 독출해 내거나 기록하는데 필요한 다수의 비트선, 상기 메모리 캐패시터의 공통전극을 구성하도록 상기 반도체 기판상에 형성되는 최소한 하나이상의 셀플레이트, 전원전위와 접지전위 사이의 레벨에 해당되는 전압을 상기 셀플레이트에 공급하기 위한 셀플레이트 전압 발생수단 및 상기 셀플레이트 전압 발생수단의 출력임피던스를 제어하기 위한 제어수단을 구비하여 이루어진 반도체 기억장치.
  17. 제16항에 있어서, 셀플레이트가 각 메모리셀 어레이 블록에 대해 형성되고, 셀플레이트 전압 발생수단과 제어수단이 각 메모리셀 어레이 블록에 대해 제공되어 있는 것을 특징으로 하는 반도체 기억장치.
  18. 제17항에 있어서, 셀플레이트 전압 발생수단이 제1저항수단과 제2저항수단, 제3저항수단 및 전원전위와 접지전위간에 직렬로 연결되는 제4저항 수단을 구비하고 있는 것이고, 상기 제2, 제3저항수단의 접속점이 출력단을 형성하며, 각 제어수단은 제1, 제2저항수단과 접속점과 상기 출력단 사이에 연결되는 제1MOS트랜지스터쌍과, 제3, 제4저항수단간 접속점과 상기 접력단간에 연결되는 제2MOS트랜지스터쌍으로 이루어져 있다. 상기 MOS트랜지스터쌍의 각 MOS트랜지스터는 활성화신호를 받아들이는 게이트 입력을 구비하고 있으며, 다른 MOS트랜지스터는 어드레스 신호를 받아들이는 게이트 입력을 구비하고 있는 한편, 상기 어드레스 신호는 활성화된 메모리셀 어레이 블록과 대기 메모리셀 어레이 블록간이 상보적인(complementary)상호인 것을 특징으로 하는 반도체 기억장치.
  19. 제17항에 있어서, 제어수단은 대응되는 메모리셀 어레이 블록이 활성상태에 있을 때 셀플레이트 전압 발생수단의 출력임피던스를 저하시키는 것을 특징으로 하는 반도체 기억장치.
  20. 제16항에 있어서, 셀플레이트가 다수의 메모리셀어레이 블록상에 공통으로 형성되는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860008422A 1985-10-09 1986-10-08 셀플레이트 전압발생수단을 갖춘 반도체 기억장치 KR930010937B1 (ko)

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