KR950012462A - 반도체 기억장치 - Google Patents

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KR950012462A
KR950012462A KR1019940026234A KR19940026234A KR950012462A KR 950012462 A KR950012462 A KR 950012462A KR 1019940026234 A KR1019940026234 A KR 1019940026234A KR 19940026234 A KR19940026234 A KR 19940026234A KR 950012462 A KR950012462 A KR 950012462A
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마사끼 쭈꾸데
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기다오까 다까시
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Abstract

제1 및 제 2 트랜지스터(Tr1,Tr2)의 드레인은 메모리셀의 전위의 결정에 관계되는 센스증폭기(5)와 같은 내부회로의 로우레벨 라인에 접속된다.
제 1 트랜지스터(Tr1)는 게이트가 선세 구동선(30)에 다이오드-접속되며, 소스는 접지된다.
제 2 트랜지스터(Tr2)는 게이트가 내부발생신호(Φ)를 받으며 소스가 접지된다.
스탠바이시에는, 센스 구동선의 전위는 상기 워드선의 로우레벨보다 제 1 트랜지스터(Tr1)의 한계전압 Vthn 만큼 높게 설정되고 더미 GND 전위 Vss´로 사용되며, 활성화상태에서는, 제 2 트랜지스터(Tr2)가 도통되어 센스 구동선(30)의 더미 GND전위 Vss´로부터 부상하는 것을 방지한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명의 제 1 특징의 제 1 실시예를 나타내는 개략도,
제 4 도는 본 발명의 제 1 특징에 따른 제 2 실시예를 표시하는 개략도,
제 5 도는 본 발명의 제 2 특징에 따른 제 1 실시예를 표시하는 개략도,
제10도는 본 발명의 제 3 특징에 따른 제 1 실시예를 나타내는 개략도,
제14도는 본 발명의 제 3 특징에 따른 제 3 실시예의 동작을 나타내는 타임챠트.
제15도는 본 발명의 제 4 특징에 따른 제 1 실시예를 나타내는 개략도,
제22도는 본 발명의 제 5 특징에 따른 제 1 실시예를 나타내는 개략도,
제23도는 본 발명의 제 6 특징에 따른 제 1 실시예를 나타내는 개략도,
제42도는 본 발명의 제 7 특징에 따른 제 1 실시예를 나타내는 개략도,
제59도는 본 발명의 제 8 특징에 따른 제 1 실시예를 나타내는 개략도.

Claims (57)

  1. 복수의 비트선중의 하나와 복수의 워드선중의 하나에 각각 접속된 복수의 메모리셀을 포함하는 메모리셀 어레이와, 상기 메모리셀 어레이로부터 상기 비트선에 독출되는 미소전위차를 증폭하기 위한 센스증폭기(2,4)와, 상기 메모리셀 어레이로부터의 데이타 독출과 상기 메모리셀 어레이에의 데이타 기록을 제어하기위한 제어수단(3)과, 상기 비트선, 상기 메모리셀 및 상기 센스증폭기의 로우레벨 전위라인(low level potential lines)을 상기 워드선의 로우레벨보다 높은 전위로 설정하기 위한 전위설정수단(Tr1)과를 포함하는 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 전위설정수단이, 그 한계전압만큼 상기 로우레벨 전위라인의 전위를 높이기 위한 제 1 반도체소자(Tr1)를 포함하는 반도체 기억장치.
  3. 제 2 항에 있어서, 상기 전위설정수단(Tr2)이, 상기 제 1 반도체소자에 병렬로 접속되고 많은 전류가 흐르는 기간에 대응하는 신호에 응답하여 도통되어 상기 로우레벨 전위라인의 전위를 방전하기 위한 제 2 전도체소자를 포함하는 반도체 기억장치.
  4. 제 3 항에 있어서, 상기 전위설정수단이, 상기 로우 레벨전위와 거의 동등한 기준전압을 발생하기위한 기준전압 발생수단(7)과, 상기 로우레벨 전위라인을 상기 기준전압 발생수단으로부터 발생된 기준 전압과 비교하고 상기 로우레벨 전위라인의 전위를 상기 워드선의 로우레벨보다 높은 전위로 높이기 위한 전위보상수단 (Tr3)을 포함하는 반도체 기억장치.
  5. 제 4 항에 있어서, 상기 전위보상수단이, 상기 로우레벨 전위라인의 전위를 상기 기준전압과 비교하기 위한 비교수단(8)과, 상기 비교수단으로부터의 비교출력에 응답하여 전원선의 전위를 상기 로우레벨 전위의 라인에 공급하여 로우레벨 전위라인을 상기 워드선의 로우레벨 보다 높은 전위로 설정하는 스위칭 수단(Tr3)과를 포함하는 반도체 기억장치.
  6. 제 3 항에 있어서, 상기 전위설정수단이, 전원전위를 로우레벨 전위라인 단속적(intermittently)으로 공급하여 그 라인의 전위를 워드선의 로우레벨 보다 높은 레벨로 설정하는 서스테인 수단(sustain means)(15)을 포함하는 반도체 기억장치.
  7. 제 6 항에 있어서, 상기 서스테인 수단이, 단속적으로 발진하는 발진회로(16)와, 상기 발진회로로부터의 발진출력에 응답하여 상기 전원전압을 로우레벨 전위라인에 공급하는 펌핑회로(pumping circuit)(17)와 를 포함하는 반도체 기억장치.
  8. 제 1 항에 있어서, 상기 전위설정수단이, 상기 로우레벨 전위라인의 전위와 거의 동등한 기준전압을 발생하는 기준전압 발생수단(81)과, 상기 기준전압 발생수단으로부터의 기준전압과 상기 로우레벨 전위라인의 전위를 비교하기 위한 비교수단(8)과, 상기 비교수단으로부터의 비교출력에 응답하여 상기 로우레벨 전위라인의 전위를 상기 워드선의 로우레벨로 방전하기 위한 스위칭수단(Tr3)과를 포함하는 반도체 기억장치.
  9. 제 8 항에 있어서, 상기 스위칭 수단과 상기 로우레벨 전위라인 사이에 접속되어 상기 로우레벨 전위라인의 전위가 상기 워드선의 로우레벨 보다 높은 전위로부터 저하되는 것을 방지하기 위한 레벨저하 방지수단(D1)을 부가적으로 포함하는 반도체 기억장치.
  10. 제 9 항에 있어서, 상기 레벨저하 방지수단이 다이오드(D1)를 포함하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 스위칭 수단과 상기 다이오드 사이의 노드와 상기 워드선의 로우레벨 사이에 접속되어 전위변동을 흡수하는 디커플링 커패시터(C1)를 부가적으로 포함하는 반도체 기억장치.
  12. 제 8 항에 있어서, 많은 전류가 흐르는 기간에 대응 하는 신호에 응답하여 상기 전압비교수단을 불능화하는 전압비교 정지수단(Tr4)과, 많은 전류가 흐르는 기간에 대응하는 상기 신호에 응답하여 상기 로우레벨 전위라인의 전위의 부상을 방지하도록 상기 스위칭 수단을 동작하게 하는 부상방지수단(float preventing means)(Tr5)과를 부가적으로 포함하는 반도체 기억장치.
  13. 제 1 항에 있어서, 상기 센스 증폭기가 로우레벨 전위라인과 접지 사이에 접속되어 그 한계전압 만큼 상기 로우레벨 전위라인의 전위를 높이는 스위칭 소자(Tr7)를 포함하는 반도체 기억장치.
  14. 제13항에 있어서, 상기 스위칭 소자가, 많은 전류가 흐르는 기간에 대응하는 신호에 응답하여 도통되는 소자(Tr7)를 포함하는 반도체 기억장치.
  15. 제14항에 있어서, 상기 스위칭소자가, 그 입력전극이 상기 워드선의 로우레벨 이하의 전위로 하강하는 경우 도통되고, 상기 반도체 기억장치가, 부전위의 전압을 발생하기 위한 부전위 전압 발생수단(9)과, 많은 전류가 흐르는 기간에 대응하는 상기 신호에 응답하여, 상기 기간동안만 상기 부전위 전압 발생수단으로부터 발생된 부전위 전압을 상기 스위칭소자의 입력전극에 인가하여 응답시간을 단축하는 스위칭수단(Tr9,Tr9)을 부가적으로 포함하는 반도체 기억장치.
  16. 제15항에 있어서, 상기 스위칭수단이, 많은 전류가 흐르는 기간에 대응하는 상기 기간의 전반에는 상기 워드선의 로우레벨을 상기 스위칭소자의 입력전극에 공급하고, 후반 기간에는 상기 부전위를 상기 스위칭소자의 입력전극에 공급하는 수단(Tr8,Tr9)을 포함하는 반도체 기억장치.
  17. 제 1 항에 있어서, 상기 워드선을 구동하기 위한 워드선 구동수단(10)과, 상기 워드선 구동수단의 로우레벨 전위라인을 점지 혹은 상기 전위설정수단의 출력으로 스위칭하기 위한 스위칭수단(12)과를 부가적으로 포함하는 반도체 기억장치.
  18. 제17항에 있어서, 상기 스위칭수단이, 상기 워드선이 제 1 논리부터 제 2 논리로 상승하기 전에 상기 라인을 상기 워드선이 로우레벨로부터 상기 전위설정수단이 상기 출력으로 스위칭하기 위한 수단(12)을 포함하는 반도체 기억장치.
  19. 제17항에 있어서, 상기 메모리셀 어레이가 복수의 블록(MC1-MC3)으로 배열되고, 상기 스위칭수단이, 상기 각 블록에서 상기 워드선이 상기 제 1 논리로부터 상기 제 2 논리로 상승하기 전에 상기 라인을 상기 워드선의 로우베렐로부터 상기 전위설정수단의 상기 출력으로 스위칭하기 위한 수단(SW1-SW3)을 포함하는 반도체 기억장치.
  20. 제19항에 있어서, 상기 스위칭수단이, 상기 각 블록에서 선택 워드선이 제 1 논리로부터 제 2 논리로 상승한 후, 비선택 워드선을 상기 전위설정수단의 출력으로부터 상기 워드선의 로우레벨로 스위칭하기 위한 수단(Tr12,Tr13,Tr14)을 포함하는 반도체 기억장치.
  21. 복수의 비트선중의 하나와 복수의 워드선중의 하나에 각각 접속된 메모리셀을 포함하는 메모리셀 어레이(1)와, 상기 메모리셀 어레이로부터 상기 비트선에 독출된 미소전위차를 증폭하기 위한 센스증폭기(2,4)와, 상기 메모리셀 어레이로부터의 데이타 독출과 상기 메모리셀 어레이에의 데이타 기록을 제어하기 위한 제어수단(3)과, 상기 비트선, 상기 메모리셀 및 상기 센스증폭기의 로우레벨 전위라인을 상기 워드선의 로우레벨 보다 높은 전위로 설정하기 위한 전위설정수단(Tr1)과, 상기 전위설정수단에 의하여 상기 워드선의 로우레벨 보더 높게 설정된 상기 전위의 하가에 응답하여 전위가 상승하도록 보상하는 전위상승보상수단(Tr2)과, 상기 전위설정수단에 의하여 상기 워드선의 로우레벨 보다 높게 설정된 상기 전위의 상승에 응답하여 전위를 보상하도록 하강하는 전위하강보상수단(7)과를 포함하는 반도체 기억장치.
  22. 복수의 비트선중의 하나와 복수의 워드선중의 하나에 각각 접속된 메모리셀을 포함하는 메모리셀 어레이(1)와, 상기 메모리셀 어레이로부터 상기 비트선에 독출된 미소전위차를 증폭하기 위한 센스증폭기(2,4)와, 상기 메모리셀 어레이로부터의 데이타 독출과 상기 메모리셀 어레이에의 데이타 기록을 제어하기 위한 제어수단(3)과, 상기 센스증폭기를 구동하기 위한 구동선(SN)과, 상기 센스증폭기가 구동되는 경우, 상기 센스증폭기 구동선의 로우레벨 전위를 상기 워드선의 로우레벨 보다 높은 전위로 설정하기 위한 전위 설정수단(8,19)과를 포함하는 반도체 기억장치.
  23. 제22항에 있어서, 상기 전위설정수단이, 상기 센스증폭기 구동수단을 상기 워드선의 로우레벨보다 높고 상기 비트선의 프리차지 레벨 보다 낮은 전위로 설정하기 위한 수단(8,19)을 포함하는 반도체 기억장치.
  24. 제22항에 있어서 상기 전위설정수단이, 상기 워드선이 선택되지 않는 경우의 레벨 보다 높은 레벨로 상시 센스증폭기 구동선을 설정하기 위한(8,19)을 포함하는 반도체 기억장치.
  25. 제22항에 있어서,상기 전위설정수단이, 상기 워드선의 로우레벨 보다 높은 전위를 발생하기 위한 전위발생수단(19)과, 상기 센스증폭기가 구동될때, 상기 전위발생수단으로부터 발생된 전위를 상기 센스 증폭기 구동선에 공급하기 위한 반도체소자(Tr14)를 포함하는 반도체 기억장치.
  26. 제22항에 있어서, 상기 전위설정수단(Tr16)이, 상기 센스증폭기의 초기구동기간에, 상기 센스증폭기구동선을 상기 워드선의 로우레벨로 강제하는 제 1 전위강제수단(Tr16)과, 상기 센스증폭기의 초기구동기간이 경과한 후, 상기 센스증폭기 구동선을 상기 워드선의 로우레벨 보다 높은 전위로 강제하는 제 2 전위 강제수단(Tr15)을 포함하는 반도체 기억장치.
  27. 제26항에 있어서, 상기 제 2 전위강제수단이, 상기 워드선이 로우레벨 보다 높은 전압을 발생하는 전위발생회로(Tr17)와, 상기 전위발생회로에 의하여 출력된 전압을 상기 센스증폭기 구동선에 공급하기 위한 제 1 반도체소자(Tr15)와를
  28. 제26항에 있어서, 상기 제 2 전위강제수단이, 상기 센스증폭기의 초기구동기간이 경과한 후 도통되는 제 2 반도체소자(Tr15)와, 상기 제 2 반도체소자와 접지 사이에서 다이오드-접속된 트랜지스터 소자(Tr17)와를 포함하는 반도체 기억장치.
  29. 제22항에 있어서, 상기 전위설정수단이, 상기 센스증폭기가 구동되는 경우, 상기 센스증폭기 구동선의 전압을 소정 기준전압과 비교하기 위한 비교수단(20)과, 상기 비교수단으로부터의 비교출력에 응답하여 상기 센스증폭기 구동선의 로우레벨 전위를 상기 워드선의 로우레벨 보다 높은 전위로 방전하기 위한 제 1 반도체 소자 (Tr16)와를 포함하는 반도체 기억장치.
  30. 제29항에 있어서, 상기 센스증폭기가 구동되지 않는 경우 상기 제 1 반도체소자가 비도통상태가 되도록 강제하는 제 2 반도체 소자(Tr26)를 부가적으로 포함하는 반도체 기억장치.
  31. 제29항에 있어서, 상기 센스증폭기 구동선의 레벨을 변환하여 비교입력으로서 상기 비교수단에 제공하는 레벨교환수단(21,Tr27)을 부가적으로 포함하는 반도체 기억장치.
  32. 제29항에 있어서, 상기 비교수단이, 상기 센스증폭기가 구동되지 않는 경우 부전위전압을 상기 제 1 반도체소자에 제공하기 위한 수단(9)을 포함하는 반도체 기억장치.
  33. 제30항에 있어서, 상기 비교수단이 전류비교회로(31)를 포함하는 반도체 기억장치.
  34. 제33항에 있어서, 상기 전류비교회로가, 기준레벨이 히스테리시스(hesteresis) 특성을 가지도록 하는 히스테리시스 제어수단(32)을 포함하는 반도체 기억장치.
  35. 제22항에 있어서, 상기 메모리셀의 데이타 보유시간을 테스트하기 위한 테스트회로(41)와, 상기 메모리셀이 상기 테스트회로에 의하여 테스트되는 경우 상기 센스증폭기 구동선을 상기 워드선의 로우레벨로 강제하는 상기 워드선 로우레벨 강제수단(Tr42)과를 부가적으로 포함하는 반도체 기억장치.
  36. 제22항에 있어서, 상기 메모리셀 어레이가 복수의 블록(501)으로 배치되고, 상기 전위설정수단(19)이 각 블록에 형성되는 반도체 기억장치.
  37. 복수의 비트선중의 하나와 복수의 워드선중의 하나에 각각 접속되는 메모리셀을 포함하는 메모리셀 어레이(1a,1b)와, 상기 메모리셀 어레이로부터 상기 비트선에 독출되는 미소전위차를 증폭하기 위한 센스증폭기(2a)와, 상기 비트선과 상기 센스증폭기 사이에 접속되는 전달게이트(BSA,BSB)와, 상기 센스증폭기가 구동될때, 게이트전위가 상기 워드선의 로우레벨로 설정되도록 상기 전달게이트의 게이트전위를 제어하고, 로우레벨전위가 상기 전달게이트의 한계전압만큼 높게 형성되도록 상기 비트선의 로울레벨전위를 제어하는 제어수단(19,60)과를 포함하는 반도체 기억장치.
  38. 제37항에 있어서, 상기 제어수단이, 상기 센스증폭기가 구동될때, 상기 비트선의 로우레벨전위를 상기 센스증폭기의 로우레벨전위 보다 높은 전위로 스위칭하는 스위칭수단(71)을 포함하는 반도체 기억장치.
  39. 제37항에 있어서, 상기 제어수단이, 상기 센스증폭기가 구동될때, 로우레벨 전위가 상기 센스증폭기의 구동완료전의 상기 비트선의 로우레벨전위 보다 높게 되도록 상기 센스증폭기의 로우레벨전위를 스위칭하는 스위칭수단(71)을 포함하는 반도체 기억장치.
  40. 제37항에 있어서, 상기 센스증폭기를 구동하기 위한 구동선(SN)을 부가적으로 포함하고, 상기 스위칭수단이, 상기 센스증폭기의 구동초기에는 상기 센스증폭기의 구동선을 상기 워드선의 로우레벨에, 초기센스동작 이후에는 상기 구동선을 상기 워드선의 로우레벨 보다 높은 전위에 접속하기 위한 수단(Tr65,Tr66)을 포함하는 반도체 기억장치.
  41. 복수의 비트선중의 하나와 복수의 워드선중의 하나에 각각 접속되는 메모리셀을 포함하는 메모리셀 어레이(1)와, 상기 메모리셀 어레이로부터 상기 비트선에 독출되는 미소전위차를 증폭하기 위한 센스증폭기(2,4)와, 상기 메모리셀 어레이로부터 데이타 독출과 상기 메모리셀 어레이에의 데이타 기록을 제어하기 위한 제어수단(3)과, 상기 비트선, 상기 메모리셀 및 상기 센스증폭기의 로우레벨 전위라인을 상기 워드선의 로우레벨 보다 높은 전위로 설정하고, 하이레벨 전위를 외부에서 주어지는 전원전압 보다 낮은 전위로 설정하기 위한 전위설정수단(82,83,Tr71, Tr72)과를 포함하는 반도체 기억장치.
  42. 제 1 항에 있어서, 상기 전위설정수단이, 상기 로우레벨전위와 상기 하이레벨전위를 각각 임의의 전위로 설정하기 위한 수단(82,Tr71,83,Tr72)을 포함하는 반도체 기억장치.
  43. 제42항에 있어서, 상기 전위설정수단이, 상기 로우레벨전위와 상기 하이레벨전위의 일정전위차를 유지하면서 상기 로우레벨전위와 상기 하이레벨전위를 임의로 설정하기 위한 수단(82,Tr71,83,Tr72)을 포함하는 반도체 기억장치.
  44. 제41항에 있어서, 상기 전위설정수단이, 제 1 기준전위에 기초하여 상기 하이레벨전위를 설정하는 하이레벨전위설정수단(83,Tr72)과, 제 2 기준전위에 기초하여 상기 로우레벨전위를 설정하는 로우레벨전위설정수단(82,Tr71)과를 포함하는 반도체 기억장치.
  45. 제44항에 있어서, 상기 제1 및 상기 제 2 기준전위를 발생하기 위한 기준전위 발생수단(Tr81-Tr85)을 부가적으로 포함하는 반도체 기억장치.
  46. 제45항에 있어서, 상기 기준전위 발생수단(Tr81-Tr85)이, 제1 및 제 2 기준전위간의 전위차를 일정하게 유지하면서 상기 제1 및 제 2 기준전위를 발생하는 수단을 포함하는 반도체 기억장치.
  47. 제41항에 있어서, 상기 전위설정수단(Tr86)이, 소정기간동안 상기 워드선의 로우레벨과 거의 동등한 전위로 상기 로우레벨전위를 스위칭하기 위한 스위칭수단을 포함하는 반도체 기억장치.
  48. 제41항에 있어서, 상기 전위설정수단이, 상기 제 1 기준전위를 임의의 전위로 설정하기 위하여 각각 병렬접속된 복수의 제 1 레지스터(R211-R21n)와, 상기 복수의 제 1 레지스터에 대응하게 직렬로 접속되어, 끊어지는 경우 제 1 레지스터중 대응하는 하나를 무효로하는 복수의 제 1 퓨즈(911-91n)와, 상기 제 2 기준전위를 임의의 전위로 설정하도록 각각 병렬접속된 복수의 제 2 레지스터(R311-R31m)와, 상기 복수의 제 2 레지스터에 대응하게 직렬로 접속되어, 끊어지는 경우 제 2 레지스터중 대응하는 하나를 무효로 하는 복수의 제 2 퓨즈(921-92m)를 포함하는 반도체 기억장치.
  49. 제48항에 있어서, 상기 복수의 제1 및 제 2 퓨즈에 직렬로 접속되어 상기 제1 및 제 2 기준전위를 조정하도록 제1 및 제 2 퓨즈를 도통 또는 비도통되게 하는 복수의 트랜지스터(Tr911-Tr91n, Tr921-Tr92m)을 부가적으로 포함하는 반도체 기억장치.
  50. 외부에서 전원전압이 공급되는 내부회로를 가지는 반도체 기억장치가, 상기 내부회로에 공급되는 하이레벨전위를 상기 외부에서 공급되는 전원전압과는 다른 전위로 설정하고, 상기 내부회로에 공급되는 로우레벨전위를 상기 워드선의 로우레벨과는 다른 전위로 설정하기 위한 전위설정수단(Tr104-Tr108,84-87)과, 상기 전위설정수단에 의하여 설정된 하이레벨전위와 로우레벨전위를 반도체 기억장치가 사용중인가의 여부에 따라 변경하는 수단(Tr101,102,109,110)을 포함하는 반도체 기억장치.
  51. 반도체기판상에 칩이 형성된 반도체 기억장치가, 복수의 비트선중의 하나와 복수의 워드선중의 하나에 각각 접속된 메모리셀을 포함하는 메모리셀 어레이(1)와, 상기 메모리셀 어레이로부터 상기 비트선에 독출된 미소전위차를 증폭하기 위한 센스증폭기(2,4)와, 상기 메모리셀 어레이로부터 데이타 독출과 상기 메모리셀 어레이에의 데이타 기록을 제어하기 위한 제어수단(3)과, 상기 반도체 기판에 부레벨기판전위(negative level substrate potential)을 공급하기 위한 기판전위 발생수단(90)과, 상기 워드선에 공급되는 승압전압을 발생하기위한 승압전압 발생수단 (93)과, 상기 승압전압과 상기 부레벨전위를 칩이 사용중인가 여부에 따라 임의의 전위로 스위칭하기 위한 전위설정수단(88,89,92)과를 포함하는 반도체 기억장치.
  52. 복수의 비트선중의 하나와 복수의 워드선중의 하나에 각각 접속된 복수의 메모리셀을 포함하는 메모리셀 어레이(1)와, 상기 메모리셀 어레이로부터 상기 비트선에 독출과 미소전위차를 증폭하기위한 센스증폭기(2,4)와, 상기 메모리셀 어레이로부터 데이타 독출과 상기 메모리셀 어레이에의 데이타 기록을 제어하기위한 제어수단(3)과, 상기 비트선, 상기 메모리셀 및 상기 센스증폭기의 로우레벨 전위라인을 상기 워드선의 로우레벨 보다 높은 전위로 설정하기위한 전위설정수단(Tr1)과, 상기 전위설정수단에 의하여 설정된 로우레벨전위를 보다 높은 전위로 설정하기위한 전위보상수단(Tr2,Tr121)과를 포함하는 반도체 기억장치.
  53. 반도체기판상에 칩이 형성된 반도체 기억장치가, 복수의 비트선중의 하나와 복수의 워드선중의 하나에 각각 접속된 메모리셀을 포함하는 메모리셀 어레이(1)와 상기 메모리셀 어레이로부터 상기 비트선에 독출된 미소전위차를 증폭하기 위한 센스증폭기(2,4)와, 상기 메모리셀 어레이로부터의 데이타 독출과 상기 메모리셀 어레이에의 데이타 기록을 제어하기위한 제어수단(3)과, 싱기 비트선, 상기 메모리셀 및 상기 센스 증폭기의 로우레벨 전위라인을 상기 워드선의 로우레벨 보다 높은 전위로 설정하기 위한 전위설정수단(Tr1)과, 상기 메모리셀의 데이타 보유시간이 테스트되는 경우, 상기 비트선, 상기 메모리셀 및 상기 증폭기의 로우레벨 전위라인을 상기 워드선의 로우레벨로 강제하는 상기 워드선의 로우레벨 강제수단(Tr127)과를 포함하는 반도체 기억장치.
  54. 제53항에 있어서, 상기 워드선을 구동하기 위한 워드선 구동수단(10)과, 상기 메모리셀의 데이타 보유시간이 테스트되는 경우, 상기 워드선의 로우레벨 전위라인을 접지측으로부터 상기 전위설정수단의 출력으로 스위칭하는 스위칭수단(132)을 부가적으로 포함하는 반도체 기억장치.
  55. 반도체기판상에 칩이 형성된 반도체 기억장치가, 복수의 비트선중의 하나와 복수의 워드선중의 하나에 각각 접속된 복수의 메모리셀을 포함하는 메모리셀 어레이(150)와 상기 워드선을 구동하기 위한 워드선 구동수단(10)과, 상기 메모리셀 어레이로부터 상기 비트선에 독출된 미소전위차를 증폭하기 위한 센스증폭기(144)와, 상기 메모리셀 어레이로부터 데이타 독출과 상기 메모리셀 어레이에의 데이타 기록을 제어하기 위한 제어수단(3)과, 상기 메모리셀의 데이타 보유시간이 테스트되는 경우, 상기 워드선 구동수단의 로우레벨 전위라인을 상기 워드선의 로우레벨 보다 높은 전위로 설정하기위한 전위설정수단(132)과를 포함하는 반도체 기억장치.
  56. 제55항에 있어서, 상기 반도체기판에 부레벨 기판전위를 발생하기 위한 기판전위 발생수단(152)과, 상기 메모리셀의 데이타 보유시간이 테스트되는 경우, 부레벨 기판전위 보다 높은 상기 반도체기판의 기판전위를 설정하기 위한 기판전위 설정수단(132)을 부가적으로 포함하는 반도체 기억장치.
  57. 반도체기판상에 칩이 형성된 반도체 기억장치가, 복수의 비트선중의 하나와 복수의 워드선중의 하나에 각각 접속된 메모리셀을 포함하는 메모리셀 어레이(150)와, 상기 메모리셀 어레이로부터 비트선에 독출되는 미소전위차를 증폭하기 위한 센스증폭기(144)와, 상기 메모리셀 어레이로부터 데이타 독출과 상기 메모리셀 어레이에의 데이타 기록을 제어하기 위한 제어수단(10)과, 상기 반도체기판에 부레벨 기판전위를 공급하기위한 기판전위 발생수단(152)과, 상기 메모리셀의 데이타 보유시간이 테스트되는 경우, 상기 부레벨 기판전위 보다 높은 상기 반도체기판의 기판전위를 설정하기위한 기판전위 설정수단(132)를 포함하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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