JP3727191B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明が属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を有する半導体記憶装置に関し、特に、メモリセルアレイ、ビット線及びセンスアンプに印加される低レベル電位をメモリの内部動作に応じて切り替える半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭをメモリセルとする半導体装置は、高集積化と動作速度の向上とを目的とするトランジスタの微細化及び動作電源電圧の低電圧下が進められている。一般に、ＤＲＡＭは、その動作電源電圧を下げると、メモリセルキャパシタに蓄積される蓄積電荷量が減少するため、これによる電荷保持特性の劣化が問題となる。また、トランジスタの微細化に伴ってゲート酸化膜の耐圧が低下するため、ワード線を昇圧することによってメモリセルの読み出し電位を確保するという従来の方式ではメモリセルトランジスタの信頼性を確保することが困難となってきている。さらに、近年、ＤＲＡＭ等の大容量のメモリとＣＰＵ又はＡＳＩＣ等のカスタムロジックをワンチップに集積した半導体装置、いわゆるカスタムＬＳＩが実用化されつつあり、内部昇圧電位を用いない設計及びそれに伴うプロセスの簡素化の要望が高まっている。
【０００３】
しかしながら、ワード線の昇圧を行なわない場合には、メモリセルの読み出し電荷量をワード線の昇圧を行なう場合と同等に保つにはメモリセルトランジスタの閾値電位を低く設定する必要があり、一方、閾値電位を低くすると、メモリセルトランジスタのサブスレショルドリーク電流が増加するため、やはり電荷保持特性の劣化が問題となる。この問題を解決する従来の方法として、特開平７−２４００９３号公報に開示された、いわゆる昇圧センスグランド（ｂｏｏｓｔｅｄ
ｓｅｎｓｅ ｇｒｏｕｎｄ：ＢＳＧ）方式が知られている。
【０００４】
以下、従来の昇圧センスグランド方式の回路構成及び動作について図面を参照しながら説明する。
【０００５】
図１６はＤＲＡＭの非選択状態のメモリセルと活性化されたセンスアンプとの接続関係を示す部分的な回路構成を表わしている。図１６に示すように、メモリセル５００は、ゲートがワード線ＷＬと接続され、ドレインがビット相補線／ＢＬと接続され、ソースがメモリセルキャパシタ５０１の一方の電極と接続されたメモリセルトランジスタ５０２とを有している。メモリセルキャパシタ５０１の他方の電極には、内部で生成されるセルプレート電位ＶＣＰが印加され、メモリセルトランジスタ５０２には内部で生成される基板電位ＶＢＢが印加されている。
【０００６】
センスアンプ回路５１０は、第１のｎ型トランジスタ５１１ｎ及び第１のｐ型トランジスタ５１１ｐからなる第１のインバータ５１１と第２のｎ型トランジスタ５１２ｎ及び第２のｐ型トランジスタ５１２ｐからなる第２のインバータ５１２とがクロスカップルされて構成されている。第１のｎ型トランジスタ５１１ｎ及び第１のｐ型トランジスタ５１１ｐの共通のドレインである出力部は、ビット相補線／ＢＬと接続され、第２のｎ型トランジスタ５１２ｎ及び第２のｐ型トランジスタ５１２ｐの共通のドレインである出力部はビット線ＢＬと接続されている。また、第１のｎ型トランジスタ５１１ｎ及び第２のｎ型トランジスタ５１２ｎの各ソースはセンスアンプ用グランド電源線ＳＡＮと接続され、第１のｐ型トランジスタ５１１ｐ及び第２のｐ型トランジスタ５１２ｐの各ソースはセンスアンプ用電源線ＳＡＰと接続されている。
【０００７】
図１７は昇圧センスグランド方式の回路構成を示し、センスアンプ及びメモリセルを含むＤＲＡＭの内部回路５５０のグランド電位はＢＳＧ電位配線５６０と接続されている。ＢＳＧ電位配線５６０はＢＳＧドライバ回路５７０と接続され、ＢＳＧドライバ回路５７０は、互いのドレインを共有し、ゲートがダイオード接続され、ソースが接地された第１のｎＭＯＳトランジスタ５７１及びゲートが制御信号φを受け、ソースが接地された第２のｎＭＯＳトランジスタ５７２を有している。ＢＳＧ電位配線５６０には、ＢＳＧ電位補償回路５８０が接続されており、ＢＳＧ電位補償回路５８０は、ＢＳＧ電位が所定値よりも低下した場合にＢＳＧ電位配線５６０に対して電流を供給する。
【０００８】
以下、前記のように構成されたＤＲＡＭにおける昇圧センスグランド方式の動作を説明する
図１８（ａ）及び（ｂ）はセンスアンプによる読み出し動作時におけるビット線対、センスアンプ用グランド電位ＳＡＮ及びセンスアンプ用電源電位ＳＡＰの電位波形であって、図１８（ａ）は昇圧センスグランド方式を用いない場合の各電位波形を表わし、図１８（ｂ）は昇圧センスグランド方式を用いた場合の各電位波形を表わしている。図１８（ａ）及び（ｂ）において、時刻ｔｃはワード線ＷＬの駆動タイミングを表わし、時刻ｔｄはセンスアンプの駆動タイミングを表わしている。
【０００９】
図１８（ｂ）に示すように、昇圧センスグランド方式を用いた場合には、センスアンプ用のグランド電位ＢＳＧは、センスアンプが活性化される時刻ｔｄまでは、図１７に示すＢＳＧドライバ回路５７０における第１のｎＭＯＳトランジスタ５７１のクランプ作用により、その閾値電圧以上に保たれている。
【００１０】
時刻ｔｄにおいて、図１７に示す第２のｎＭＯＳトランジスタ５７２は制御信号φを受けて時刻ｔｄから時刻ｔｎまでの期間で導通状態となることにより、センスアンプから流入する電流によるＢＳＧ電位の上昇を抑制する。
【００１１】
このように、昇圧センスグランド方式によると、低電位側のビット相補線／ＢＬの電位が接地電位ＶＳＳよりも高くなるため、図１６に示すメモリセルトランジスタ５０２のゲートドレイン間電圧である第１のバイアス電圧値ＶＧＳ１が図１８（ａ）に示す昇圧センスグランド方式を用いない方式と比べて大きくなる。これにより、非選択状態にあるメモリセルトランジスタ５０２のチャネル方向に流れるサブスレショルドリーク電流は、第１のバイアス電圧値ＶＧＳ１が大きくなるにつれて指数関数的に小さくなる。このサブスレショルドリーク電流は、図１６に示すメモリセルキャパシタ５０１の保持データを破壊する方向に流れるが、ＢＳＧ電位を接地電位ＶＳＳよりも高くすることにより、第１のバイアス電圧値ＶＧＳ１を大きく確保できるようになる。その結果、サブスレショルドリーク電流が低減するので、ＤＲＡＭの電荷保持特性の向上を図ることができる。
【００１２】
【発明が解決しようとする課題】
前記従来の昇圧センスグランド方式を用いた半導体記憶装置は、図１６に示すセンスアンプ回路５１０のセンスアンプ用グランド電位ＳＡＮを接地電位ＶＳＳに対して図１７に示す第１のｎＭＯＳトランジスタ５７１の閾値電位分だけ高くなるように保持するため、図１６に示す、第１のｎ型トランジスタ５１１ｎのソースゲート間電圧である第２のバイアス電圧値ＶＧＳ２が、図１８（ａ）に示すセンスアンプ用グランド電位ＳＡＮを昇圧しない方式と比べて小さくなる。
【００１３】
この第２のバイアス電圧値ＶＧＳ２は、センスアンプ回路５１０の第１のｎ型トランジスタ５１１ｎのソースからゲート方向のゲートソース間バイアス電圧値を示しており、この値が小さい場合には、第１のｎ型トランジスタ５１１ｎの電流駆動能力が小さくなるため、ビット相補線／ＢＬをセンスアンプ用グランド電位ＳＡＮに近づける能力が低下するので、ビット線対ＢＬ，／ＢＬの間に十分な電位差が生ずるまでのスピード、いわゆるセンススピードが低下するという問題がある。
【００１４】
低電圧化を図るために電源電圧を低くすると、第２のバイアス電圧値ＶＧＳ２も小さくなるため、このセンススピードが劣化するという問題は、特にＤＲＡＭにおいて顕著となる。電源電圧値が極端に低い場合には、センスアンプ活性タイミングであっても第２のバイアス電圧値ＶＧＳ２がセンスアンプ回路５１０の第１のｎ型トランジスタ５１１ｎの閾値を超えなくなるので、センスアンプ回路５１０が所望の動作を行なえなくなる。
【００１５】
換言すれば、ビット線対ＢＬ，／ＢＬのプリチャージ電位ＶＢＰが、ＢＳＧ電位と第１のｎ型トランジスタ５１１ｎの閾値電位ＶＴＮの合計値以上であることがセンスアンプ回路５１０の動作条件となる。例えば、図１８（ｂ）において、ＢＳＧ電位が０．５Ｖで、閾値電位ＶＴＮが０．６Ｖである場合には、プリチャージ電位ＶＢＰの下限電圧は１．１Ｖとなり、該プリチャージ電位ＶＢＰが電源電位ＶＤＤの半分の電位とするなら、ＤＲＡＭとしての動作下限電圧は２．２Ｖ以上となる。
【００１６】
一方、図１８（ａ）の場合は、センスアンプ用の低電位ＳＧが接地電位ＶＳＳと短絡されていているため、プリチャージ電位ＶＢＰの下限電圧は０．６Ｖとなり、ＤＲＡＭとしての動作下限電圧は１．２Ｖ以上となる。従って、図１８（ｂ）に示す昇圧センスグランド方式を用いた場合のＤＲＡＭの動作下限電圧は、図１８（ａ）に示す昇圧センスグランド方式を用いない場合のＤＲＡＭの動作下限電圧よりも高くなるため、低電源電圧化を実質的に行なえないという問題がある。
【００１７】
また、図１７に示すように、ＢＳＧ電位は、ＢＳＧドライバ回路５７０における第１のｎＭＯＳトランジスタ５７１及び第２のｎＭＯＳトランジスタ５７２を介したリーク電流等の影響から、定常的にその電位が低下する傾向にあり、ＢＳＧ電位を接地電位ＶＳＳよりも常に高い電位に保つには、ＢＳＧ電位補償回路５８０により絶えず電流を供給しなければならず、このためＤＲＡＭの消費電力が増大するという問題がある。
【００１８】
本発明は、かかる問題に鑑みてなされたものであり、動作下限電圧を低減しながらも、センススピードが低下せず且つメモリセルの電荷保持特性を高度に維持できるようにすることを目的とする。
【００１９】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、ＤＲＡＭ型の半導体記憶装置におけるセンスアンプ用グランド電位をセンスアンプの駆動タイミングに応じて切り替える構成とする。
【００２０】
具体的に、本発明に係る半導体記憶装置は、半導体基板上に形成されており、複数のワード線と複数のビット線対との各交差部に設けられた複数のメモリセルを有するメモリセルアレイと、複数のビット線対ごとに設けられ、各ビット線対に読み出された電位差を増幅して出力する複数のセンスアンプ回路と、メモリセル、ビット線対及びセンスアンプ回路に印加される高レベル電位及び低レベル電位のうちの低レベル電位を生成して出力する低レベル電位生成手段とを備え、低レベル電位生成手段は、低レベル電位として接地電位とほぼ等しい第１の電位を生成する接地電位生成用半導体素子を有する接地電位生成部と、閾値電位を超える電位が印加されたときに動作し、低レベル電位として閾値電位とほぼ等しい第２の電位を生成する閾値電位生成用半導体素子を有する閾値電位生成部と、接地電位生成用半導体素子の動作を制御する接地電位制御部とを有している。
【００２１】
本発明の半導体記憶装置によると、低レベル電位生成手段が、メモリセル、ビット線対及びセンスアンプ回路に印加される高レベル電位及び低レベル電位のうち、低レベル電位として接地電位とほぼ等しい第１の電位を生成する接地電位生成用半導体素子を有する接地電位生成部と、低レベル電位として閾値電位とほぼ等しい第２の電位を生成する閾値電位生成用半導体素子を有する閾値電位生成部と、接地電位生成用半導体素子の動作を制御する接地電位制御部とを有している。このため、メモリセルがデータ保持用のキャパシタ及び該キャパシタとビット線とのアクセスがワード線により制御されるスイッチトランジスタを有する場合には、非選択のワード線と接続されるメモリセルにおいて、低レベル電位が接地電位よりも高い第２の電位である閾値電位生成用半導体素子の閾値電位とほぼ等しくなるので、スイッチトランジスタのオフ時のゲートドレイン間電圧値が大きくなる。また、センスアンプ回路がトランジスタを含む場合には、センスアンプの低レベル電位が第１の電位である接地電位とほぼ等しくなるので、該トランジスタのオン時のゲートソース間電圧値が大きくなる。
【００２２】
本発明の半導体記憶装置において、接地電位生成用半導体素子が、接地電位制御部からの制御信号を受け、複数のセンスアンプ回路のうちの一部のセンスアンプ回路が活性化された時点から所定期間にわたって活性化されることにより第１の電位を生成し、閾値電位生成用半導体素子が、接地電位生成用半導体素子が活性化されていない期間に第２の電位を生成することが好ましい。このようにすると、外部から選択されたセンスアンプの動作の立ち上がり時に低レベル電位が第１の電位である接地電位とほぼ等しくなるため、センスアンプにおけるトランジスタのオン時のゲートソース間電圧値が大きくなる。
【００２３】
本発明の半導体記憶装置において、接地電位生成用半導体素子が、接地電位制御部からの制御信号を受け、複数のセンスアンプ回路が非活性状態である期間中及び複数のセンスアンプ回路のうちの一部のセンスアンプ回路が活性化された時点から所定の期間中に活性化されていることにより第１の電位を生成し、閾値電位生成用半導体素子が、接地電位生成用半導体素子が活性化されていない期間に第２の電位を生成することが好ましい。このようにすると、センスアンプが非活性状態のときにも低レベル電位がほぼ第１の電位である接地電位となるため、メモリのスタンバイ期間に接地電位を発生させて該接地電位を保持する手段が必要でなくなる。
【００２４】
本発明の半導体記憶装置において、低レベル電位生成手段が、閾値電位とほぼ同電位である基準電位を生成する基準電位生成部と、低レベル電位が基準電位よりも高い電位となるように電流を供給することにより低レベル電位を補償する電位補償部とをさらに有し、基準電位生成部及び電位補償部が、接地電位生成部が活性化されていない期間に動作することが好ましい。このようにすると、低レベル電位が接地電位とされている期間は、基準電位生成部及び電位補償部を非活性状態とすることができる。
【００２５】
この場合に、複数のセンスアンプ回路のうちの活性状態のセンスアンプ回路に接続されているビット線対のうちのより低電位のビット線の電位が低レベル電位よりも高い状態にあるときに接地電位生成部が活性状態から非活性状態に遷移することが好ましい。このようにすると、通常、センスアンプが非活性状態であるときには、該センスアンプに接続されているビット線対は電源電位の２分の１程度にプリチャージされており、活性状態のセンスアンプ回路に接続されているビット線対のうちのより低電位のビット線の電位が低レベル電位よりも高い時点で接地電位生成部が活性状態から非活性状態に遷移するため、低レベル電位の配線には、活性化された低電位側のビット線から電流が流入するので、低レベル電位を閾値電位にまで昇圧するための電位補償部からの電流量を減らすことができる。
【００２６】
この場合に、電位補償部がメモリセルアレイのメモリ容量に応じて電位補償部の電流供給能力を切り替える電流供給能力切替手段を有していることが好ましい。
【００２７】
この場合に、電位補償部が複数のセンスアンプ回路のうち、一の動作タイミングで活性化されるセンスアンプ回路の個数に応じて電位補償部の電流供給能力を切り替える電流供給能力切替手段を有していることが好ましい。
【００２８】
本発明の半導体記憶装置において、低レベル電位生成手段が、閾値電位のほぼ２倍の電位の基準電位を生成する基準電位生成部と、低レベル電位が閾値電位とほぼ等しくなるように電流を供給することにより低レベル電位を補償する電位補償部とをさらに有し、電位補償部が、ゲートが基準電位を受け、ドレインが電位補償部からの電流を受け、ソースが低レベル電位を出力する電界効果トランジスタを含むことが好ましい。このようにすると、低レベル電位を補償する電位補償部が、基準電位をゲートに受け、電位補償部からの電流をドレインに受け、低レベル電位をソースに出力する電界効果トランジスタを含むため、低レベル電位の検値動作と低レベル電位を昇圧する電流の電流供給量の調整動作とが一のトランジスタによって行なわれる。その結果、検値動作から電流供給動作までの伝達遅延が発生しない。
【００２９】
この場合に、複数のセンスアンプ回路のうちの活性状態のセンスアンプ回路に接続されているビット線対のうちのより低電位のビット線の電位が低レベル電位よりも高い状態にあるときに接地電位生成部が活性状態から非活性状態に遷移することが好ましい。
【００３０】
この場合に、電位補償部がメモリセルアレイのメモリ容量に応じて電位補償部の電流供給能力を切り替える電流供給能力切替手段を有していることが好ましい。
【００３１】
この場合に、電位補償部が、複数のセンスアンプ回路のうち、一の動作タイミングで活性化されるセンスアンプ回路の個数に応じて電位補償部の電流供給能力を切り替える電流供給能力切替手段を有していることが好ましい。
【００３２】
本発明の半導体記憶装置において、閾値電位生成用半導体素子が第１の半導体素子と第２の半導体素子とからなり、低レベル電位生成手段が、低レベル電位が接地電位よりも高い電位となるように電流を供給することにより低レベル電位を補償する電位補償部と、接地電位制御部からの制御信号を受け、第１の半導体素子又は第２の半導体素子を選択する閾値電位生成用半導体素子選択手段とをさらに有していることが好ましい。このようにすると、閾値電位生成用半導体素子が、第１の半導体素子と第２の半導体素子とを含むため、センスアンプに大電流が流れる期間と大電流が流れない期間とによって接地電位よりも高い低レベル電位を第１の半導体素子又は第２の半導体素子のいずれかを選択できる。
【００３３】
この場合に、第２の半導体素子のサイズが、第１の半導体素子のサイズよりも小さく、閾値電位生成用半導体素子選択手段が、複数のセンスアンプ回路のうちの一部のセンスアンプ回路が活性化された時点から所定期間の間は第１の半導体素子からの出力を選択し、所定期間が経過した後に第２の半導体素子からの出力を選択することが好ましい。このようにすると、低レベル電位が、センスアンプに大電流が流れる期間及び接地電位とされる期間に、サイズが大きい第１の半導体素子によって生成されるため、低レベル電位の過剰な増加が抑えられる。また、複数のセンスアンプ回路の一部が活性状態であって且つ大電流を流さない期間には、サイズが小さい第２の半導体素子を用いるため、リーク電流による低レベル電位が減少しにくくなる。
【００３４】
本発明の半導体記憶装置において、メモリセルアレイを複数備え、複数のメモリセルアレイごとにおけるワード線が延びる方向に対して平行な側部に複数のセンスアンプ回路がそれぞれ隣接するように設けられてなる複数のセンスアンプ列と、複数のメモリセルアレイと複数のセンスアンプ列とからなるメモリコアブロックとを有し、低レベル電位生成手段は、メモリコアブロックにおける複数のセンスアンプ列が延びる方向に対して平行な両側部と隣接するように設けられていることが好ましい。このようにすると、低レベル電位生成手段が、いずれか一方にのみ設けられる場合と比較して、センスアンプ列までの平均距離がほぼ半分となると共に、センスアンプ回路から流れ出す電流が両方の低レベル電位生成手段に分散して流れるため、低レベル電位生成手段と各センスアンプ回路との実効的な抵抗値を下げることができる。これにより、配線抵抗の電圧降下に起因するセンススピードの劣化が緩和されると共に、同時に活性化されるセンスアンプ回路ごとの動作特性にばらつきが生じにくくなる。
【００３５】
この場合に、低レベル電位生成手段の接地電位生成用半導体素子、閾値電位生成用半導体素子及びセンスアンプ列が有する半導体素子が、それぞれ半導体基板に連続して設けられた共有ウェルに形成されていることが好ましい。
【００３６】
【発明の実施の形態】
まず、本発明に係る半導体記憶装置の概要を図面に基づいて説明する。
【００３７】
図１は本発明に係る半導体記憶装置であるＤＲＡＭにおける動的センスグランド（ｄｙｎａｍｉｃ ｓｅｎｓｅ ｇｒｏｕｎｄ：ＤＳＧ）方式を実現する機能構成を表わしている。図１に示すように、本発明に係るＤＲＡＭは、センスアンプ回路及びメモリセル等を含むＤＲＡＭの内部回路１と低レベル電位生成手段２とを有している。低レベル電位生成手段２は、接地電位生成部及び閾値電位生成部としてのＤＳＧドライバ回路３と、接地電位制御部としての制御信号発生回路４と、電位補償部としてのＤＳＧ電位補償回路５とから構成されている。
【００３８】
内部回路１のグランド電位配線はＤＳＧ電位配線６と接続され、ＤＳＧ電位配線６は、ＤＳＧドライバ回路３及びＤＳＧ電位補償回路５と接続されている。
【００３９】
ＤＳＧドライバ回路３は、互いのドレインを共有し、ゲートがダイオード接続され、ソースが接地された第１のｎＭＯＳトランジスタ３１及びゲートが接地電位制御部としての制御信号発生回路４からの内部制御信号ＮＳＧを受け、ソースが接地された第２のｎＭＯＳトランジスタ３２を有している。
【００４０】
制御信号発生回路４は、センスアンプ駆動信号ＳＥを受け、該センスアンプ駆動信号ＳＥに所定の遅延を付与した内部制御信号ＮＳＧを出力する。
【００４１】
本発明に係るＤＳＧドライバ回路３は、ＤＲＡＭにおけるプリチャージ動作の間、及びセンスアンプ駆動信号ＳＥが活性化された直後からの所定期間中にＤＳＧ電位を接地電位とし、その後に、ＤＳＧ電位補償回路５から供給される電流及びセンスアンプ回路から放出される電流によってＤＳＧ電位を上昇させることにより、センスアンプの活性期間中のＤＳＧ電位を第１のｎＭＯＳトランジスタ３１の閾値電位ＶＴＮの近傍にクランプする。
【００４２】
このように、本発明に係るＤＳＧ方式によると、センスアンプ回路が動作を開始した時点から所定期間の間の低レベル電位を接地電位としているため、図１６に示したセンスアンプ回路５１０のオン時の第２のバイアス電圧値ＶＧＳ２が十分に確保されるので、センススピードを向上できる。
【００４３】
また、センスアンプ駆動信号ＳＥが活性化されてからの所定期間経過後に、ＤＳＧ電位補償回路５から供給される電流及びセンスアンプ回路から放出される電流によってＤＳＧ電位を上昇させるため、図１６に示したメモリセル５００のオフ時の第１のバイアス電圧値ＶＧＳ１が大きくなるので、電荷保持特性の向上が図れる。さらに、この所定期間を短く、すなわち、センスアンプ駆動信号ＳＥと内部制御信号ＮＳＧとのタイミング差を小さくしているため、センスアンプ回路の活性期間中にビット線の低レベル電位が閾値電位ＶＴＮの近傍を大きく下回らないので、従来の昇圧センスグランド方式と同様に電荷保持特性が向上する。
【００４４】
また、ＤＳＧ電位補償回路５は、センスアンプ回路が活性期間中の場合にはＤＳＧ電位を所定電位となるように随時電流を供給する一方、センスアンプ回路が非活性期間中の場合にはＤＳＧ電位を接地電位として動作を停止することにより電流供給動作を行なわない。これにより、ＤＳＧ電位の駆動に伴う消費電力は、従来の昇圧センスグランド方式の場合と比べて大幅に削減できる。
【００４５】
以下、本発明に係るＤＳＧ方式を用いたＤＲＡＭ型半導体記憶装置を具体的に説明する。
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４６】
図２は本発明の第１の実施形態に係る半導体記憶装置であって、ＤＲＡＭチップのブロック構成を示している。図２に示すように、本実施形態に係るＤＲＡＭチップには、それぞれがデータとなる電荷を保持する複数のメモリセルを有する複数のメモリセルアレイブロック１０と、該複数のメモリセルアレイブロック１０同士におけるワード線ＷＬが延びる方向に対して平行な側部の間に設けられた複数のセンスアンプブロック２０及び該センスアンプブロック２０に含まれるセンスアンプ回路を駆動する複数のセンスアンプドライバ回路２１が設けられている。
【００４７】
センスアンプブロック２０及びセンスアンプドライバ回路２１に対するメモリセルアレイブロック１０と反対側の領域には、これらに隣接してカラムデコーダ等からなるカラム系の制御回路ブロック２２及び低レベル電位生成手段としてのセンスアンプグランド回路２３が選択的に設けられている。
【００４８】
センスアンプグランド回路２３は、各センスアンプドライバ回路２１に対してダイナミックセンスアンプグランド電位ＤＳＧを供給し、センスアンプドライバ回路２１は隣接するセンスアンプブロック２０に対して、センスアンプ用電源電位ＳＡＰ及びセンスアンプ用グランド電位ＳＡＮを供給する。
【００４９】
メモリセルアレイブロック１０におけるワード線ＷＬが延びる方向の一方の周辺部には、外部からのロウアドレスをデコードするロウデコーダ４０が設けられている。メモリセルアレイ１０とロウデコーダ４０との間には、それぞれが、ロウデコーダ４０からのデコード信号を受け、受けたデコード信号をワード線ＷＬｎ（ｎ＝１，２，３，…）に出力する複数のワード線ドライバ４１と、ロウデコーダ４０からのデコード信号を受け、センスアンプブロック２０及びセンスアンプドライバ回路２１とを制御する複数のセンスアンプ制御ブロック４２とが設けられている。
【００５０】
メモリセルアレイブロック１０には、マトリクス状の複数のメモリセルが設けられ、例えば、そのうちのメモリセル５１は、ワード線ドライバ４１により駆動されるワード線ＷＬ１と、センスアンプブロック２０と接続されるビット相補線／ＢＬとが交差する交差部に設けられている。
【００５１】
図３は図２に示す領域１００におけるメモリセルアレイブロック１０、センスアンプブロック２０及びセンスアンプドライバ回路２１の具体的な回路構成を示している。図３に示すように、メモリセルアレイブロック１０を構成するメモリセルアレイ１０１は、メモリセル５１とビット線対ＢＬ，／ＢＬとワード線ＷＬｎ、ＷＬｎ＋１とからなる。
【００５２】
メモリセル５１は、ドレインがビット線ＢＬ又はビット相補線／ＢＬと接続され、ゲートがワード線ＷＬｎと接続されたｎＭＯＳトランジスタからなるメモリセルトランジスタ５１ａと、一方の電極がセルプレート電源ＶＣＰと接続され、他方の電極がメモリセルトランジスタ５１ａのソースと接続されたメモリセルキャパシタ５１ｂとからなる。
【００５３】
センスアンプブロック２０を構成するセンスアンプ回路２０１は、２組のｎＭＯＳトランジスタ２０２ｎ及びｐＭＯＳトランジスタ２０２ｐからなるクロスカップル型のセンスアンプであって、各ｎＭＯＳトランジスタ２０２ｎのソースからセンスアンプ用グランド電位ＳＡＮが供給され、各ｐＭＯＳトランジスタ２０２ｐのソースからセンスアンプ用電源電位ＳＡＰが供給される。
【００５４】
さらに、センスアンプ回路２０１は、互いに共有するドレインがプリチャージ電源ＶＢＰと接続され、ソースがそれぞれ第１の内部配線２０５及び第２の内部配線２０６と接続された２つのプリチャージ用ｎＭＯＳトランジスタ２０３と、ゲートがイコライズ信号ＥＱを受け、ビット線対ＢＬ，／ＢＬの電位を互いに等電位（イコライズ）とするイコライズ用ｎＭＯＳトランジスタ２０４とを含む。センスアンプ回路２０１において、ビット線ＢＬと接続される第１の内部配線２０５及びビット相補線／ＢＬと接続される第２の内部配線２０６は、それぞれ、トランスファーゲートをなす第１のトランスファートランジスタ２０７及び第２のトランスファートランジスタ２０８を介して接続されている。第１のトランスファートランジスタ２０７はそのゲートに第１のシェアードゲート信号ＳＳ１を受け、第２のトランスファートランジスタ２０８はそのゲートに第２のシェアードゲート信号ＳＳ２を受け、第１のシェアードゲート信号ＳＳ１又は第２のシェアードゲート信号ＳＳ２を選択的に活性化することにより、メモリセルアレイ１０１におけるワード線ＷＬ１側のビット線対ＢＬ，／ＢＬ又はＷＬ３側のビット線対ＢＬ，／ＢＬのいずれかを選択する。
【００５５】
第１の内部配線２０５は、ゲートがＹＧＴ信号を受ける第３のトランスファートランジスタ２０９を介して第１のデータ線６０と接続され、第２の内部配線２０６は、ゲートがＹＧＴ信号を受ける第３のトランスファートランジスタ２０９を介して第２のデータ線６１と接続されている。ここで、第１のデータ線６０及び第２のデータ線６１は図示されない読み出し又は書き込み回路に接続されている。
【００５６】
センスアンプドライバ回路２１は、ゲートがセンスアンプ駆動信号ＳＥを受け、センスアンプ用グランド電位ＳＡＮをダイナミックセンスアンプグランド電位ＤＳＧとするｎＭＯＳスイッチトランジスタ２１１と、インバータ回路２１２により反転されたセンスアンプ駆動信号ＳＥを受け、センスアンプ用電源電位ＳＡＰを装置の電源電位ＶＤＤとするｐＭＯＳスイッチトランジスタ２１３と、互いに共有するドレインがプリチャージ電源ＶＢＰと接続され、ソースがＳＡＰ用配線及びＳＡＮ用配線とそれぞれ接続された２つのプリチャージ用ｎＭＯＳトランジスタ２１４と、ゲートがイコライズ信号ＥＱを受け、ＳＡＰ用配線及びＳＡＮ用配線との互いの電位をイコライズするイコライズ用ｎＭＯＳトランジスタ２１５とから構成されている。
【００５７】
ここで、センスアンプ回路２０１及びセンスアンプドライバ回路２１に入力される第１のシェアードゲート信号ＳＳ１、第２のシェアードゲート信号ＳＳ２、イコライズ信号ＥＱ、ＹＧＴ信号及びセンスアンプ駆動信号ＳＥはいずれも、図２に示すセンスアンプ制御ブロック４２から供給される。また、図３に示す各ｎＭＯＳトランジスタの基板には、サブスレショルドリーク電流の低減を図るための、電位が約−１．０Ｖであるバックゲート電位ＶＢＢが印加されている。
【００５８】
図４は図２示すセンスアンプグランド回路２３の具体的な回路構成を示している。図４に示すセンスアンプグランド回路２３は、ダイナミックセンスアンプグランド電位ＤＳＧを駆動し、接地電位生成部及び閾値電位生成部としてのＤＳＧドライバ回路２３１と、接地電位制御部としての制御信号発生回路２３２と、電位補償部としてのＤＳＧ電位補償回路２３３とからなる。
【００５９】
ＤＳＧ電位補償回路２３３は、基準電位ＶＲＥＦを生成する基準電位生成部としてのリファレンス電位生成回路２３４、ＤＳＧ電位と基準電位ＶＲＥＦとの電位差を検出するＤＳＧレベル検出回路２３５、ＤＳＧ電位を昇圧する際の制御信号にヒステリシス特性を持たせるシュミットトリガー回路２３６、及びＤＳＧドライバ回路２３１に昇圧用の電流をその電流供給能力を切替可能に供給する電流供給能力切替手段としてのＤＳＧプリチャージ回路２３７からなる。
【００６０】
ＤＳＧドライバ回路２３１は、ゲート及びドレインがＤＳＧ電位の出力端子（ＤＳＧノード）に共通接続された閾値電位生成用半導体素子としての第１のｎＭＯＳトランジスタ２３１ａと、該第１のｎＭＯＳトランジスタ２３１ａと並列接続され、制御信号発生回路２３２からの接地電位制御信号ＮＳＧを受けてＤＳＧ電位を接地電位とする接地電位生成用半導体素子としての第２のｎＭＯＳトランジスタ２３１ｂとからなる。
【００６１】
制御信号発生回路２３２は、センスアンプ駆動信号ＳＥを受け、該センスアンプ駆動信号ＳＥに対して所定の遅延時間、例えば１ｎｓの遅延時間を持つ遅延信号を出力する遅延回路２３２ａと、該遅延回路２３２ａからの遅延信号及びセンスアンプ駆動信号ＳＥを受け、ＤＳＧレベル検出回路２３５を活性化する検出回路制御信号ＮＡＭＰを出力するＮＡＮＤ回路２３２ｂと、遅延回路２３２ａからの出力信号を受け、受けた信号を反転させてなる接地電位制御信号ＮＳＧを出力するインバータ回路２３２ｃとからなる。
【００６２】
リファレンス電位生成回路２３４は、電流源であって、ゲートが接地され、ソースが電源電位ＶＤＤを受け、ドレインが出力端子となるｐＭＯＳトランジスタ２３４ａと、ゲート及びドレインがｐＭＯＳトランジスタ２３４ａのドレインと共通接続され、基準電位ＶＲＥＦを生成して出力する第１のｎＭＯＳトランジスタ２３４ｂと、ドレインが第１のｎＭＯＳトランジスタ２３４ｂのソースと接続され、ゲートがセンスアンプ駆動信号ＳＥを受け、ソースが接地され、基準電位ＶＲＥＦの生成を制御する第２のｎＭＯＳトランジスタ２３４ｃとからなる。ここで、ｐＭＯＳトランジスタ２３４ａのトランジスタサイズは、第１及び第２のｎＭＯＳトランジスタ２３４ｂ，２３４ｃのトランジスタサイズよりも小さい。
【００６３】
ＤＳＧレベル検出回路２３５は、ゲートが制御信号発生回路２３２からの検出回路制御信号ＮＡＭＰを受け、電流源となる第１のｐＭＯＳトランジスタ２３５ａと、ソースが第１のｐＭＯＳトランジスタ２３５ａのドレインと接続され、ゲートが基準電位ＶＲＥＦを受けるｐＭＯＳトランジスタからなる第１の駆動トランジスタ２３５ｂと、ソースが第１のｐＭＯＳトランジスタ２３５ａのドレインと接続され、ゲートがＤＳＧ電位を受けるｐＭＯＳトランジスタからなる第２の駆動トランジスタ２３５ｃと、ゲート及びドレインが第１の駆動トランジスタのドレインと共通接続され、ソースが接地された第１のｎＭＯＳトランジスタ２３５ｄと、ゲートが第１のｎＭＯＳトランジスタ２３５ｄと共有され、ドレインが第２の駆動トランジスタ２３５ｃのドレインと共通接続され、ソースが接地された第２のｎＭＯＳトランジスタ２３５ｅとからなる差動増幅回路を有している。ここで、第１のｎＭＯＳトランジスタ２３５ｄ及び第２のｎＭＯＳトランジスタ２３５ｅは、いわゆるカレントミラー回路を構成しており、第２の駆動トランジスタ２３５ｃ及び第２のｎＭＯＳトランジスタ２３５ｅの共通ドレインからは出力信号ＡＭＰＯが出力される。さらに、ＤＳＧレベル検出回路２３５は、ゲートが検出回路制御信号ＮＡＭＰを受け、受けた検出回路制御信号ＮＡＭＰがハイレベルのとき、すなわち差動増幅器が非活性状態のときに、出力信号ＡＭＰＯをローレベルに固定する第３のｎＭＯＳトランジスタ２３５ｆを有している。
【００６４】
このように構成された差動増幅器は、ローレベルの検出回路制御信号ＮＡＭＰを受けて活性化されると、基準電位ＶＲＥＦとＤＳＧ電位との電位差を検出する比較回路として機能し、比較した結果である出力電位が出力信号ＡＭＰＯとして出力される。
【００６５】
シュミットトリガー回路２３６は、入力端子がＤＳＧレベル検出回路２３５からの出力信号ＡＭＰＯを受け、該出力信号ＡＭＰＯの極性が反転されてなる検出信号ＤＥＴを出力する第１のｐＭＯＳトランジスタ２３６ａ及び第１のｎＭＯＳトランジスタ２３６ｂからなる第１のインバータ回路と、入力端子が検出信号ＤＥＴを受け、該検出信号ＤＥＴの極性が反転されてなるトリガー出力信号ＰＳＧを出力する第２のｐＭＯＳトランジスタ２３６ｃ及び第２のｎＭＯＳトランジスタ２３６ｄからなる第２のインバータ回路と、ソースが電源電位ＶＤＤと接続され、ドレインが第１のインバータ回路の出力端子及び第２のインバータ回路の入力端子の間に接続され、ゲートが第２のインバータ回路の出力端子に接続された第３のｐＭＯＳトランジスタ２３６ｅとを有している。この第３のｐＭＯＳトランジスタ２３６ｅによる帰還作用により、検出信号ＤＥＴとトリガー出力信号ＰＳＧとの反転動作が遅れるため、トリガー出力信号ＰＳＧにはヒステリシス特性が付与される。
【００６６】
通常の動作時においては、ＤＳＧレベル検出回路２３５からの出力信号ＡＭＰＯのハイレベルの電位が電源電位ＶＤＤにまで達しないため、第１のインバータ回路の貫通電流を低減する必要があるので、第１のｐＭＯＳトランジスタ２３６ａのトランジスタサイズは、第１のｎＭＯＳトランジスタ２３６ｂのトランジスタサイズよりも小さい。
【００６７】
ＤＳＧプリチャージ回路２３７は、それぞれが、一方の入力端子にトリガー出力信号ＰＳＧを受け、他方の入力端子に外部から入力される第１のメモリ容量指定信号ＭＥＭ０、第２のメモリ容量指定信号ＭＥＭ１及び第３のメモリ容量指定信号ＭＥＭ２をこの順に受ける第１のＮＡＮＤ回路２３７ａ、第２のＮＡＮＤ回路２３７ｂ及び第３のＮＡＮＤ回路２３７ｃを有している。さらに、それぞれ、ソースが電源電位ＶＤＤを受け、ドレインがＤＳＧ電位を出力し、ゲートが第１〜第３のＮＡＮＤ回路２３７ａ〜２３７ｃの出力をこの順に対応して受けることにより選択的に活性化される、第１のｐＭＯＳトランジスタ２３７ｄ、第２のｐＭＯＳトランジスタ２３７ｅ及び第３のｐＭＯＳトランジスタ２３７ｆを有している。
【００６８】
本実施形態においては、ＤＳＧドライバ回路２３１における第１のｎＭＯＳトランジスタ２３１ａ及び第２のｎＭＯＳトランジスタ２３１ｂの基板には、サブスレショルドリーク電流の低減を図るため、電位が約−１．０Ｖであるバックゲート電位ＶＢＢが印加されており、これにより、サブスレショルドリーク電流に起因するＤＳＧ電位の低下を抑制している。
【００６９】
また、リファレンス電位生成回路２３４において、基準電位ＶＲＥＦがＤＳＧ電位とほぼ同等の電位となるように、第１のｎＭＯＳトランジスタ２３４ｂの基板にも同等のバックゲート電位ＶＢＢが印加されている。
【００７０】
ここで、ＤＳＧレベル検出回路２３５、シュミットトリガー回路２３６及びＤＳＧプリチャージ回路２３７の各回路の動作について図５に示す特性曲線を参照しながら説明する。
【００７１】
まず、ＤＳＧレベル検出回路２３５は、ＤＳＧ電位と基準電位ＶＲＥＦとの電位差を検出して比較する比較回路であって、ＤＳＧ電位が基準電位ＶＲＥＦと比べて、低いときにはハイレベルの出力信号ＡＭＰＯを出力し、高いときにはローレベルの出力信号ＡＭＰＯを出力する。ＤＳＧ電位が基準電位ＶＲＥＦと近い電位で推移する場合には、出力信号ＡＭＰＯは電源電位ＶＤＤと接地電位ＶＳＳとの中間電位となる。
【００７２】
次に、シュミットトリガー回路２３６は、第３のｐＭＯＳトランジスタ２３６ｅを介した帰還作用によるヒステリシス特性を有し、ＤＳＧレベル検出回路２３５からの出力信号ＡＭＰＯを受け、該出力信号ＡＭＰＯの立ち上がりと立ち下がりとに対してそれぞれ異なる閾値を有するトリガー出力信号ＰＳＧを出力する。
【００７３】
次に、ＤＳＧプリチャージ回路２３７は、トリガー出力信号ＰＳＧを受け、受けたトリガー出力信号ＰＳＧにより複数の電流源となる第１〜第３のｐＭＯＳトランジスタ２３７ｄ〜２３７ｆのうちの少なくとも１つを活性化させてＤＳＧ電位を補償（プリチャージ）する。
【００７４】
図５に示すように、これらの回路により、例えばＤＳＧ電位が接地電位ＶＳＳであった場合に、ＤＳＧレベル検出回路２３５の出力信号ＡＭＰＯとシュミットトリガー回路２３６のトリガー出力信号ＰＳＧとがハイレベルとなるためＤＳＧ電位が上昇する。このＤＳＧ電位がＤＳＧドライバ回路２３１の第１のｎＭＯＳトランジスタ２３１ａの閾値電位とほぼ等しい電位である第１の閾値電位ＶＴＮ１にまで上昇すると、ＤＳＧプリチャージ回路２３７のプリチャージ動作は停止する。
【００７５】
逆に、リーク電流等により、ＤＳＧ電位が第１の閾値電位ＶＴＮ１よりも高い状態から低下する場合には、ＤＳＧ電位が第１の閾値電位ＶＴＮ１よりも低い第２の閾値電位ＶＴＮ２まで下がった時点で、ＤＳＧプリチャージ回路２３７によりプリチャージ動作が開始され、ＤＳＧ電位を第１の閾値電位ＶＴＮ１にまで上昇させる。
【００７６】
以下、前記のように構成された半導体記憶装置の動作について図面を参照しながら説明する。
【００７７】
図６は本実施形態に係る半導体記憶装置であるＤＲＡＭのタイミングチャートを示している。ここでは、図３に示すメモリセル５１のうち、ローレベルが書き込まれたメモリセルＡのデータを読み出す場合のセンスアンプ回路２０１及びセンスアンプグランド回路２３の動作について説明する。本実施形態に係るＤＲＡＭは、外部から入力されるＲＡＳ（ロウアドレスストローブ）信号に同期した内部ストローブ信号／ＲＡＳを図２に示すロウデコーダ４０及びセンスアンプ制御ブロック４２の起動信号として用いる。
【００７８】
まず、図６に示す第１の期間Ｔ１において、内部ストローブ信号／ＲＡＳがハイレベル状態であって、ＤＲＡＭのプリチャージ期間に相当する。このプリチャージ期間中は第１のシェアードゲート信号ＳＳ１及び第２のシェアード信号ＳＳ２が共にハイレベルであるため、図３に示す第１のトランスファートランジスタ２０７及び第２のトランスファートランジスタ２０８が共にオン状態となるので、センスアンプ２０１の両側部から外側に延びるビット線対ＢＬ，／ＢＬ同士が電気的に接続される。
【００７９】
また、イコライズ信号ＥＱもハイレベルであるため、センスアンプ回路２０１のプリチャージ用ｎＭＯＳトランジスタ２０３及びイコライズ用ｎＭＯＳトランジスタ２０４がオン状態となるので、各ビット線対ＢＬ，／ＢＬはプリチャージ電位ＶＢＰにプリチャージされる。同様に、センスアンプドライバ回路２１においても、プリチャージ用ｎＭＯＳトランジスタ２１４及びイコライズ用ｎＭＯＳトランジスタ２１５がオン状態であり、且つ、センスアンプ駆動信号ＳＥがローレベルの非活性状態であるため、ｎＭＯＳスイッチトランジスタ２１１及びｐＭＯＳスイッチトランジスタ２１３は共にオフ状態であり、センスアンプ用電源電位ＳＡＰ及びセンスアンプ用グランド電位ＳＡＮは共にプリチャージ電位ＶＢＰにプリチャージされる。
【００８０】
一方、図４に示すセンスアンプグランド回路２３において、センスアンプ駆動信号ＳＥがローレベル状態であるため、制御信号発生回路２３２からの接地電位制御信号ＮＳＧがハイレベルとなり、ダイナミックセンスアンプグランド電位ＤＳＧは、オン状態にある第２のｎＭＯＳトランジスタ２３１ｂによって第１の電位である接地電位と短絡される。
【００８１】
リファレンス電位生成回路２３４において、第２のｎＭＯＳトランジスタ２３４ｃはセンスアンプ駆動信号ＳＥのローレベルによりオフ状態であるため、基準電位ＶＲＥＦは、ほぼ電源電位ＶＤＤとなる。
【００８２】
また、制御信号発生回路２３２からの検出回路制御信号ＮＡＭＰがハイレベルであるため、ＤＳＧレベル検出回路２３５の差動増幅器は非活性状態となり、さらに、オン状態の第３のｎＭＯＳトランジスタ２３５ｆにより、出力信号ＡＭＰＯがローレベルに固定される。このローレベルの出力信号ＡＭＰＯによりトリガー出力信号ＰＳＧもローレベルとなるので、第１〜第３のｐＭＯＳトランジスタ２３７ｄ〜２３７ｆはすべてオフ状態となる。
【００８３】
このように、第１の期間Ｔ１に示すプリチャージ期間において、センスアンプグランド回路２３は、ダイナミックセンスアンプグランド電位ＤＳＧを接地電位とし、その上、制御信号発生回路２３２、リファレンス電位生成回路２３４、ＤＳＧレベル検出回路２３５、シュミットトリガー回路２３６及びＤＳＧプリチャージ回路２３７のいずれにも定常的な電流が流れないため、電流の消費が行なわれない。
【００８４】
次に、第２の期間Ｔ２の動作について説明する。
【００８５】
図６に示すように、時刻ｔａにおいて内部ストローブ信号／ＲＡＳがハイレベルからローレベルに遷移し、所定時間後の時刻ｔｂにおいて、例えば第２のシェアードゲート信号ＳＳ２がハイレベルからローレベルに遷移することにより、図３に示す第２のトランスファートランジスタ２０８がオフ状態となる。このように、第１又は第２のシェアードゲート信号ＳＳ１，ＳＳ２は、プリチャージ期間以外のタイミングで、センスアンプ回路２０１に対して該センスアンプ回路２０１の両側部から延びるビット線対ＢＬ，／ＢＬのうちのいずれか一方の接続を開放する制御を行なう。
【００８６】
さらに、時刻ｔｂにおいて、イコライズ信号ＥＱがハイレベルからローレベルに遷移するため、ビット線対ＢＬ，／ＢＬ同士のプリチャージ動作、及びセンスアンプ用電源電位ＳＡＰとセンスアンプ用グランド電位ＳＡＮとの間のプリチャージ動作が停止する。
【００８７】
次に、時刻ｔｂから所定時間後の時刻ｔｃにおいて、図３に示す複数のワード線ＷＬｎのうち、図２に示すロウデコーダ４０によりワード線ＷＬ１が選択されて該ワード線ＷＬ１の電位がローレベルからハイレベルに遷移すると、メモリセルＡのメモリセルトランジスタ５１ａがオン状態となって、ビット相補線／ＢＬとメモリセルキャパシタ５１ｂとの間で蓄積電荷量の電荷再配分が行なわれる。
【００８８】
本実施形態においては、メモリセルＡにローレベルを保持している場合を想定しているため、このビット相補線／ＢＬの電位はワード線ＷＬ１が選択された後に、プリチャージ電位ＶＢＰよりも若干低い電位で安定する。また、図２に示すワード線駆動用のワード線ドライバ４１はワード線ＷＬｎの昇圧を行なわないため、ワード線ＷＬ１のハイレベルは電源電位ＶＤＤと等しい。時刻ｔｃにおいては、センスアンプ駆動信号ＳＥがローレベルであるため、ＤＳＧ電位は接地電位ＶＳＳと短絡されたままである。
【００８９】
次に、第３の期間Ｔ３の動作について説明する。
【００９０】
時刻ｔｃから所定時間後の時刻ｔｄにおいて、センスアンプ駆動信号ＳＥがローレベルからハイレベルに遷移すると、図３に示すセンスアンプドライバ回路２１のｎＭＯＳスイッチトランジスタ２１１及びｐＭＯＳスイッチトランジスタ２１３が共にオン状態となる。その結果、センスアンプドライバ回路２１の２本の駆動線のうち、ＳＡＰ用配線にはｐＭＯＳスイッチトランジスタ２１３を介して電源電位ＶＤＤが供給されると共に、ＳＡＮ用配線にはｎＭＯＳスイッチトランジスタ２１１を介してＤＳＧ電位が供給されるため、２組のｐＭＯＳトランジスタ２０２ｐ及びｎＭＯＳトランジスタ２０２ｎにより構成されるセンスアンプ回路２０１が活性化され、これにより、ビット線対ＢＬ，／ＢＬ間に生じている微小な初期電位差が増幅される。
【００９１】
また、図４に示すリファレンス電位生成回路２３４の第２のｎＭＯＳトランジスタ２３４ｃは、センスアンプ駆動信号ＳＥの活性化によってオン状態となる。これにより、第２のｎＭＯＳトランジスタ２３４ｃと比べて電流駆動能力が小さいｐＭＯＳトランジスタ２３４ａによってハイレベルに固定されていた基準電位ＶＲＥＦは、第２のｎＭＯＳトランジスタ２３４ｃの閾値電位（＝ＶＴＮ３）にまで低下する。このとき、図６に示すように、ＤＳＧ電位は、複数のセンスアンプ回路２０１が同時に活性化されることにより瞬間的にＤＳＧノードに対して大きな電流が流れ込むため、接地電位ＶＳＳから若干の電圧上昇を示す。
【００９２】
次に、時刻ｔｄから、図４に示す制御信号発生回路２３２の遅延回路２３２ａが持つ遅延時間の１ｎｓ経過した後の時刻ｔｅにおいて、内部制御信号ＮＳＧがハイレベルからローレベルに遷移するため、ＤＳＧドライバ回路２３１の第２のｎＭＯＳトランジスタ２３１ｂがオフ状態となる。このとき、ＮＡＮＤ回路２３２ｂから出力される検出回路制御信号ＮＡＭＰがハイレベルからローレベルに遷移することにより、ＤＳＧレベル検出回路２３５における第３のｎＭＯＳトランジスタ２３５ｆがオフ状態となる一方、第１のｐＭＯＳトランジスタ２３５ａがオン状態となるため、ＤＳＧレベル検出回路２３５が活性化される。
【００９３】
次に、第３の期間Ｔ３における時刻ｔｅから時刻ｔｆの間の期間において、活性化されたＤＳＧレベル検出回路２３５が、基準電位ＶＲＥＦとＤＳＧ電位とを比較する。時刻ｔｅの直後は、ＤＳＧ電位がＶＲＥＦ電位よりも低いため、ＤＳＧレベル検出回路２３５の出力信号ＡＭＰＯがハイレベルとなると共に、シュミットトリガー回路２３６を介してトリガー出力信号ＰＳＧがハイレベルとなるため、ＤＳＧプリチャージ回路２３７は、ＤＳＧノードに対してプリチャージ電流の供給し始める。その結果、このプリチャージ電流とセンスアンプ回路２０１から流れ込む電流とによって、ＤＳＧ電位は速やかに上昇する。このとき、第１〜第３のメモリ容量指定信号ＭＥＭ０〜ＭＥＭ２のうちの少なくとも１つはオン状態にある。
【００９４】
次に、第４の期間Ｔ４の動作について説明する。
【００９５】
時刻ｔｆにおいて、ＤＳＧ電位が第１の閾値電位ＶＴＮ１を超えて上昇すると、トリガー出力信号ＰＳＧがローレベルとなるため、ＤＳＧプリチャージ回路２３７からの電流供給が停止する。また、この時点でビット相補線／ＢＬの電位がＤＳＧ電位とほぼ同程度に下がっているため、センスアンプ回路２０１からＤＳＧノードに流れ込む電流量が少なくなるので、ＤＳＧ電位の上昇は第２の電位である第１の閾値電位ＶＴＮ１の近傍で停止する。
【００９６】
ここで、第１の閾値電位ＶＴＮ１の値は、シュミットトリガー回路２３６において、ＤＳＧドライバ回路２３１の第１のｎＭＯＳトランジスタ２３１ａの閾値とほぼ同一となるように設定されており、時刻ｔｆ以後のＤＳＧ電位は、この第１のｎＭＯＳトランジスタ２３１ａのクランプ作用によって第１の閾値電位ＶＴＮ１付近の電位に保持される。
【００９７】
さらに、第４の期間Ｔ４において、いったん第１の閾値電位ＶＴＮ１にまで上昇したＤＳＧ電位は、その後、第１のｎＭＯＳトランジスタ２３１ａのサブスレショルドリーク電流によって徐々にその電位が低下する。従って、ＤＳＧ電位が第２の閾値電位ＶＴＮ２よりも低くなると、ＤＳＧレベル検出回路２３５がこの低下したＤＳＧ電位を検出し、再度、ＤＳＧプリチャージ回路２３７を活性化させてＤＳＧ電位を第１の閾値電位ＶＴＮ１にまで昇圧する動作を行なう。この昇圧動作は第４の期間Ｔ４に間欠的に繰り返されるため、ＤＳＧ電位は第２の閾値電位ＶＴＮ２と第１の閾値電位ＶＴＮ１との間の電位に保たれる。
【００９８】
また、センスアンプ回路２０１がビット線対ＢＬ，／ＢＬ間の電位差を増幅する増幅動作を完了することにより、低電位側のビット相補線／ＢＬの電位は、センスアンプ用グランド電位ＳＡＮ、すなわちＤＳＧ電位と同等となり、第２の閾値電位ＶＴＮ２と第１の閾値電位ＶＴＮ１との間の電位となる。一方、高電位側のビット線ＢＬの電位は、ＳＡＰ用配線から供給されるＶＤＤ電位に対して、第１のトランスファートランジスタ２０７の閾値電位分だけ降下した電位となる。
【００９９】
次に、第５の期間Ｔ５の動作について説明する。
【０１００】
第４の期間Ｔ４の終了間際において、内部ストローブ信号／ＲＡＳがローレベルからハイレベルに遷移し、その後の時刻ｔｇにおいて、ワード線信号ＷＬ１がハイレベルからローレベルに遷移し、メモリセルトランジスタ５１ａがオフ状態となると、該メモリセルトランジスタ５１ａを介して電気的に接続状態であったビット相補線／ＢＬとメモリセルキャパシタ５１ｂとの間の電気的な接続関係が絶たれるため、時刻ｔｇにおけるビット相補線／ＢＬの電位がメモリセルＡの記憶電位として保持される。
【０１０１】
本実施形態のように、ビット相補線／ＢＬがビット線対ＢＬ，／ＢＬの低電圧側であると、メモリセルＡの記憶電位は時刻ｔｇにおけるＤＳＧ電位と等しくなり、従って、第２の閾値電位ＶＴＮ２と第１の閾値電位ＶＴＮ１との間の電位となる。
【０１０２】
次に、時刻ｔｇから所定時間後の時刻ｔｈにおいて、センスアンプ駆動信号ＳＥがハイレベルからローレベルに遷移する。これにより、図４に示すリファレンス電位生成回路２３４の第２のｎＭＯＳトランジスタ２３４ｃがオフ状態となり、基準電位ＶＲＥＦはｐＭＯＳトランジスタ２３４ａを介して流れ込む電流によって電源電位ＶＤＤに昇圧される。
【０１０３】
同時に、制御信号発生回路２３２からの検出回路制御信号ＮＡＭＰがローレベルからハイレベルに遷移するため、ＤＳＧレベル検出回路２３５が非活性状態となる。
【０１０４】
次に、時刻ｔｈから所定時間後の時刻ｔｉにおいて、第２のシェアードゲート信号ＳＳ２がローレベルからハイレベルに遷移するため、図３に示す第２のトランスファートランジスタ２０８がオン状態となる。このとき、イコライズ信号ＥＱもローレベルからハイレベルに遷移するため、ビット線対ＢＬ，／ＢＬはプリチャージ電位ＶＢＰにプリチャージされると共に、ＳＡＮ用配線及びＳＡＰ用配線もプリチャージ電位ＶＢＰにプリチャージされる。
【０１０５】
次に、第６の期間Ｔ６の動作について説明する。
【０１０６】
時刻ｔｈから１ｎｓの経過後の時刻ｔｊにおいて、図４に示す接地電位制御信号ＮＳＧがローレベルからハイレベルに遷移する。これにより、ＤＳＧドライバ回路２３１の第２のｎＭＯＳトランジスタ２３１ｂがオン状態となり、ＤＳＧ電位が接地電位ＶＳＳとなるため、これまでＤＳＧ電位配線に蓄積されていた電荷は接地電位側に引き抜かれる。この後の第６の期間Ｔ６における回路の動作状態は、前述した第１の期間Ｔ１における動作状態と同様である。
【０１０７】
以下、本実施形態に係る半導体記憶装置の動作状態に合わせて、動的に変化するＤＳＧ電位の効果を説明する。
【０１０８】
図７（ａ）及び（ｂ）は本実施形態に係るダイナミックセンスアンプグランド（ＤＳＧ）電位の変化の様子を表わすグラフであって、（ａ）は比較用にＤＳＧ電位を接地電位に固定した場合を表わし、（ｂ）は本実施形態に係るセンスアンプグランド回路を用いた場合のＤＳＧ電位を表わしている。図７（ａ）及び（ｂ）は、それぞれ、センスアンプ回路の駆動時のビット線対ＢＬ，／ＢＬ、センスアンプ用グランド電位ＳＡＮ及びセンスアンプ用電源電位ＳＡＰの電位波形を比較している。ここで、図７（ａ）及び（ｂ）に示す時刻ｔｃ，ｔｄ，ｔｅの各タイミングは図６に示した時刻と同一である。
【０１０９】
図７（ｂ）に示すように、センスアンプ回路２０１の駆動タイミングである時刻ｔｄからセンスアンプグランド回路２３のＤＳＧレベル検出回路２３５の活性化時刻である時刻ｔｅまでの間が１ｎｓと極めて短時間であるため、ビット線対ＢＬ，／ＢＬのうちのローレベルの電位がｎＭＯＳトランジスタの閾値電位ＶＴＮの電位を大きく下回ることがない。これにより、例えば、図１６に示すメモリセル５００におけるメモリセルトランジスタ５０２の第１のバイアス電圧値ＶＧＳ１はおよそＶＴＮ以上に常時保たれることとなる。
【０１１０】
前述したように、図１６に示す第１のバイアス電圧値ＶＧＳ１は、ワード線ＷＬがローレベルであって、非選択状態にあるメモリセルトランジスタ５０２のゲートからドレイン方向のバイアス電圧値を示しており、チャネル方向を流れるサブスレショルドリーク電流は、この第１のバイアス電圧値ＶＧＳ１が大きいほど、指数関数的に小さくなる。サブスレショルドリーク電流は、メモリセルキャパシタ５０１の保持データを破壊する方向に流れるため、本実施形態に係るセンスアンプグランド回路２３を用いることによって第１のバイアス電圧値ＶＧＳ１を大きく確保でき、サブスレショルドリーク電流を低減できる。その結果、ＤＲＡＭの電荷保持特性の向上を図れる。
【０１１１】
また、図１６に示す第２のバイアス電圧値ＶＧＳ２は、前述したように、センスアンプ回路５１０の第１のｎ型トランジスタ５１１ｎのソースからゲート方向のバイアス値を示しており、一般的なクロスカップル型のセンスアンプ回路５１０においては、該センスアンプ回路５１０の動作開始時点における第２のバイアス電圧値ＶＧＳ２が小さいほどセンスアンプ回路５１０の動作スピードは低下する。
【０１１２】
さらに、第２のバイアス電圧値ＶＧＳ２の値が第１のｎ型トランジスタ５１１ｎの閾値よりも大きいことがセンスアンプ回路５１０の動作条件であるが、電源電圧値が小さいほど第２のバイアス電圧値ＶＧＳ２が小さくなり、通常動作時の第２のバイアス電圧値ＶＧＳ２が小さくなるほどＤＲＡＭの低電圧動作が困難となる。
【０１１３】
しかしながら、本実施形態に係るセンスアンプグランド回路２３を用いた場合には、センスアンプ回路２０１が活性化された直後の時刻ｔｄから時刻ｔｅまでの期間に、ＤＳＧ電位、ビット相補線／ＢＬの電位及びセンスアンプ用グランド電位ＳＡＮがそれぞれ変化する様子は、図７（ａ）に示すＤＳＧ電位を接地電位に固定する方法と同一であり、従って、センスアンプ回路２０１の動作開始直後における第２のバイアス電圧値ＶＧＳ２は互いに等しい。
【０１１４】
これにより、本実施形態に係るセンスアンプグランド回路２３は、センスアンプ回路２０１の動作スピードを低下させることがなく、また、第２のバイアス電圧値ＶＧＳ２が十分に大きいため、動作下限電圧を確実に小さくできる。
【０１１５】
その上、センスアンプグランド回路２３は、センスアンプ回路２０１が非活性状態のときにＤＳＧ電位を接地電位ＶＳＳと短絡することにより、制御信号発生回路２３２、リファレンス電位生成回路２３４、ＤＳＧレベル検出回路２３５、シュミットトリガー回路２３６及びＤＳＧプリチャージ回路２３７の回路群をすべて非活性状態とするため、定常的な電流消費が行なわれない。これにより、本実施形態に係るセンスアンプグランド回路２３は、ＤＲＡＭのスタンバイ状態におけるＤＳＧ電位の生成に関わる消費電流を大幅に削減できる。
【０１１６】
また、図７（ｂ）に示すように、時刻ｔｅにおいてＤＳＧプリチャージ回路２３７を活性化させることにより、ＤＳＧ電位の昇圧を開始するが、時刻ｔｅにおいてはビット相補線／ＢＬの電位がＤＳＧ電位まで下がっておらず、センスアンプ回路２０１からＤＳＧノードに電流が流れ込んでいる状態である。このように、センスアンプ回路２０１からＤＳＧノードに電流が流れ込んでいる状態のまま、ＤＳＧドライバ回路２３１の第２のｎＭＯＳトランジスタ２３１ｂをオフ状態とするため、続いてセンスアンプ回路２０１から流れ込む電荷はＤＳＧ電位配線に蓄積されて、ＤＳＧ電位のプリチャージ動作に寄与することとなる。
【０１１７】
実際のＤＲＡＭにおいては、センスアンプ回路２０１から流れ込む電流量は非常に大きいため、ＤＳＧ電位のプリチャージに寄与する電荷の大部分はセンスアンプ回路２０１から供給される。センスアンプ回路２０１から流れ込む電流は、プリチャージ期間にビット線対ＢＬ，／ＢＬに蓄積されていた電荷の放出により生じ、時刻ｔｅにおいてＤＳＧ電位の昇圧に必要な大部分の電流をこの放出電荷を用いて行なうことにより、ＤＳＧ電位の切り替えに伴う新たな電力消費を極力抑えることができる。
【０１１８】
以上説明したように、本実施形態に係る半導体記憶装置によると、メモリセル５１、ビット線対ＢＬ，／ＢＬ及びセンスアンプ回路２０１に印加される低レベル電位、すなわちセンスアンプ用グランド電位ＳＡＮを動的に且つ積極的に変化させるダイナミックセンスアンプグランド電位ＤＳＧを生成して出力するセンスアンプグランド回路２３を備えており、該センスアンプグランド回路２３は、センスアンプ回路２０１が活性化された直後の所定期間（時刻ｔｄからｔｅまでの１ｎｓ間）は、ＤＳＧ電位をほぼ接地電位ＶＳＳに保持し、所定期間経過後に、センスアンプ回路２０１からの放出電荷を取り込みながら、ビット線対ＢＬ，／ＢＬのローレベル側の電位を昇圧する。従って、センスアンプ回路２０１の活性化直後に必要な前述の第２のバイアス電圧値ＶＧＳ２を十分に大きくできるため、センススピード及び動作下限電圧が犠牲とならず、且つ、非選択のメモリセル５１に対しても前述の第１のバイアス電圧値ＶＧＳ１を十分に大きくできるため、メモリセル５１の電荷保持特性が劣化しない。
【０１１９】
また、ビット線対ＢＬ，／ＢＬのプリチャージ期間には、センスアンプグランド回路２３はＤＳＧ電位を接地する以外に電流を消費しないため、従来の昇圧センスアンプグランド方式と比べてＤＲＡＭ全体の消費電流が少なくなる。
【０１２０】
以下、図４に示すＤＳＧプリチャージ回路２３７に対して外部から入力される第１のメモリ容量指定信号ＭＥＭ０、第２のメモリ容量指定信号ＭＥＭ１及び第３のメモリ容量指定信号ＭＥＭ０２の使用方法及びその効果について図面を参照しながら説明する。
【０１２１】
本実施形態に係るＤＲＡＭは、メモリセルアレイブロック１０の物理的なメモリ容量値が変更可能なＤＲＡＭを想定している。従って、これら第１〜第３のメモリ容量指定信号ＭＥＭ０〜ＭＥＭ２はメモリ容量値を変更する制御信号として用いられる。
【０１２２】
図８は本実施形態に係るＤＳＧプリチャージ回路２３７に対する各ＭＥＭ信号の設定方法の一例を示し、３つのＭＥＭ信号の７通りの組み合わせを示している。例えば、第１のメモリ容量指定信号ＭＥＭ０のみがハイレベルの場合には、メモリ容量を１Ｍビット又は２Ｍビットとして指定し、第２のメモリ容量指定信号ＭＥＭ１のみがハイレベルの場合には、メモリ容量を３Ｍビットでとして指定する。また、ｐＭＯＳＴｒ．２３７ｄ、ｐＭＯＳＴｒ．２３７ｅ及びｐＭＯＳＴｒ．２３７ｆは、図４に示す第１〜第３のｐＭＯＳトランジスタ２３７ｄ〜２３７ｆとそれぞれ対応しており、それらのゲート幅は順に２００μｍ、４００μｍ及び８００μｍであって、第３のｐＭＯＳトランジスタ２３７ｆの電流供給能力が最も大きくなるように構成されている。ここで、トリガー出力信号ＰＳＧがハイレベルの際に活性化されるトランジスタには活性状態を示す○印を付し、活性化されないトランジスタには非活性状態を示す×印を付している。
【０１２３】
このように複数のメモリ容量指定信号ＭＥＭ０〜ＭＥＭ２が入力されるセンスアンプグランド回路２３は、ＤＲＡＭのメモリ容量ごとにＤＳＧプリチャージ回路２３７の電流供給能力を変更できるため、メモリ容量によってＤＳＧ電位の配線容量値が変化する場合であっても、ＤＳＧ電位のプリチャージ能力を最適化し、消費電力の増加を抑えることができる。
【０１２４】
次に、メモリ容量指定信号ＭＥＭの使用方法の一変形例を説明する。
【０１２５】
外部から入力されたカラムアドレスにより複数のセンスアンプ回路２０１が選択的に活性化される際のセンスアンプ回路２０１の個数に応じてＤＳＧプリチャージ回路２３７の電流供給能力を切り替えることも可能であり且つ有効である。
【０１２６】
複数のセンスアンプ回路２０１のうち、通常読み出し動作又はリフレッシュ動作時に一のタイミングで活性化されるセンスアンプ回路２０１の個数が変更可能なＤＲＡＭにおいては、同時に活性化されるセンスアンプ回路２０１の個数が少ないほど、図７（ｂ）に示す時刻ｔｅ直後のＤＳＧ電位の上昇が遅くなるため、時刻ｔｄから時刻ｔｅまでの間にビット線のローレベル側の電位が第１の閾値電位ＶＴＮ１を下回る期間が相対的に長くなるので、ポーズタイムの向上効果が弱まるおそれがある。
【０１２７】
しかしながら、本変形例においては、第１〜第３のメモリ容量指定信号ＭＥＭ０〜ＭＥＭ２を適当に組み合わせることにより、同時に活性化されるセンスアンプ回路２０１の個数に応じてＤＳＧプリチャージ回路２３７の電流供給能力を選択できるため、ＤＳＧ電位の上昇速度を所定値に保つことができるので、より確実に電位保持特性の向上を図ることができる。
【０１２８】
なお、本実施形態においては、図３に示すようにクロスカップル型のセンスアンプ回路２０１を例に挙げたが、これに限らず、メモリセルとビット線との電位を決定し、ビット線に読み出された微小な電位差を増幅する回路であればよく、例えば、カレントミラー型や電流検値型の回路構成であってもよい。
【０１２９】
同様に、図３に示すビット線対ＢＬ，／ＢＬのプリチャージ用ｎＭＯＳトランジスタ２０３又はイコライズ用ｎＭＯＳトランジスタ２０４の接続位置や、第１のデータ線６０とビット線ＢＬとの間又は第２のデータ線６１とビット相補線／ＢＬとの間の接続方法等も本実施形態の構成に限定するものではなく、その動作として本質を大きく逸脱しない限り他の信号とのレーシング関係が前後しても構わない。
【０１３０】
また、図４に示すセンスアンプグランド回路２３における、リファレンス電位生成回路２３４又はシュミットトリガー回路２３６は、ブロックレベルでの構成と動作との説明に過ぎず、トランジスタレベルでの構成は限定されない。
【０１３１】
また、バックゲート電位ＶＢＢを約−１．０Ｖに設定したが、この電位と異なる場合、例えば、バックゲート電位ＶＢＢを接地電位としても本発明の本質を損なうものではなく、その電位は適当な値に設定可能である。
【０１３２】
以上、本発明に係る第１の実施形態について説明したが、本発明はこの実施形態に限定されることなく、本発明の精神を逸脱しない範囲において種々の設計変更をなし得ることはいうまでもない。
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【０１３３】
図９は本発明の第２の実施形態に係る半導体記憶装置であるＤＲＡＭチップのレイアウト構成を示している。図９に示すように、ＤＲＡＭチップ３００の主面上には、外部とのデータの入出力を制御する回路群を含むインターフェイス回路ブロック３０１と、マトリクス状に設けられる複数のメモリセルのうちのカラム方向のメモリセルを制御する回路群を含むカラム制御ブロック３０２と、マトリクス状に設けられる複数のメモリセルのうちのロウ方向のメモリセルを制御する回路群を含むロウ制御ブロック３０３と、複数のメモリセルアレイブロック等を有するメモリコアブロック３０４と、センスアンプ回路等の低レベル電位であるダイナミックセンスアンプグランド電位ＤＳＧを生成するセンスアンプグランド回路３０５と、ＤＳＧ電位をセンスアンプ回路等に供給するＤＳＧドライバ回路３０６とが形成されている。
【０１３４】
メモリコアブロック３０４は、カラム制御ブロック３０２が延びる方向に互いに間隔をおいて設けられ、それぞれが複数のセンスアンプ回路及びセンスアンプドライバ回路を含む複数のセンスアンプブロック３０７と、各センスアンプブロック３０７同士の間に設けられ、それぞれがマトリクス状に設けられた複数のメモリセルを有する複数のメモリセルアレイブロック３０８とから構成されている。
【０１３５】
ＤＳＧドライバ回路３０６は、第１の実施形態の図４に示したＤＳＧドライバ回路２３１に対応し、メモリコアブロック３０４とカラム制御ブロック３０２との間、及びメモリコアブロック３０４におけるカラム制御ブロック３０２と対向する側の側部に隣接するように設けられている。
【０１３６】
センスアンプグランド回路３０５は、第１の実施形態の図４に示した制御信号発生回路２３２及びＤＳＧ電位補償回路２３３に対応している。
【０１３７】
図９において、３１１はＤＲＡＭチップ３００における配線層のロウ方向に互いに間隔おいて延び、例えばセンスアンプ回路の配置間隔と同程度から３倍程度までの比較的小さい間隔で複数本形成されたメタル配線からなる第１のＤＳＧ電位配線であり、３１２はＤＲＡＭチップ３００における配線層のカラム方向に延びるように形成され、第１のＤＳＧ電位配線３１１との交差部において電気的に接続されたメタル配線からなる第２のＤＳＧ電位配線であり、３１３はセンスアンプグランド回路３０５及びＤＳＧドライバ回路３０６の上層にカラム方向に延びるように形成され、第１のＤＳＧ電位配線３１１と電気的に接続された第３のＤＳＧ電位配線である。
【０１３８】
３１４はセンスアンプグランド回路３０５及びＤＳＧドライバ回路３０６の上層にカラム方向に延びるように形成され、該センスアンプグランド回路３０５及びＤＳＧドライバ回路３０６間の内部制御信号ＮＳＧを伝送するメタル配線からなる第１のＮＳＧ信号配線であり、３１５はメモリコアブロック３０８の上層にロウ方向に延びるように形成され、第１のＮＳＧ電位配線３１４と電気的に接続されたメタル配線からなる第２のＮＳＧ電位配線である。ここで、後述するように、第１のＮＳＧ電位配線３１４及び第２のＮＳＧ電位配線３１５はＤＲＡＭチップ３００の第２層メタル配線として形成され、第１〜第３のＤＳＧ電位配線３１１〜３１３はＤＲＡＭチップ３００の第３層メタル配線として形成されている。
【０１３９】
このように、本実施形態においては、ＤＳＧドライバ回路３０６をメモリコアブロック３０４の両側部に設けていることを特徴とする。
【０１４０】
本実施形態に係る第１〜第３のＤＳＧ電位配線３１１〜３１３は、図６に示した第１の実施形態と同様に、センスアンプ駆動タイミングである時刻ｔｄと所定時間後の時刻ｔｅにおいて、ＤＳＧドライバ回路３０６により接地電位ＶＳＳに短絡されている。しかしながら、同時に活性化される多数のセンスアンプ回路から瞬時に流れ込む大電流が各ＤＳＧ電位配線３１１〜３１３の配線抵抗により電位降下を生じさせるため、ＤＳＧ電位は、とりわけ活性化されたセンスアンプ回路の近傍で若干の電位上昇を示す。この電位上昇は、ＤＳＧドライバ回路３０６からの距離が相対的に大きく、各ＤＳＧ電位配線３１１〜３１３の配線抵抗成分が大きくなる箇所で顕著となる。その結果、電位上昇が過大となる場合には、センスアンプ回路が活性化された直後に、図１６に示す第２のバイアス電圧値ＶＧＳ２が低下するため、センスアンプ回路の駆動能力を劣化させる要因となる。
【０１４１】
この電位上昇を抑えるには、各ＤＳＧ電位配線３１１〜３１３の配線抵抗成分をできる限り小さくする必要があり、本実施形態に係るＤＲＡＭチップ３００においては、各ＤＳＧ電位配線３１１〜３１３を網目状の構造として配線抵抗を下げると共に、ＤＳＧドライバ回路３０６をメモリコアブロック３０４の両側部に配置する構成としている。
【０１４２】
このように、ＤＳＧドライバ回路３０６をメモリコアブロック３０４の両側部に設けると、いずれか一方の側部にのみ設ける場合と比較して、ＤＳＧドライバ回路３０６からセンスアンプ回路までの平均距離が半分となると共に、センスアンプ回路から流れ出す電流が両方のＤＳＧドライバ回路３０６に分散して流れるため、各ＤＳＧ電位配線３１１〜３１３の抵抗成分を実効的に半分以下に抑えることができる。
【０１４３】
また、このようなレイアウト構成を採ると、例えば、複数のセンスアンプブロック３０７のうちのＢに含まれるすべてのセンスアンプ回路が同時に活性化された場合には、いずれのセンスアンプ回路からも等距離となるようにＤＳＧドライバ回路３０６が配置されているため、センスアンプ回路とＤＳＧドライバ回路３０６との間の各ＤＳＧ電位配線３１１〜３１３の抵抗値が実質的に等しくなる。その結果、同時に活性化されたセンスアンプ回路の動作特性にばらつきが生じにくくなるため、ＤＲＡＭの読み出し動作又は書き込み動作が安定する。
【０１４４】
図１０は本実施形態に係るＤＲＡＭチップの部分的な断面構成であって、図９に示すＤＲＡＭチップ３００のＣ−Ｃ線におけるパッケージ封止後の半導体基板並びにその主面上に形成された素子及び配線構造を示している。図１０において、領域Ｄ１はＤＳＧドライバ回路３０６のトランジスタの断面構成を示し、領域Ｄ２はセンスアンプブロック３０７におけるセンスアンプドライバ回路のトランジスタの断面構成を示している。
【０１４５】
領域Ｄ１における領域Ｅ１及び領域Ｅ２は、第１の実施形態の図４に示したＤＳＧドライバ回路２３１における第２のｎＭＯＳトランジスタ２３１ｂ及び第１のｎＭＯＳトランジスタ２３１ａとそれぞれ対応している。領域Ｄ２における領域Ｅ３、Ｅ４及びＥ５は、第１の実施形態の図３に示したセンスアンプドライバ回路２１におけるｎＭＯＳスイッチトランジスタ２１１、イコライズ用ｎＭＯＳトランジスタ２１５及びｐＭＯＳスイッチトランジスタ２１３とそれぞれ対応している。
【０１４６】
図１０に示すように、例えば、シリコンからなる半導体基板３５０には、ｎ型ウェル領域３５１が形成され、該ｎ型ウェル領域３５１にはｐ型ウェル領域３５２が選択的に形成されている。
【０１４７】
半導体基板３５０の主面上には、絶縁膜等からなる素子分離領域３５３が選択的に形成されており、半導体基板３５０における領域Ｅ１，Ｅ２，Ｅ３及びＥ４の各上部には、それぞれ互いに間隔をおいてｎ型拡散領域３５４が形成されており、領域Ｅ５の上部には、互いに間隔をおいてｐ型拡散領域３５５が形成されている。
【０１４８】
また、半導体基板３５０の主面上における各拡散領域３５４及び３５５内の領域間を跨ぐように、領域Ｅ１から順にポリシリコンからなる絶縁ゲート電極３５６Ａ，３５６Ｂ，３５６Ｃ，３５６Ｄ及び３５６Ｅがそれぞれ形成されている。
【０１４９】
半導体基板３５０の上に全面にわたって形成された第１の層間絶縁膜３５７の上面には、該第１の層間絶縁膜３５７に設けられたコンタクトと接続する第１層メタル配線３５８Ａ〜３５８Ｅが形成されており、配線３５８Ａ及び３５８Ｃは接地電位ＶＳＳを供給するＶＳＳ電位配線を示し、配線３５８ＢはＤＳＧ電位を供給するＤＳＧ電位配線を示し、３５８Ｄはイコライズ信号を供給するＥＱ信号配線を示し、３５８Ｅは電源電位ＶＤＤを供給するＶＤＤ電位配線を示している。
【０１５０】
第１層メタル配線３５８Ａ〜３５８Ｅの上に全面にわたって形成された第２の層間絶縁膜３５９の上面には、該第２の層間絶縁膜３５９に設けられたビアを介して第１層メタル配線３５８Ａ〜３５８Ｅと選択的に接続される第２層メタル配線３６０Ａ〜３６０Ｅが形成されており、配線３６０ＡはＤＳＧドライバ回路３０６の内部制御信号ＮＳＧを供給するＮＳＧ信号配線を示し、配線３６０Ｂはセンスアンプ駆動信号ＳＥを供給するＳＥ信号配線を示し、配線３６０Ｃはセンスアンプ用グランド電位ＳＡＮを供給するＳＡＮ電位配線を示し、配線３６０Ｄはセンスアンプ用電源電位ＳＡＰを供給するＳＡＰ電位配線を示し、配線３６０Ｅはセンスアンプ駆動信号ＳＥの相補信号／ＳＥを供給する／ＳＥ信号配線を示している。
【０１５１】
第２層メタル配線３６０Ａ〜３６０Ｅの上に全面にわたって形成された第３の層間絶縁膜３６１の上面には、該第３の層間絶縁膜３６１に設けられたビアを介して第２層メタル配線３６０Ａ〜３６０Ｅと選択的に接続された第３層メタル配線からなり、ＤＳＧ電位を供給するＤＳＧ電位配線３６２が形成されている。このＤＳＧ電位配線３６２は、図９に示す第２のＤＳＧ電位配線３１２と対応している。
【０１５２】
なお、ＮＳＧ信号配線３６０Ａは、図９に示す第１のＮＳＧ電位配線３１４と対応し、図示されていない箇所においてゲート電極３５６Ａと並列接続されて、該ゲート電極３５６Ａの実効的な配線抵抗を抑えている。
【０１５３】
また、ｎ型ウェル領域３５１には基板電位であるＶＤＤ電位が印加され、ｐ型ウェル領域３５２には接地電位ＶＳＳよりも低いバックゲート電位ＶＢＢが印加されている。
【０１５４】
通常のＤＲＡＭにおいては、スタンバイ（待機）状態の消費電力を低減する目的で、メモリセルアレイブロックの全面並びにセンスアンプ回路及びセンスアンプドライバ回路のｎＭＯＳトランジスタ形成領域とにバックゲート電位ＶＢＢを印加したｐ型ウェルを用いている。また、本実施形態に係るＤＲＡＭチップ３００は、前述の通り、オフリーク電流によるＤＳＧ電位の低下を緩和する目的でＤＳＧドライバ回路のｐ型ウェル領域の全面にＶＢＢ電位を印加している。
【０１５５】
図１１は図９に示すＤＲＡＭチップ３００におけるＣ−Ｃ線を囲む領域Ｆを拡大したレイアウト構成を示している。図１１において、図９に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。図１１において、３２０はセンスアンプブロック３０７を構成するセンスアンプ回路を表わし、３２１はセンスアンプドライバ回路を表わしている。
【０１５６】
また、図１１に示すＤＳＧドライバ回路３０６、センスアンプブロック３０７及びメモリセルアレイブロック３０８における斜線を付した領域は、バックゲート電位ＶＢＢが印加されたｐ型ウェル領域を示している。従って、図１１に示すように、センスアンプブロック３０７のセンスアンプ３２０及びセンスアンプドライバ３２１において、ｎＭＯＳトランジスタはバックゲート電位ＶＢＢが印加されたｐ型ウェル領域に形成されているのに対し、ｐＭＯＳトランジスタはｎ型ウェル領域に形成されている。
【０１５７】
互いに異なる導電型のウェル領域に形成されたトランジスタ同士は、ラッチアップ等の不具合を回避するため、互いに所定の間隔をおいて形成する必要がある。
【０１５８】
本実施形態においては、図９に示すように、ＤＳＧドライバ回路３０６をメモリコアブロック３０４の両側部に配置しており、ＤＳＧドライバ回路３０６とセンスアンプ３２０及びセンスアンプドライバ３２１が隣接することになるが、互いに隣接する領域においても、共にバックゲート電位ＶＢＢ電位が印加されたｐ型ウェルが形成されているため、該ウェルを共有できる。その結果、トランジスタ同士を互いに間隔をおいて形成する必要がなくなるので、チップの集積度を向上させることができる。
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１５９】
図１２は本発明の第３の実施形態に係る半導体記憶装置におけるセンスアンプグランド回路の回路構成を示している。図１２に示すセンスアンプグランド回路２４は、ダイナミックセンスアンプグランド電位ＤＳＧを駆動し、接地電位生成部及び閾値電位生成部としてのＤＳＧドライバ回路２４１と、接地電位制御部としての制御信号発生回路２４２と、電位補償部としてのＤＳＧ電位補償回路２４３とからなる。
【０１６０】
ＤＳＧ電位補償回路２４３は、基準電位ＶＲＥＦ２を生成する基準電位生成部としてのリファレンス電位生成回路２４４と、ＤＳＧドライバ回路２４１にＤＳＧ電位昇圧用の電流を供給する電流供給能力切替手段としてのＤＳＧプリチャージ回路２４５と、ゲートが基準電位ＶＲＥＦ２（ＶＲＥＦ２ノード）と接続され、ドレインがＤＳＧプリチャージ回路２４５と接続され、ソースがＤＳＧドライバ回路２４１と接続され、ＤＳＧ電位を検出するｎＭＯＳトランジスタからなるＤＳＧレベル検出トランジスタ２４６とから構成されている。
【０１６１】
ＤＳＧドライバ回路２４１は、ゲート及びドレインがＤＳＧ電位のＤＳＧノードと共通接続された閾値電位生成用半導体素子としての第１のｎＭＯＳトランジスタ２４１ａと、該第１のｎＭＯＳトランジスタ２４１ａと並列接続され、制御信号発生回路２４２からの接地電位制御信号ＮＳＧを受けてＤＳＧ電位を接地電位とする接地電位生成用半導体素子としての第２のｎＭＯＳトランジスタ２４１ｂとからなる。
【０１６２】
制御信号発生回路２４２は、センスアンプ駆動信号ＳＥを受け、受けたセンスアンプ駆動信号ＳＥに対して所定の遅延時間、例えば１ｎｓの遅延時間が与えられた遅延信号を出力する遅延回路２４２ａと、該遅延回路２４２ａの出力信号を受け、受けた出力信号を反転させてなる接地電位制御信号ＮＳＧを出力するインバータ回路２４２ｂとからなる。
【０１６３】
リファレンス電位生成回路２４４は、入力端子が制御信号発生回路２４２からの内部制御信号ＮＳＧを受けるインバータ回路を構成するｐＭＯＳトランジスタ２４４ａ及び第１のｎＭＯＳトランジスタ２４４ｂと、ゲートとドレインとが該インバータ回路の出力端子及びＤＳＧレベル検出トランジスタ２４６のゲートと共通接続された第２のｎＭＯＳトランジスタ２４４ｃと、ゲートとドレインとが第２のｎＭＯＳトランジスタ２４４ｃのソースと共通接続され、ソースが接地された第３のｎＭＯＳトランジスタ２４４ｄとからなる。ここで、ｐＭＯＳトランジスタ２４４ａのサイズは、第２のｎＭＯＳトランジスタ２４４ｃ及び第３のｎＭＯＳトランジスタ２４４ｄのサイズよりも小さい構成とする。
【０１６４】
ＤＳＧプリチャージ回路２４５は、入力端子が外部から入力される第１のメモリ容量指定信号ＭＥＭ０を受ける第１のインバータ回路２４５ａと、入力端子が外部から入力される第２のメモリ容量指定信号ＭＥＭ１を受ける第２のインバータ回路２４５ｂと、入力端子が外部から入力される第３のメモリ容量指定信号ＭＥＭ２を受ける第３のインバータ回路２４５ｃとを有している。さらに、それぞれ、ソースが電源電位ＶＤＤを受け、ドレインがＤＳＧ電位を出力し、ゲートが第１〜第３のインバータ回路２４５ａ〜２４５ｃの出力をこの順に対応して受けることにより、第１の実施形態と同様にＤＲＡＭのコア構成又は動作仕様に適合するように選択的に活性化される第１のｐＭＯＳトランジスタ２４５ｄ、第２のｐＭＯＳトランジスタ２４５ｅ及び第３のｐＭＯＳトランジスタ２４５ｆを有している。
【０１６５】
本実施形態に係るＤＳＧドライバ回路２４１における第１のｎＭＯＳトランジスタ２４１ａ及び第２のｎＭＯＳトランジスタ２４１ｂの基板には、−１．０Ｖ程度のバックゲート電位ＶＢＢが印加されているため、サブスレショルドリーク電流によるＤＳＧ電位の低下が抑制される。同様に、リファレンス電位生成回路２４４における第２のｎＭＯＳトランジスタ２４４ｃ及び第３のｎＭＯＳトランジスタ２４４ｄ並びにＤＳＧレベル検出トランジスタ２４６の基板にも同様のバックゲート電位ＶＢＢが印加されており、基板にバックゲート電位ＶＢＢが印加された各ｎＭＯＳトランジスタは、いずれも同一の閾値電圧ＶＴＮを有する。
【０１６６】
以下、前記のように構成されたセンスアンプグランド回路２４の動作について図面を参照しながら説明する。
【０１６７】
図１３は本実施形態に係るセンスアンプグランド回路２４のタイミングチャートを示している。ここでは、本実施形態に係るセンスアンプグランド回路２４を除くＤＲＡＭの構成は第１の実施形態の図２に示した構成と同等とする。また、図１３に示す、内部ストローブ信号／ＲＡＳ、第１及び第２のシェアードゲート信号ＳＳ１，ＳＳ２、イコライズ信号ＥＱ、ワード線信号ＷＬ１、センスアンプ駆動信号ＳＥは、いずれも図６に示した、それぞれ対応する信号と同等のタイミングとし、各タイミング時刻ｔａ〜ｔｊも同等の時間軸とする。
【０１６８】
第１の実施形態との相違点のみを説明すると、まず、ＤＲＡＭのプリチャージ期間から時刻ｔｄまでの間の期間は、センスアンプ駆動信号ＳＥはローレベルであり、制御信号発生回路２４２から出力される接地電位制御信号ＮＳＧがハイレベルとなるため、リファレンス電位生成回路２４４のｐＭＯＳトランジスタ２４４ａがオフ状態となり且つ第１のｎＭＯＳトランジスタ２４４ｂがオン状態となるので、基準電位ＶＲＥＦ２は接地電位となる。
【０１６９】
ＤＳＧプリチャージ回路２４５は、第１〜第３のメモリ容量指定信号ＭＥＭ０〜ＭＥＭ２により選択された第１〜第３のｐＭＯＳトランジスタ２４５ｄ〜２４５ｆの少なくとも１つが常にオン状態であるが、ＶＲＥＦ２ノードが接地された状態であり、ＤＳＧレベル検出トランジスタ２４６がオフ状態となるため、ＤＳＧプリチャージ回路２４５はＤＳＧドライバ回路２４１に対して電流の供給を行なわない。このとき、ＤＳＧドライバ回路２４１の第２のｎＭＯＳトランジスタ２４１ｂはハイレベルの接地電位制御信号ＮＳＧを受けているため、ＤＳＧ電位は接地電位ＶＳＳとなる。
【０１７０】
次に、時刻ｔｄにおいて、センスアンプ駆動信号ＳＥがローレベルからハイレベルに遷移する。その後、制御信号発生回路２４２の遅延回路２４２ａが生成する所定時間、例えば１ｎｓ経過後の時刻ｔｅにおいて、接地電位制御信号ＮＳＧがハイレベルからローレベルに遷移する。これにより、ＤＳＧ電位を接地電位ＶＳＳと短絡していたＤＳＧドライバ回路２４１の第２のｎＭＯＳトランジスタ２４１ｂがオフ状態となる。
【０１７１】
一方、リファレンス電位生成回路２４４において、インバータ回路のｐＭＯＳトランジスタ２４４ａがオン状態となり、第１のｎＭＯＳトランジスタ２４４ｂがオフ状態となる。このとき、基準電位ＶＲＥＦ２は、ｐＭＯＳトランジスタ２４４ａと、第２のｎＭＯＳトランジスタ２４４ｃ及び第３のｎＭＯＳトランジスタ２４４ｄの電流駆動能力の比で決まる電位に安定するが、ｐＭＯＳトランジスタ２４４ａは第２及び第３のｎＭＯＳトランジスタ２４４ｃ，２４４ｄと比較して、そのトランジスタサイズが小さいため、基準電位ＶＲＥＦ２の安定電位は、第２のｎＭＯＳトランジスタ２４４ｃ及び第３のｎＭＯＳトランジスタ２４４ｄの閾値電位の合計値の２ＶＴＮとなる。
【０１７２】
このとき、ＤＳＧレベル検出トランジスタ２４６は、ソース電位であるＤＳＧ電位がセンスアンプ回路から流入する電流によって若干の上昇を示すのに対して、ゲート電位である基準電位ＶＲＥＦ２が接地電位から２ＶＴＮに上昇するため、オン状態となる。これにより、ＤＳＧプリチャージ回路２４５からＤＳＧノードに対して電流が供給され始める。
【０１７３】
このように、時刻ｔｅから時刻ｔｆまでの間は、ＤＳＧ電位が、同時に活性化された複数のセンスアンプ回路から流入する電流とＤＳＧプリチャージ回路２４５から供給される電流とによって速やかに上昇する。
【０１７４】
次に、時刻ｔｆにおいて、ＤＳＧ電位が閾値電位ＶＴＮまで上昇すると、ＤＳＧレベル検出トランジスタ２４６のソースゲート間のバイアス電圧値がその閾値電位ＶＴＮまで低下するため、ＤＳＧプリチャージ回路２４５からのＤＳＧノードへの電流供給が再び遮断される。
【０１７５】
さらに、ＤＳＧ電位が閾値電位ＶＴＮよりも高くなった場合には、ＤＳＧドライバ回路２４１の第１のｎＭＯＳトランジスタ２４１ａがオン状態となるため、ＤＳＧ電位配線に対する余剰の蓄積電荷が接地電位に引く抜かれる第１の作用と、また、時刻ｔｆから時刻ｔｊまでの期間において、ビット相補線／ＢＬの電位がＤＳＧ電位とほぼ同一の電位まで下がっているため、センスアンプ回路からＤＳＧノードに流れ込む電流量が少なくなる第２の作用とにより、時刻ｔｆ以降のＤＳＧ電位は閾値電位ＶＴＮ近傍で安定する。
【０１７６】
このように、時刻ｔｆからｔｊまでの期間に、ＤＳＧ電位は閾値電位ＶＴＮの近傍にクランプされるが、ＤＳＧドライバ回路２４１の第１のｎＭＯＳトランジスタ２４１ａ及び第２のｎＭＯＳトランジスタ２４１ｂのサブスレショルドリーク電流や外来ノイズ等の影響によってＤＳＧ電位が閾値電位ＶＴＮから下がるような場合には、ＤＳＧレベル検出トランジスタ２４６がオン状態となり、ＤＳＧプリチャージ回路２４５からＤＳＧノードに対して電流を供給することによりＤＳＧ電位を閾値電位ＶＴＮまで上昇させる。
【０１７７】
次に、時刻ｔｈにおいて、センスアンプ駆動信号ＳＥがハイレベルからローレベルに遷移し、その後、制御信号発生回路２４２の遅延回路２４２ａが生成する所定時間後の時刻ｔｊにおいて、接地電位制御信号ＮＳＧがローレベルからハイレベルへに遷移するため、ＤＳＧドライバ回路２４１の第２のｎＭＯＳトランジスタ２４１ｂがオン状態となって、ＤＳＧ電位が接地電位ＶＳＳとなる。
【０１７８】
また、リファレンス電位生成回路２４４においても、ｐＭＯＳトランジスタ２４４ａがオフ状態となり、第１のｎＭＯＳトランジスタ２４４ｂがオン状態となるため、基準電位ＶＲＥＦ２が接地電位ＶＳＳと短絡し、これにより、ＤＳＧレベル検出トランジスタ２４６がオフ状態となって、ＤＳＧプリチャージ回路２４５からのＤＳＧノードに対する電流供給が停止する。
【０１７９】
以上説明したように、本実施形態に係るセンスアンプグランド回路２４は、第１の実施形態に係るセンスアンプグランド回路２３のＤＳＧレベル検出回路２３５に代えてＤＳＧレベル検出トランジスタ２４６を有している。これは、ＤＳＧ電位が所定電位ＶＴＮに近くなるほど、ＤＳＧレベル検出トランジスタ２４６の電流駆動能力が小さくなる性質を用いている。
【０１８０】
また、ＤＳＧレベル検出トランジスタ２４６は、ＤＳＧプリチャージ回路２４５からＤＳＧノードへと供給されるプリチャージ電流の電流量を制御し、このため、ＤＳＧ電位の検出動作からプリチャージ動作までの伝搬遅延が発生せず、プリチャージ電流の余分な消費を極めて小さく抑えることができる。
【０１８１】
また、ＤＳＧノードに供給するプリチャージ電流がＤＳＧ電位と対応してアナログ的に変化するため、第１の実施形態に係るセンスアンプグランド回路２３と比べてＤＳＧ電位の変動を抑えられるので、ローデータが書き込まれたＤＲＡＭのメモリセルの蓄積電荷量にばらつきが生じにくい。
【０１８２】
さらに、第１の実施形態に係るＤＳＧレベル検出回路２３５とシュミットトリガー回路２３６とを設ける必要がなく、ダイナミックセンスグランド回路２４本体の動作電流を低減できるため、回路のレイアウトサイズも小さくできるので、低消費電力で且つ高集積度のＤＲＡＭを実現できる。
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【０１８３】
図１４は本発明の第４の実施形態に係る半導体記憶装置におけるセンスアンプグランド回路の回路構成を示している。図１４に示すセンスアンプグランド回路２５は、ダイナミックセンスアンプグランド電位ＤＳＧを駆動し、接地電位生成部及び閾値電位生成部としてのＤＳＧドライバ回路２５１及びＤＳＧサブドライバ回路２５２と、接地電位制御部としての制御信号発生回路２３２と、電位補償部としてのＤＳＧ電位補償回路２３３と、制御信号発生回路２３２からの接地電位制御信号ＮＳＧを受け、ＤＳＧドライバ回路２５１又はＤＳＧサブドライバ回路２５２を選択する閾値電位生成用半導体素子選択手段としてのＤＳＧドライバ切替回路２５３とからなる。ここで、制御信号発生回路２３２及びＤＳＧ電位補償回路２３３は、それぞれ第１の実施形態と同様の回路構成とする。
【０１８４】
ＤＳＧドライバ回路２５１は、ゲート及びドレインがＤＳＧドライバ切替回路２５３の一の入力端子と共通接続された第１の閾値電位生成用半導体素子としての第１のｎＭＯＳトランジスタ２５１ａと、該第１のｎＭＯＳトランジスタ２５１ａと並列接続され、制御信号発生回路２３２からの接地電位制御信号ＮＳＧを受けて出力電位を接地電位とする接地電位生成用半導体素子としての第２のｎＭＯＳトランジスタ２５１ｂとからなる。
【０１８５】
ＤＳＧサブドライバ回路２５２は、ゲート及びドレインがＤＳＧドライバ切替回路２５３の他の入力端子と共通接続された第２の閾値電位生成用半導体素子としてのｎＭＯＳトランジスタ２５２ａからなる。
【０１８６】
ＤＳＧドライバ切り替え回路２５３は、一方の入力端子に制御信号発生回路２３２からの接地電位制御信号ＮＳＧを受け、他方の入力端子に、接地電位制御信号ＮＳＧに所定の遅延時間を付与する遅延回路２５３ａからの遅延信号を受け、内部選択信号ＤＳＥＬを出力するＯＲ回路２３５ｂと、ゲートが内部選択信号ＤＳＥＬを受け、ソースがＤＳＧドライバ回路２５１からの出力信号を受け、ドレインがＤＳＧノードに接続された第１のｎＭＯＳトランジスタ２５３ｃと、ゲートがインバータ回路２５３ｄを介して反転された内部選択信号ＤＳＥＬを受け、ソースがＤＳＧサブドライバ回路２５２からの出力信号を受け、ドレインがＤＳＧノードに接続された第２のｎＭＯＳトランジスタ２５３ｅと構成されている。
【０１８７】
ここで、ＤＳＧドライバ回路２５１及びＤＳＧサブドライバ回路２５２の基板には−１．０Ｖ程度のバックゲート電位が印加されている。また、ＤＳＧサブドライバ回路２５２のｎＭＯＳトランジスタ２５２ａのサイズはＤＳＧドライバ回路２５１の第１のｎＭＯＳトランジスタ２５１ａのサイズよりも小さい。
【０１８８】
以下、前記のように構成されたセンスアンプグランド回路２５の動作について図面を参照しながら説明する。
【０１８９】
図１５は本実施形態に係るセンスアンプグランド回路２５のタイミングチャートを示している。ここでは、本実施形態に係るセンスアンプグランド回路２５を除くＤＲＡＭの構成は第１の実施形態の図２に示した構成と同等とする。
【０１９０】
まず、図１５に示すＤＲＡＭのプリチャージ期間から時刻ｔｋまでの間の期間において、ＤＳＧドライバ切替回路２５３の内部選択信号ＤＳＥＬは、図１４に示す制御信号発生回路２３２からの接地電位制御信号ＮＳＧの立ち下がりのタイミングを遅延させた信号である。この期間においては、内部選択信号ＤＳＥＬはハイレベル状態にあるため、図１４に示すＤＳＧドライバ切替回路２５３の第１のｎＭＯＳトランジスタ２５３ｃがオン状態となり、第２のｎＭＯＳトランジスタ２５３ｅがオフ状態となる。このため、ＤＳＧノードは、第１のｎＭＯＳトランジスタ２５３ｃを介してＤＳＧドライバ回路２５１と電気的に接続される。従って、この期間中は、ＤＳＧドライバ回路２５１によって、ＤＲＡＭのプリチャージ期間から時刻ｔｅまでの間にＤＳＧ電位を接地電位ＶＳＳと短絡する動作と、時刻ｔｅから時刻ｔｋまでの間にクランプ作用によってＤＳＧ電位を所定の閾値電位に上昇させる動作とが行なわれる。
【０１９１】
次に、接地電位制御信号ＮＳＧのローレベルへの遷移時刻である時刻ｔｅからＤＳＧドライバ切替回路２５３の遅延回路２５３ａにより生成される所定時間後のタイミングである時刻ｔｋにおいて、内部選択信号ＤＳＥＬがハイレベルからローレベルに遷移する。これにより、図１４に示すＤＳＧドライバ切替回路２５３の第１のｎＭＯＳトランジスタ２５３ｃがオフ状態となり、第２のｎＭＯＳトランジスタ２５３ｅがオン状態となる。従って、ＤＳＧノードは、第２のｎＭＯＳトランジスタ２５３ｅを介してＤＳＧサブドライバ回路２５２と電気的に接続される。時刻ｔｋ以降のＤＳＧ電位は、ＤＳＧドライバ回路２５１の第１のｎＭＯＳトランジスタ２５１ａの閾値電位とほぼ同等の閾値電位ＶＴＮの近傍まで上昇しており、また、ビット相補線／ＢＬのローレベル電位はＤＳＧ電位まで下がっている。
【０１９２】
これにより、ＤＳＧ電位補償回路２３３又は活性状態にあるセンスアンプ回路からＤＳＧサブドライバ回路２５２に対して流入する電流量が少なくなるため、ＤＳＧドライバ回路２５１の第１のｎＭＯＳトランジスタ２５１ａと比較してそのサイズが小さいＤＳＧサブドライバ回路２５２のｎＭＯＳトランジスタ２５２ａであっても、ＤＳＧ電位を安定して閾値電位ＶＴＮの近傍に保持することができる。
【０１９３】
次に、時刻ｔｊにおいて、内部制御信号ＮＳＧと内部選択信号ＤＳＥＬが共にローレベルからハイレベルに遷移すると、ＤＳＧノードはＤＳＧドライバ切替回路２５３の第１のｎＭＯＳトランジスタ２５３ｃを介してＤＳＧドライバ回路２５１と電気的な接続状態となる。さらに、時刻ｔｊ以降のＤＳＧ電位は、ＤＳＧドライバ回路２５１の第２のｎＭＯＳトランジスタ２５１ｂを介して接地電位ＶＳＳと短絡する。
【０１９４】
以上説明したよう、本実施形態に係るセンスアンプグランド回路２５は、互いに電流駆動能力が異なるＤＳＧドライバ回路２５１、ＤＳＧドライバサブ回路２５２及びこれらを選択するＤＳＧドライバ切替回路２５３を備えているため、センスアンプの駆動タイミングである時刻ｔｄの直後又はＤＳＧ電位補償回路２３３が活性化してＤＳＧ電位を昇圧する時刻ｔｅの直後のＤＳＧノードに大きな電流が流れ込む期間において、ＤＳＧドライバ回路２５１にサイズが相対的に大きいトランジスタを用いることによりＤＳＧ電位の過剰な上昇を抑えることができるため、ＤＳＧ電位が確実に安定する。
【０１９５】
さらに、ＤＳＧ電位補償回路２３３が活性化する時刻ｔｅ以降のＤＳＧ電位とビット線対ＢＬ，／ＢＬのうちのローレベル側の電位とが、ＤＳＧドライバ回路２５１の第１のｎＭＯＳトランジスタの閾値とほぼ同等の閾値電位ＶＴＮの近傍に安定した後は、ドライバ回路としてトランジスタサイズが小さいＤＳＧサブドライバ回路２５２を選択して用いることにより、ＤＳＧドライバ回路２５１を介したリーク電流によるＤＳＧ電位の低下を抑制できる。
【０１９６】
このように、本実施形態に係るセンスアンプグランド回路２５は、第１の実施形態に係るセンスアンプグランド回路２３と比較して、図６に示す動作時刻ｔｆ〜ｔｊの間の、リーク電流によるＤＳＧ電位の低下を抑制できるため、ＤＳＧ電位を補償するためのプリチャージ電流の消費量を低減できるので、特にＤＲＡＭがページ動作を行なうような場合等、センスアンプ活性期間が比較的長い動作を行なう際の消費電力を低減できる。
【０１９７】
【発明の効果】
本発明に係る半導体記憶装置によると、メモリセルがデータ保持用のキャパシタ及び該キャパシタとビット線とのアクセスがワード線により制御されるスイッチトランジスタを有する場合には、非選択のワード線と接続されるメモリセルにおいて、低レベル電位が第２の電位である閾値電位生成用半導体素子の閾値電位とほぼ等しくなるため、スイッチトランジスタのオフ時のゲートドレイン間電圧値が大きくなるので、メモリセルのサブスレショルドリーク電流が低減し、その結果、メモリセルの電荷保持特性が向上する。また、センスアンプ回路がトランジスタを含む場合には、センスアンプの低レベル電位が第１の電位である接地電位とほぼ等しくなるため、該トランジスタのオン時のゲートソース間電圧値が大きくなるので、センスアンプのセンススピードが劣化せず且つメモリセルの動作下限電圧を小さくできる。
【０１９８】
本発明の半導体記憶装置において、接地電位生成用半導体素子が、接地電位制御部からの制御信号を受け、複数のセンスアンプ回路のうちの一部のセンスアンプ回路が活性化された時点から所定期間にわたって活性化されることにより第１の電位を生成し、閾値電位生成用半導体素子が、接地電位生成用半導体素子が活性化されていない期間に第２の電位を生成すると、外部から選択されたセンスアンプの動作の立ち上がり時に低レベル電位が第１の電位である接地電位とほぼ等しくなるため、センスアンプにおけるトランジスタのオン時のゲートソース間電圧値が確実に大きくなる。
【０１９９】
本発明の半導体記憶装置において、接地電位生成用半導体素子が、接地電位制御部からの制御信号を受け、複数のセンスアンプ回路が非活性状態である期間中及び複数のセンスアンプ回路のうちの一部のセンスアンプ回路が活性化された時点から所定の期間中に活性化されることにより第１の電位を生成し、閾値電位生成用半導体素子が、接地電位生成用半導体素子が活性化されていない期間に第２の電位を生成すると、センスアンプが非活性状態のときにも低レベル電位がほぼ第１の電位である接地電位となるため、メモリのスタンバイ期間に接地電位を発生させて該接地電位を保持する手段が必要でなくなると共に、低レベル電位生成手段の消費電流を抑制できるので、装置構成が簡単化され且つ装置全体の消費電流を低減できる。
【０２００】
本発明の半導体記憶装置において、低レベル電位生成手段が、閾値電位とほぼ同電位である基準電位を生成する基準電位生成部と、低レベル電位が基準電位よりも高い電位となるように電流を供給することにより低レベル電位を補償する電位補償部とをさらに有し、基準電位生成部及び電位補償部が、接地電位生成部が活性化されていない期間に動作すると、低レベル電位が接地電位とされている期間は、基準電位生成部及び電位補償部を非活性状態とすることができるため、低レベル電位の駆動に伴う消費電力を極めて小さくできる。
【０２０１】
この場合に、複数のセンスアンプ回路のうちの活性状態のセンスアンプ回路に接続されているビット線対のうちのより低電位のビット線の電位が低レベル電位よりも高い状態にあるときに接地電位生成部が活性状態から非活性状態に遷移すると、低レベル電位の配線には、活性化されたビット線から電流が流入するため、低レベル電位を閾値電位にまで昇圧するための電位補償部からの電流量を減らすことができるので、該電位補償部の消費電流を確実に低減できる。
【０２０２】
この場合に、電位補償部がメモリセルアレイのメモリ容量に応じて電位補償部の電流供給能力を切り替える電流供給能力切替手段を有していると、記憶装置の記憶容量ごとに電位補償部の電流供給能力を変更できるため、メモリ容量によっ低レベル電位の配線容量値が変化する場合であっても、低レベル電位の補償（プリチャージ）能力が最適化されるので、消費電力の増加を抑えることができる。
【０２０３】
この場合に、電位補償部が、複数のセンスアンプ回路のうち、一の動作タイミングで活性化されるセンスアンプ回路の個数に応じて電位補償部の電流供給能力を切り替える電流供給能力切替手段を有していると、一の動作タイミングで活性化されるセンスアンプ回路の個数に応じて電位補償部の電流供給能力を選択できるため、一の動作タイミングで活性化されるセンスアンプの数が少ない場合であっても、低レベル電位の上昇速度が遅くならないようにできるので、メモリセルの電位保持特性をより確実に向上できる。
【０２０４】
発明の半導体記憶装置において、低レベル電位生成手段が、閾値電位のほぼ２倍の電位の基準電位を生成する基準電位生成部と、低レベル電位が閾値電位とほぼ等しくなるように電流を供給することにより低レベル電位を補償する電位補償部とをさらに有し、電位補償部が、ゲートが基準電位を受け、ドレインが電位補償部からの電流を受け、ソースが低レベル電位を出力する電界効果トランジスタを含むと、低レベル電位の検値動作と低レベル電位を昇圧する電流の電流供給量の調整動作とが一のトランジスタによって行なわれるため、検値動作から電流供給動作までの伝達遅延が発生しないので、補償電位にまでプリチャージするプリチャージ電流を低減できる。また、プリチャージ電流が低レベル電位と対応してアナログ的に変化するため、該低レベル電位の変動を抑えられるので、ローデータが書き込まれたメモリセルの蓄積電荷量にばらつきが生じにくい。
【０２０５】
この場合に、複数のセンスアンプ回路のうちの活性状態のセンスアンプ回路に接続されているビット線対のうちのより低電位のビット線の電位が低レベル電位よりも高い状態にあるときに接地電位生成部が活性状態から非活性状態に遷移すると、低レベル電位の配線には、活性化されたビット線から電流が流入するため、低レベル電位を閾値電位にまで昇圧するための電位補償部からの電流量を減らすことができるので、該電位補償部の消費電流を確実に低減できる。
【０２０６】
本発明の半導体記憶装置において、閾値電位生成用半導体素子が第１の半導体素子と第２の半導体素子とからなり、低レベル電位生成手段が、低レベル電位が接地電位よりも高い電位となるように電流を供給することにより低レベル電位を補償する電位補償部と、接地電位制御部からの制御信号を受け、第１の半導体素子又は第２の半導体素子を選択する閾値電位生成用半導体素子選択手段とをさらに有していると、センスアンプに大電流が流れる期間と大電流が流れない期間とによって接地電位よりも高い低レベル電位を第１の半導体素子又は第２の半導体素子のいずれかを選択できるため、センスアンプに大電流が流れる期間に相対的にサイズが大きい半導体素子を用いれば、低レベル電位の過剰な上昇を抑制できる。また、大電流が流れない期間により相対的にサイズが小さい半導体素子を用いれば、該半導体素子のリーク電流による低レベル電位の低下を抑制できるので、電位補償部の消費電流を低減できる。
【０２０７】
本発明の半導体記憶装置において、メモリセルアレイを複数備え、複数のメモリセルアレイごとにおけるワード線が延びる方向に対して平行な側部に複数のセンスアンプ回路がそれぞれ隣接するように設けられてなる複数のセンスアンプ列と、複数のメモリセルアレイと複数のセンスアンプ列とからなるメモリコアブロックとを有し、低レベル電位生成手段が、メモリコアブロックにおける複数のセンスアンプ列が延びる方向に対して平行な両側部と隣接するように設けられていると、低レベル電位生成手段が、低レベル電位生成手段と各センスアンプ回路との実効的な抵抗値を下げられるため、配線抵抗の電圧降下に起因するセンススピードの劣化が生じにくくなる。さらに、同時に活性化される複数のセンスアンプ回路のそれぞれが低レベル電位生成手段と等距離に位置するため、同時に活性化されるセンスアンプ回路ごとの動作特性にばらつきが生じにくくなるので、記憶装置の読み出し動作及び書き込み動作が安定する。
【０２０８】
この場合に、低レベル電位生成手段の接地電位生成用半導体素子及び閾値電位生成用半導体素子並びにセンスアンプ列が有する半導体素子が、それぞれ半導体基板に連続して設けられた共有ウェルに形成されていると、互いに異なる導電型のウェルに形成された半導体素子（トランジスタ）同士の場合は、ラッチアップ等の不具合を回避するため、互いに所定の間隔をおいて形成する必要があるが、共有ウェル構造としているため、回路の集積度を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置における動的センスグランド方式を説明する機能構成図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置を示す部分的なブロック構成図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置におけるメモリセルアレイブロック、センスアンプブロック及びセンスアンプドライバ回路を示す回路図である。
【図４】本発明の第１の実施形態に係る半導体記憶装置におけるセンスアンプグランド回路を示す回路図である。
【図５】本発明の第１の実施形態に係る半導体記憶装置におけるＤＳＧ電位補償回路の動作特性を示す概念図である。
【図６】本発明の第１の実施形態に係る半導体記憶装置のタイミングチャート図である。
【図７】（ａ）及び（ｂ）は本発明の第１の実施形態に係るダイナミックセンスアンプグランド（ＤＳＧ）電位の電位変化を表わし、（ａ）は比較用であってＤＳＧ電位を接地電位に固定した場合の電位波形図であり、（ｂ）は第１の実施形態に係るセンスアンプグランド回路を用いた場合の電位波形図である。
【図８】本発明の第１の実施形態に係るＤＳＧプリチャージ回路に対する各ＭＥＭ信号の設定方法を説明するための一覧表である。
【図９】本発明の第２の実施形態に係る半導体記憶装置のレイアウトを示す構成図である。
【図１０】本発明の第２の実施形態に係る半導体記憶装置の断面構成であって、図９のＣ−Ｃ線におけるパッケージ封止後の半導体基板並びにその主面上に形成された素子及び配線を示す構成断面図である。
【図１１】本発明の第２の実施形態に係る半導体記憶装置の平面構成であって、図９のＣ−Ｃ線を囲む領域Ｆの拡大図である。
【図１２】本発明の第３の実施形態に係る半導体記憶装置におけるセンスアンプグランド回路を示す回路図である。
【図１３】本発明の第３の実施形態に係るセンスアンプグランド回路のタイミングチャート図である。
【図１４】本発明の第４の実施形態に係る半導体記憶装置におけるセンスアンプグランド回路を示す回路図である。
【図１５】本発明の第４の実施形態に係るセンスアンプグランド回路のタイミングチャート図である。
【図１６】一般的なＤＲＡＭの非選択状態のメモリセルと活性化されたセンスアンプとの接続関係を示す部分的な回路図である。
【図１７】従来のＤＲＡＭにおける昇圧センスグランド方式を説明するための機能構成図である。
【図１８】（ａ）及び（ｂ）はセンスアンプによる読み出し動作時におけるビット線対、センスアンプ用グランド電位ＳＡＮ及びセンスアンプ用電源電位ＳＡＰの電位変化を表わし、（ａ）は昇圧センスグランド方式を用いない場合の電位波形図であり、（ｂ）は昇圧センスグランド方式を用いた場合の電位波形図である。
【符号の説明】
１ 内部回路
２ 低レベル電位生成手段
３ ＤＳＧドライバ回路（接地電位生成部及び閾値電位生成部）
３１ 第１のｎＭＯＳトランジスタ（閾値電位生成用半導体素子）
３２ 第２のｎＭＯＳトランジスタ（接地電位生成用半導体素子）
４ 制御信号発生回路（接地電位制御部）
５ ＤＳＧ電位補償回路（電位補償部）
６ ＤＳＧ電位配線
１０ メモリセルアレイブロック
２０ センスアンプブロック
２１ センスアンプドライバ回路
２２ 制御回路ブロック
２３ センスアンプグランド回路（低レベル電位生成手段）
２４ センスアンプグランド回路（低レベル電位生成手段）
２５ センスアンプグランド回路（低レベル電位生成手段）
４０ ロウデコーダ
４１ ワード線ドライバ
４２ センスアンプ制御ブロック
１００ 領域
１０１ メモリセルアレイ
５１ メモリセル
５１ａ メモリセルトランジスタ
５１ｂ メモリセルキャパシタ
Ａ メモリセル
６０ 第１のデータ線
６１ 第２のデータ線
２０１ センスアンプ回路
２０２ｎ ｎＭＯＳトランジスタ
２０２ｐ ｐＭＯＳトランジスタ
２０３ プリチャージ用ｎＭＯＳトランジスタ
２０４ イコライズ用ｎＭＯＳトランジスタ
２０５ 第１の内部配線
２０６ 第２の内部配線
２０７ 第１のトランスファートランジスタ
２０８ 第２のトランスファートランジスタ
２０９ 第３のトランスファートランジスタ
２１１ ｎＭＯＳスイッチトランジスタ
２１２ インバータ回路
２１３ ｐＭＯＳスイッチトランジスタ
２１４ プリチャージ用ｎＭＯＳトランジスタ
２１５ イコライズ用ｎＭＯＳトランジスタ
２３１ ＤＳＧドライバ回路（接地電位生成部及び閾値電位生成部）
２３１ａ 第１のｎＭＯＳトランジスタ（閾値電位生成用半導体素子）
２３１ｂ 第２のｎＭＯＳトランジスタ（接地電位生成用半導体素子）
２３２ 制御信号発生回路（接地電位制御部）
２３２ａ 遅延回路
２３２ｂ ＮＡＮＤ回路
２３２ｃ インバータ回路
２３３ ＤＳＧ電位補償回路（電位補償部）
２３４ リファレンス電位生成回路（基準電位生成部）
２３４ａ ｐＭＯＳトランジスタ
２３４ｂ 第１のｎＭＯＳトランジスタ
２３４ｃ 第２のｎＭＯＳトランジスタ
２３５ ＤＳＧレベル検出回路
２３５ａ 第１のｐＭＯＳトランジスタ
２３５ｂ 第１の駆動トランジスタ
２３５ｃ 第２の駆動トランジスタ
２３５ｄ 第１のｎＭＯＳトランジスタ
２３５ｅ 第２のｎＭＯＳトランジスタ
２３５ｆ 第３のｎＭＯＳトランジスタ
２３６ シュミットトリガー回路
２３６ａ 第１のｐＭＯＳトランジスタ
２３６ｂ 第１のｎＭＯＳトランジスタ
２３６ｃ 第２のｐＭＯＳトランジスタ
２３６ｄ 第２のｎＭＯＳトランジスタ
２３６ｅ 第３のｐＭＯＳトランジスタ
２３７ ＤＳＧプリチャージ回路（電流供給能力切替手段）
２３７ａ 第１のＮＡＮＤ回路
２３７ｂ 第２のＮＡＮＤ回路
２３７ｃ 第３のＮＡＮＤ回路
２３７ｄ 第１のｐＭＯＳトランジスタ
２３７ｅ 第２のｐＭＯＳトランジスタ
２３７ｆ 第３のｐＭＯＳトランジスタ
２４１ ＤＳＧドライバ回路（接地電位生成部及び閾値電位生成部）
２４１ａ 第１のｎＭＯＳトランジスタ（閾値電位生成用半導体素子）
２４１ｂ 第２のｎＭＯＳトランジスタ（接地電位生成用半導体素子）
２４２ 制御信号発生回路（接地電位制御部）
２４２ａ 遅延回路
２４２ｂ インバータ回路
２４３ ＤＳＧ電位補償回路（電位補償部）
２４４ リファレンス電位生成回路（基準電位生成部）
２４４ａ ｐＭＯＳトランジスタ
２４４ｂ 第１のｎＭＯＳトランジスタ
２４４ｃ 第２のｎＭＯＳトランジスタ
２４４ｄ 第３のｎＭＯＳトランジスタ
２４５ ＤＳＧプリチャージ回路（電流供給能力切替手段）
２４５ａ 第１のインバータ回路
２４５ｂ 第２のインバータ回路
２４５ｃ 第３のインバータ回路
２４５ｄ 第１のｐＭＯＳトランジスタ
２４５ｅ 第２のｐＭＯＳトランジスタ
２４５ｆ 第３のｐＭＯＳトランジスタ
２４６ ＤＳＧレベル検出トランジスタ
２５１ ＤＳＧドライバ回路（接地電位生成部及び閾値電位生成部）
２５１ａ 第１のｎＭＯＳトランジスタ（第１の閾値電位生成用半導体素子）
２５１ｂ 第２のｎＭＯＳトランジスタ（接地電位生成用半導体素子）
２５２ ＤＳＧサブドライバ回路
２５２ａ ｎＭＯＳトランジスタ（第２の閾値電位生成用半導体素子）
２５３ ＤＳＧドライバ切替回路（閾値電位生成用半導体素子選択手段）
２５３ａ 遅延回路
２５３ｂ ＯＲ回路
２５３ｃ 第１のｎＭＯＳトランジスタ
２５３ｄ インバータ回路
２５３ｅ 第２のｎＭＯＳトランジスタ
３００ ＤＲＡＭチップ
３０１ インターフェイス回路ブロック
３０２ カラム制御ブロック
３０３ ロウ制御ブロック
３０４ メモリコアブロック
３０５ センスアンプグランド回路
３０６ ＤＳＧドライバ回路
３０７ センスアンプブロック
３０８ メモリセルアレイブロック
３１１ 第１のＤＳＧ電位配線
３１２ 第２のＤＳＧ電位配線
３１３ 第３のＤＳＧ電位配線
３１４ 第１のＮＳＧ信号配線
３１５ 第２のＮＳＧ電位配線
３２０ センスアンプ回路
３２１ センスアンプドライバ回路
３５０ 半導体基板
３５１ ｎ型ウェル領域
３５２ ｐ型ウェル領域
３５３ 素子分離領域
３５４ ｎ型拡散領域
３５５ ｐ型拡散領域
３５６Ａ 絶縁ゲート電極
３５６Ｂ 絶縁ゲート電極
３５６Ｃ 絶縁ゲート電極
３５６Ｄ 絶縁ゲート電極
３５６Ｅ 絶縁ゲート電極
３５７ 第１の層間絶縁膜
３５８Ａ ＶＳＳ電位配線
３５８Ｂ ＤＳＧ電位配線
３５８Ｃ ＶＳＳ電位配線
３５８Ｄ ＥＱ信号配線
３５８Ｅ ＶＤＤ電位配線
３５９ 第２の層間絶縁膜
３６０Ａ ＮＳＧ信号配線
３６０Ｂ ＳＥ信号配線
３６０Ｃ ＳＡＮ電位配線
３６０Ｄ ＳＡＰ電位配線
３６０Ｅ ／ＳＥ信号配線
３６１ 第３の層間絶縁膜
３６２ ＤＳＧ電位配線
ＤＳＧ ダイナミックセンスアンプグランド電位（低レベル電位）
ＰＳＧ トリガー出力信号
ＮＳＧ 内部制御信号
ＶＧＳ１ 第１のバイアス電圧値
ＶＧＳ２ 第２のバイアス電圧値
ＷＬ ワード線又はワード線信号
ＢＬ ビット線
／ＢＬ ビット相補線
ＳＥ センスアンプ駆動信号
ＥＱ イコライズ信号
ＳＡＰ センスアンプ用電源電位
ＳＡＮ センスアンプ用グランド電位
ＶＤＤ 電源電位
ＶＳＳ 接地電位
ＶＢＰ プリチャージ電位
ＶＣＰ セルプレート電位
ＶＢＢ バックゲート電位（基板電位）
ＶＴＮ１ 第１の閾値電位
ＶＴＮ２ 第２の閾値電位

Claims (16)

1. 半導体基板上に形成されており、
   複数のワード線と複数のビット線対との各交差部に設けられた複数のメモリセルを有するメモリセルアレイと、
   前記複数のビット線対ごとに設けられ、各ビット線対に読み出された電位差を増幅して出力する複数のセンスアンプ回路と、
   前記メモリセル、ビット線対及びセンスアンプ回路に印加される高レベル電位及び低レベル電位のうちの低レベル電位を生成して出力する低レベル電位生成手段とを備え、
   前記低レベル電位生成手段は、
   前記低レベル電位として接地電位とほぼ等しい第１の電位を生成する接地電位生成用半導体素子を有する接地電位生成部と、
   前記低レベル電位として前記閾値電位とほぼ等しい第２の電位を生成する閾値電位生成用半導体素子を有する閾値電位生成部と、
   前記接地電位生成用半導体素子の動作を制御する接地電位制御部とを有し、
   前記接地電位生成用半導体素子は、
   前記接地電位制御部からの制御信号を受け、プリチャージ期間中から、前記複数のセンスアンプ回路のうちの一部のセンスアンプ回路が活性化された時点から所定期間（Ｔ３期間内のｔｄからｔｅ）後までに、わたって活性化されることにより、前記第１の電位を生成し、
   前記閾値電位生成用半導体素子は、前記接地電位生成用半導体素子が活性化されていない期間（Ｔ３期間内のｔｅからｔｆ、Ｔ４及びＴ５）に前記第２の電位を生成することを特徴とする半導体記憶装置。
2. 半導体基板上に形成されており、
   複数のワード線と複数のビット線対との各交差部に設けられた複数のメモリセルを有するメモリセルアレイと、
   前記複数のビット線対ごとに設けられ、各ビット線対に読み出された電位差を増幅して出力する複数のセンスアンプ回路と、
   前記メモリセル、ビット線対及びセンスアンプ回路に印加される高レベル電位及び低レベル電位のうちの低レベル電位を生成して出力する低レベル電位生成手段とを備え、
   前記低レベル電位生成手段は、
   前記低レベル電位として接地電位とほぼ等しい第１の電位を生成する接地電位生成用半導体素子を有する接地電位生成部と、
   前記低レベル電位として前記閾値電位とほぼ等しい第２の電位を生成する閾値電位生成用半導体素子を有する閾値電位生成部と、
   前記接地電位生成用半導体素子の動作を制御する接地電位制御部とを有し、
   前記接地電位生成用半導体素子は、前記複数のセンスアンプ回路が非活性状態である期間中（Ｔ１、Ｔ２及びＴ６）及び前記複数のセンスアンプ回路のうちの一部のセンスアンプ回路が活性化された時点から所定の期間中（Ｔ３期間内のｔｄからｔｅ）に活性化されていることにより、前記第１の電位を生成し、
   前記閾値電位生成用半導体素子は、前記接地電位生成用半導体素子が活性化されていない期間（Ｔ３期間内のｔｅからｔｆ、Ｔ４及びＴ５）に前記第２の電位を生成することを特徴とする半導体記憶装置。
3. 前記低レベル電位生成手段は、
   前記閾値電位とほぼ同電位である基準電位を生成する基準電位生成部と、前記第２の電位が前記基準電位よりも高い電位となるように電流を供給することにより、前記第２の電位を補償する電位補償部とをさらに有し、
   前記基準電位生成部及び電位補償部は、前記接地電位生成部が活性化されていない（Ｔ３期間内のｔｅからｔｆ、Ｔ４及びＴ５）期間に動作することを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記複数のセンスアンプ回路のうちの活性状態のセンスアンプ回路に接続されている前記ビット線対のうちのより低電位のビット線の電位は、前記第２の電位よりも高い状態にあるときに前記接地電位生成部が活性状態から非活性状態に遷移することを特徴とする請求項３に記載の半導体記憶装置。
5. 前記電位補償部は、前記メモリセルアレイのメモリ容量に応じて前記電位補償部の電流供給能力を切り替える電流供給能力切替手段を有していることを特徴とする請求項３に記載の半導体記憶装置。
6. 前記電位補償部は、前記複数のセンスアンプ回路のうち、一の動作タイミングで活性化されるセンスアンプ回路の個数に応じて前記電位補償部の電流供給能力を切り替える電流供給能力切替手段を有していることを特徴とする請求項３に記載の半導体記憶装置。
7. 前記低レベル電位生成手段は、
   前記閾値電位のほぼ２倍の電位の基準電位を生成する基準電位生成部と、前記第２の電位が前記閾値電位とほぼ等しくなるように電流を供給することにより、前記低レベル電位を補償する電位補償部とをさらに有し、
   前記電位補償部は、ゲートが前記基準電位を受け、ドレインが前記電位補償部からの電流を受け、ソースが前記第２の電位を出力する電界効果トランジスタを含むことを特徴とする請求項１又は２に記載の半導体記憶装置。
8. 前記複数のセンスアンプ回路のうちの活性状態のセンスアンプ回路に接続されている前記ビット線対のうちのより低電位のビット線の電位は、前記第２の電位よりも高い状態にあるときに前記接地電位生成部が活性状態から非活性状態に遷移することを特徴とする請求項７に記載の半導体記憶装置。
9. 前記電位補償部は、前記メモリセルアレイのメモリ容量に応じて前記電位補償部の電流供給能力を切り替える電流供給能力切替手段を有していることを特徴とする請求項７に記載の半導体記憶装置。
10. 前記電位補償部は、前記複数のセンスアンプ回路のうち、一の動作タイミングで活性化されるセンスアンプ回路の個数に応じて前記電位補償部の電流供給能力を切り替える電流供給能力切替手段を有していることを特徴とする請求項７に記載の半導体記憶装置。
11. 前記閾値電位生成用半導体素子は、第１の半導体素子と第２の半導体素子とからなり、
    前記低レベル電位生成手段は、
    前記第２の電位が閾値電位よりも高い電位となるように電流を供給することにより、前記第２の電位を補償する電位補償部と、
    前記接地電位制御部からの制御信号を受け、前記第１の半導体素子又は前記第２の半導体素子を選択する閾値電位生成用半導体素子選択手段とをさらに有していることを特徴とする請求項１又は２に記載の半導体記憶装置。
12. 前記第２の半導体素子のサイズは前記第１の半導体素子のサイズよりも小さく、
    前記閾値電位生成用半導体素子選択手段は、前記複数のセンスアンプ回路のうちの一部のセンスアンプ回路が活性化された時点から前記所定期間中は前記第１の半導体素子からの出力を選択し、前記所定期間が経過した後に前記第２の半導体素子からの出力を選択することを特徴とする請求項１１に記載の半導体記憶装
    置。
13. 前記メモリセルアレイを複数備え、前記複数のメモリセルアレイごとにおける前記ワード線が延びる方向に対して平行な側部に前記複数のセンスアンプ回路がそれぞれ隣接するように設けられてなる複数のセンスアンプ列と、
    前記複数のメモリセルアレイと前記複数のセンスアンプ列とからなるメモリコアブロックとを有し、
    前記低レベル電位生成手段は、前記メモリコアブロックにおける前記複数のセンスアンプ列が延びる方向に対して平行な両側部と隣接するように設けられていることを特徴とする請求項１又は２に記載の半導体記憶装置。
14. 前記接地電位生成用半導体素子、前記閾値電位生成用半導体素子及び前記センスアンプ列が有する半導体素子は、それぞれ前記半導体基板に連続して設けられた共有ウェルに形成されていることを特徴とする請求項１３に記載の半導体記憶装置。
15. 前記接地電位生成用半導体素子はｎＭＯＳトランジスタであり、ソースが接地電位に接続され、ドレインが前記低レベル電位に接続され、ゲートが前記接地電位制御部からの制御信号に接続され、
    前記閾値電位生成用半導体素子はｎＭＯＳトランジスタであり、ソースが接地電位に接続され、ドレインとゲートが前記低レベル電位に共通接続されたダイオード構成であることを特徴とする請求項１〜１４いずれかに記載の半導体記憶装置。
16. 前記接地電位生成用半導体素子および前記閾値電位生成用半導体素子の基板は、接地電位よりも低い電位に接続されていることを特徴とする請求項１５に記載の半導体記憶装置。

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