JP3001657B2 - 半導体記憶装置 - Google Patents
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、単一供給電源型の半導
体記憶装置に関する。
体記憶装置に関する。
【０００２】半導体記憶装置では、外部供給電圧が単一
即ち電源の一端が０Ｖで、他端がＶCC例えば＋５Ｖであ
る場合、基板に負のバイアス電圧を与え、この基板バイ
アス電圧をチップ内で発生させている。
即ち電源の一端が０Ｖで、他端がＶCC例えば＋５Ｖであ
る場合、基板に負のバイアス電圧を与え、この基板バイ
アス電圧をチップ内で発生させている。
【０００３】
【従来の技術】基板バイアスを与える理由を、図６
（ａ）のＤＲＡＭで説明する。この図でＤ，Ｓ，Ｇはト
ランスファゲートになるＭＯＳトランジスタ、Ｃは電荷
（記憶データ）蓄積用のキャパシタであり、これらで１
トランジスタ、１キャパシタ型のＤＲＡＭメモリセルを
構成する。ドレインＤはビット線に接続し、ゲートはワ
ード線に接続し（ワード線の一部であり）、ワード線を
選択する（Ｈレベルにする）ことでドレインＤ、ソース
Ｓ間にチャネルができ、ビット線電位でキャパシタＣが
充電され（書込み）、またキャパシタＣの電位でビット
線電位が変えられる（読出し）。記憶データ１，０に対
しビット線電位はＶCC，０とすると、キャパシタＣのソ
ースＳ側従ってソース領域Ｓは、０書込みで０電位にな
り、１書込みでＶCCになる。
（ａ）のＤＲＡＭで説明する。この図でＤ，Ｓ，Ｇはト
ランスファゲートになるＭＯＳトランジスタ、Ｃは電荷
（記憶データ）蓄積用のキャパシタであり、これらで１
トランジスタ、１キャパシタ型のＤＲＡＭメモリセルを
構成する。ドレインＤはビット線に接続し、ゲートはワ
ード線に接続し（ワード線の一部であり）、ワード線を
選択する（Ｈレベルにする）ことでドレインＤ、ソース
Ｓ間にチャネルができ、ビット線電位でキャパシタＣが
充電され（書込み）、またキャパシタＣの電位でビット
線電位が変えられる（読出し）。記憶データ１，０に対
しビット線電位はＶCC，０とすると、キャパシタＣのソ
ースＳ側従ってソース領域Ｓは、０書込みで０電位にな
り、１書込みでＶCCになる。
【０００４】このようなメモリセルでは、基板ＳＵＢに
バイアスを与えない従って０電位にしておくと、０書込
みではソースＳと基板ＳＵＢの間のｐｎ接合が０バイア
スになる。このため、外部からの雑音即ち電源電圧ＶCC
や接地配線０Ｖの瞬間的変動、チップ内部で発生する雑
音により、メモリセルのキャパシタＣのセルプレート電
圧ＶCP（これは例えば分圧回路を用いてＶCC／２に設定
する）が変動すると、これに容量結合しているセルの蓄
積ノードの電圧（従ってソースＳの電圧）も変化し、こ
の変化で上記ｐｎ接合が順バイアスされ、電流が流れて
記憶データ０が１に変化してしまう恐れがある。そこで
基板バイアスを与え、基板ＳＵＢは例えば−３Ｖにして
おくと、データ０記憶時も上記ｐｎ接合には３Ｖの逆バ
イアスが加わることになり、雑音などで上記ＶCPの変動
が発生しても該ｐｎ接合が順バイアスされることはな
く、記憶データの破壊を回避することができる。基板バ
イアスはソース、ドレインの周囲の空乏層（点線で示
す）を広げ、接合容量を小さくする目的もある。
バイアスを与えない従って０電位にしておくと、０書込
みではソースＳと基板ＳＵＢの間のｐｎ接合が０バイア
スになる。このため、外部からの雑音即ち電源電圧ＶCC
や接地配線０Ｖの瞬間的変動、チップ内部で発生する雑
音により、メモリセルのキャパシタＣのセルプレート電
圧ＶCP（これは例えば分圧回路を用いてＶCC／２に設定
する）が変動すると、これに容量結合しているセルの蓄
積ノードの電圧（従ってソースＳの電圧）も変化し、こ
の変化で上記ｐｎ接合が順バイアスされ、電流が流れて
記憶データ０が１に変化してしまう恐れがある。そこで
基板バイアスを与え、基板ＳＵＢは例えば−３Ｖにして
おくと、データ０記憶時も上記ｐｎ接合には３Ｖの逆バ
イアスが加わることになり、雑音などで上記ＶCPの変動
が発生しても該ｐｎ接合が順バイアスされることはな
く、記憶データの破壊を回避することができる。基板バ
イアスはソース、ドレインの周囲の空乏層（点線で示
す）を広げ、接合容量を小さくする目的もある。
【０００５】基板バイアス発生回路は、直流を交流に変
換する変換器ＤＣ→ＡＣと整流回路ＲＥＣで構成され、
図６（ｂ）はその具体例回路を示す。図示のように変換
器ＤＣ→ＡＣはインバータを奇数個、リング状に接続し
てなる発振器で構成され、整流回路ＲＥＣはダイオード
Ｄ1 ，Ｄ2 とキャパシタＣ1 ，Ｃ2 で構成される。
換する変換器ＤＣ→ＡＣと整流回路ＲＥＣで構成され、
図６（ｂ）はその具体例回路を示す。図示のように変換
器ＤＣ→ＡＣはインバータを奇数個、リング状に接続し
てなる発振器で構成され、整流回路ＲＥＣはダイオード
Ｄ1 ，Ｄ2 とキャパシタＣ1 ，Ｃ2 で構成される。
【０００６】
【発明が解決しようとする課題】このようにメモリセル
の記憶内容を破壊しないために基板バイアスはＤＲＡ
Ｍ，ＳＲＡＭなどに必要であるが、メモリの集積度が上
り、チップ面積が大きくなってくると、基板バイアス発
生回路の負担が大きくなる。つまり実質的に大きな接合
の大きな容量を充電することになるので基板バイアス発
生回路は電流駆動能力が大きいことが必要になるが、電
流駆動能力がある回路はその回路自体の消費電力が大き
く、このようなものをチップに搭載することは、チップ
の静止状態での消費電力削減の要求に副わない。この矛
盾を解決する必要がある。
の記憶内容を破壊しないために基板バイアスはＤＲＡ
Ｍ，ＳＲＡＭなどに必要であるが、メモリの集積度が上
り、チップ面積が大きくなってくると、基板バイアス発
生回路の負担が大きくなる。つまり実質的に大きな接合
の大きな容量を充電することになるので基板バイアス発
生回路は電流駆動能力が大きいことが必要になるが、電
流駆動能力がある回路はその回路自体の消費電力が大き
く、このようなものをチップに搭載することは、チップ
の静止状態での消費電力削減の要求に副わない。この矛
盾を解決する必要がある。
【０００７】本発明はかかる点に鑑みてなされたもの
で、基板バイアスが不要になるようにしてメモリチップ
の消費電力の節減を図ることを目的とするものである。
で、基板バイアスが不要になるようにしてメモリチップ
の消費電力の節減を図ることを目的とするものである。
【０００８】
【課題を解決するための手段】図１に示すように本発明
では“０”書込みレベルを、０電圧（接地レベル）では
なく、それよりある電圧だけ上昇した電圧にする。図１
（ａ）は本発明の“０”書込みレベルを示し、図１
（ｂ）は従来の“０”書込みレベルを示す。“１”書込
みレベルはＶCCであるが、一般には回路素子での電圧降
下などでそれより若干下っている。
では“０”書込みレベルを、０電圧（接地レベル）では
なく、それよりある電圧だけ上昇した電圧にする。図１
（ａ）は本発明の“０”書込みレベルを示し、図１
（ｂ）は従来の“０”書込みレベルを示す。“１”書込
みレベルはＶCCであるが、一般には回路素子での電圧降
下などでそれより若干下っている。
【０００９】図１（ｃ）は基板ＳＵＢ上のメモリセルを
示す。Ｄ，Ｇ，ＳがそのトランスファゲートのＭＯＳト
ランジスタ、Ｃがデータ記憶用のキャパシタである。な
おここでは他の図と同じ部分には同じ符号が付してあ
る。図示のように基板ＳＵＢはグランドに接続し、図１
（ｂ）の従来例のように負電圧である基板バイアスＶBB
を与えることはない。
示す。Ｄ，Ｇ，ＳがそのトランスファゲートのＭＯＳト
ランジスタ、Ｃがデータ記憶用のキャパシタである。な
おここでは他の図と同じ部分には同じ符号が付してあ
る。図示のように基板ＳＵＢはグランドに接続し、図１
（ｂ）の従来例のように負電圧である基板バイアスＶBB
を与えることはない。
【００１０】図１（ｄ）は他の例を示し、本例では基板
ＳＵＢにウエルＷＥＬＬが形成され、メモリセルはこの
ウエルに形成される。本例では基板は上記ウエルにな
り、これを接地する。そして基板には正電圧本例ではＶ
CCを与える。従って等価回路に示すようにｐウエルとｎ
基板で形成するダイオードＤb は常に逆バイアスされ、
またｎ+ ソースとｐウエルとの間には図示極性のダイオ
ードＤa が入ることになる。
ＳＵＢにウエルＷＥＬＬが形成され、メモリセルはこの
ウエルに形成される。本例では基板は上記ウエルにな
り、これを接地する。そして基板には正電圧本例ではＶ
CCを与える。従って等価回路に示すようにｐウエルとｎ
基板で形成するダイオードＤb は常に逆バイアスされ、
またｎ+ ソースとｐウエルとの間には図示極性のダイオ
ードＤa が入ることになる。
【００１１】
【作用】“０”書込み電圧を０電圧ではなく、それより
正の電圧Ｖ0 にすると、ソース領域Ｓと基板との間のｐ
ｎ接合は基板を接地しただけでも逆バイアスされ、雑音
などによる記憶データの破壊が回避される。この結果、
基板バイアス発生回路は不要になり、基板バイアス発生
回路が消費する電力がなくなるので、メモリチップの消
費電力特にスタンバイ時の消費電力が削減される。
正の電圧Ｖ0 にすると、ソース領域Ｓと基板との間のｐ
ｎ接合は基板を接地しただけでも逆バイアスされ、雑音
などによる記憶データの破壊が回避される。この結果、
基板バイアス発生回路は不要になり、基板バイアス発生
回路が消費する電力がなくなるので、メモリチップの消
費電力特にスタンバイ時の消費電力が削減される。
【００１２】図１（ｃ）のｅ- は周辺回路からｐ−ＳＵ
Ｂへ出てきた電子を示し、これは逆バイアスで拡大され
た空乏層により阻止されてソース領域Ｓへ入ることはな
く、基板の接地線を通して排出される。図１（ｄ）のｈ
+ は周辺回路からｎ−ＳＵＢへ出てきたホールを示し、
これは＋ＶCCを加えられた該ｎ−ＳＵＢから接地ｐ−Ｗ
ＥＬＬへ入り、該ウエルの接地線を通して排出される。
この図１（ｄ）のウエルでは図１（ｃ）で述べた雑音電
子の排出も行なわれ、従ってこの図１（ｄ）の構造は雑
音電子および雑音ホールに対して強い。
Ｂへ出てきた電子を示し、これは逆バイアスで拡大され
た空乏層により阻止されてソース領域Ｓへ入ることはな
く、基板の接地線を通して排出される。図１（ｄ）のｈ
+ は周辺回路からｎ−ＳＵＢへ出てきたホールを示し、
これは＋ＶCCを加えられた該ｎ−ＳＵＢから接地ｐ−Ｗ
ＥＬＬへ入り、該ウエルの接地線を通して排出される。
この図１（ｄ）のウエルでは図１（ｃ）で述べた雑音電
子の排出も行なわれ、従ってこの図１（ｄ）の構造は雑
音電子および雑音ホールに対して強い。
【００１３】電圧Ｖ0 はノイズマージンＮＭを考えて適
当に定めるが、例えばＶCC＝３．３Ｖのとき０．２Ｖ〜
２．４Ｖにする。勿論この“０”書込み電圧Ｖ0 は
“１”書込み電圧（Ｖ1 とする) より低くなければなら
ず、このＶ0 とＶ1 の中に閾値を定めて確実にＨ／Ｌ検
出（データ０／１検出）が可能でなければならない。
当に定めるが、例えばＶCC＝３．３Ｖのとき０．２Ｖ〜
２．４Ｖにする。勿論この“０”書込み電圧Ｖ0 は
“１”書込み電圧（Ｖ1 とする) より低くなければなら
ず、このＶ0 とＶ1 の中に閾値を定めて確実にＨ／Ｌ検
出（データ０／１検出）が可能でなければならない。
【００１４】
【実施例】図２に本発明の実施例を示す。本例のＤＲＡ
Ｍはシェアドセンスアンプ（Shared Sense Amp) 構成を
とっており、センスアンプを構成するトランジスタＱ1
〜Ｑ4 に、ビット線選択ゲートＱ7 ，Ｑ8 がオンになる
ときビット線対ＢＬ１，／ＢＬ１が接続し、ビット線選
択ゲートＱ9 ，Ｑ10がオンになるときビット線対ＢＬ
２，／ＢＬ２が接続する。このセンスアンプはデータバ
スＤＢへコラムゲートＱ5 ，Ｑ6 を介して接続する。Ｌ
1 はセンスアンプの電源線で、トランジスタＱ16を介し
て電源ＶCCへ接続する。またＬ2 はセンスアンプの接地
線で、従来回路ならグランドへ接続するが、本発明では
Ｖ0 発生回路へトランジスタＱ11を介して接続する。φ
SEはセンスイネーブル、ＲＥはリードイネーブル、ＢＴ
１，ＢＴ２はビット線群選択信号である。
Ｍはシェアドセンスアンプ（Shared Sense Amp) 構成を
とっており、センスアンプを構成するトランジスタＱ1
〜Ｑ4 に、ビット線選択ゲートＱ7 ，Ｑ8 がオンになる
ときビット線対ＢＬ１，／ＢＬ１が接続し、ビット線選
択ゲートＱ9 ，Ｑ10がオンになるときビット線対ＢＬ
２，／ＢＬ２が接続する。このセンスアンプはデータバ
スＤＢへコラムゲートＱ5 ，Ｑ6 を介して接続する。Ｌ
1 はセンスアンプの電源線で、トランジスタＱ16を介し
て電源ＶCCへ接続する。またＬ2 はセンスアンプの接地
線で、従来回路ならグランドへ接続するが、本発明では
Ｖ0 発生回路へトランジスタＱ11を介して接続する。φ
SEはセンスイネーブル、ＲＥはリードイネーブル、ＢＴ
１，ＢＴ２はビット線群選択信号である。
【００１５】“０”書込み電圧Ｖ0 発生回路ＶＧは、ト
ランジスタＱ12〜Ｑ15、抵抗Ｒ10、キャパシタＣ10から
なる。トランジスタＱ15はＲＡＳに同期した信号φでオ
ンになり、センスアンプ活性化中のみオンになって本回
路をアクティブにする。これは低消費電力化を狙うもの
であるが、トランジスタＱ12へ供給する電流は数μＡ程
度であるから、Ｑ15は省略してもよい。キャパシタＣ10
も必要に応じて付加すればよい。
ランジスタＱ12〜Ｑ15、抵抗Ｒ10、キャパシタＣ10から
なる。トランジスタＱ15はＲＡＳに同期した信号φでオ
ンになり、センスアンプ活性化中のみオンになって本回
路をアクティブにする。これは低消費電力化を狙うもの
であるが、トランジスタＱ12へ供給する電流は数μＡ程
度であるから、Ｑ15は省略してもよい。キャパシタＣ10
も必要に応じて付加すればよい。
【００１６】このメモリの書込み／読出し動作は既知の
通りであるから説明は省略し、“０”書込み電圧Ｖ0 発
生回路の動作を次に説明すると、図から明らかなように
ノードＮ1 の電位はダイオード接続のトランジスタＱ12
がオンならこのトランジスタの閾値電圧Ｖth（０．４
Ｖ）である。このノードＮ1 の電圧をトランジスタＱ13
がそのゲートに受け、これがＱ13のＶthより高ければオ
ン、低ければオフになる。オフのときノードＮ2 は抵抗
Ｒ10により電源ＶCCへプルアップされ、従ってトランジ
スタＱ14はオンになり、ノードＮ1 をＶCCへプルアップ
する（但しＱ12があるのでＮ1 は上記Ｖthにとどま
る）。またオンのときノードＮ2 はグランドへプルダウ
ンされ、従ってトランジスタＱ14はオフになってプルア
ップが停止する。こうして電圧Ｖ0 発生回路ＶＧはノー
ドＮ1 にＶth＝０．４Ｖを発生し、これでメモリセルＭ
Ｃへの“０”書込み電圧は０Ｖ（接地電位）ではなく，
Ｖth＝０．４Ｖになる。
通りであるから説明は省略し、“０”書込み電圧Ｖ0 発
生回路の動作を次に説明すると、図から明らかなように
ノードＮ1 の電位はダイオード接続のトランジスタＱ12
がオンならこのトランジスタの閾値電圧Ｖth（０．４
Ｖ）である。このノードＮ1 の電圧をトランジスタＱ13
がそのゲートに受け、これがＱ13のＶthより高ければオ
ン、低ければオフになる。オフのときノードＮ2 は抵抗
Ｒ10により電源ＶCCへプルアップされ、従ってトランジ
スタＱ14はオンになり、ノードＮ1 をＶCCへプルアップ
する（但しＱ12があるのでＮ1 は上記Ｖthにとどま
る）。またオンのときノードＮ2 はグランドへプルダウ
ンされ、従ってトランジスタＱ14はオフになってプルア
ップが停止する。こうして電圧Ｖ0 発生回路ＶＧはノー
ドＮ1 にＶth＝０．４Ｖを発生し、これでメモリセルＭ
Ｃへの“０”書込み電圧は０Ｖ（接地電位）ではなく，
Ｖth＝０．４Ｖになる。
【００１７】電圧Ｖ0 を発生するには、ダイオード接続
のトランジスタＱ12のみでもよい。しかしＱ12だけでは
例えばあるワード線が選択状態を続けたとき、センスア
ンプはＣＭＯＳ型であるから定常電流は流さず、このた
めトランジスタＱ12のサブスレッショルド電流によって
僅かな電流が流れるだけで、Ｖ0 が低下してしまう恐れ
がある（Ｑ12に充分な電流を流して初めて０．４Ｖが出
る）。トランジスタＱ13，Ｑ14，抵抗Ｒ10はこの問題に
対処するもの（リーク補償用）で、上述の動作でノード
Ｎ1 の電位Ｖ0 をＱ12のＶthである０．４Ｖに自動的に
制御する。
のトランジスタＱ12のみでもよい。しかしＱ12だけでは
例えばあるワード線が選択状態を続けたとき、センスア
ンプはＣＭＯＳ型であるから定常電流は流さず、このた
めトランジスタＱ12のサブスレッショルド電流によって
僅かな電流が流れるだけで、Ｖ0 が低下してしまう恐れ
がある（Ｑ12に充分な電流を流して初めて０．４Ｖが出
る）。トランジスタＱ13，Ｑ14，抵抗Ｒ10はこの問題に
対処するもの（リーク補償用）で、上述の動作でノード
Ｎ1 の電位Ｖ0 をＱ12のＶthである０．４Ｖに自動的に
制御する。
【００１８】図３に図２のメモリの動作波形を示す。メ
モリの書込み又はリフレッシュに当ってＲＡＳバーが立
下り、選択ワード線ＷＬの電位が上る。これでメモリセ
ルＭＣのトランスファゲートがオンになり、セルキャパ
シタに記憶しているデータがビット線ＢＬ，／ＢＬに出
てくる。本例ではＢＬがＨに立上り、／ＢＬがＬに立下
るとしている。Ｌレベルは本来なら０Ｖであるが、本発
明では０．４〜２．４Ｖ、本例では０．４Ｖであり、／
ＢＬはこの０．４Ｖに立下る。Ｈレベルは本例では２．
４Ｖであり、ＢＬはこの２．４Ｖに立上る。ビット線Ｂ
ＬのＨレベルである２．４Ｖは、ビット線群選択信号Ｂ
Ｔの電圧をチップ内安定化電源より供給することでこの
ようにし、これでＢＬのＨレベルのＶCC依存性を小さく
している。
モリの書込み又はリフレッシュに当ってＲＡＳバーが立
下り、選択ワード線ＷＬの電位が上る。これでメモリセ
ルＭＣのトランスファゲートがオンになり、セルキャパ
シタに記憶しているデータがビット線ＢＬ，／ＢＬに出
てくる。本例ではＢＬがＨに立上り、／ＢＬがＬに立下
るとしている。Ｌレベルは本来なら０Ｖであるが、本発
明では０．４〜２．４Ｖ、本例では０．４Ｖであり、／
ＢＬはこの０．４Ｖに立下る。Ｈレベルは本例では２．
４Ｖであり、ＢＬはこの２．４Ｖに立上る。ビット線Ｂ
ＬのＨレベルである２．４Ｖは、ビット線群選択信号Ｂ
Ｔの電圧をチップ内安定化電源より供給することでこの
ようにし、これでＢＬのＨレベルのＶCC依存性を小さく
している。
【００１９】電圧Ｖ0 は電源電圧ＶCCの１／10以上であ
ることが望ましい。何故なら一般的にメモリの使用状態
として電源電圧（接地電圧を含めて）は印加電源電圧の
１０％程度の変動が許され、この最大の変動に対してセ
ルプレート電圧ＶCPが完全に追従した場合は蓄積ノード
の電圧も電源電圧の１０％変化するから、これでも接合
が順バイアスにならないためにはＶ0 ≧＝ＶCC／10とす
るのが望ましい。なおこれは図４（ａ）に示すようなＶ
CP＝ＶCCの場合であり、ＶCP＝ＶCC／２ならＶCPの変動
はＶCCの変動の半分になり、Ｖ0 ≧ＶCC／20でよいこと
になる。
ることが望ましい。何故なら一般的にメモリの使用状態
として電源電圧（接地電圧を含めて）は印加電源電圧の
１０％程度の変動が許され、この最大の変動に対してセ
ルプレート電圧ＶCPが完全に追従した場合は蓄積ノード
の電圧も電源電圧の１０％変化するから、これでも接合
が順バイアスにならないためにはＶ0 ≧＝ＶCC／10とす
るのが望ましい。なおこれは図４（ａ）に示すようなＶ
CP＝ＶCCの場合であり、ＶCP＝ＶCC／２ならＶCPの変動
はＶCCの変動の半分になり、Ｖ0 ≧ＶCC／20でよいこと
になる。
【００２０】データ“０”の書込み電圧を０Ｖより高い
Ｖ0 とするとビット線振幅などが小になる、メモリセル
へ蓄積する電荷量が減る、等のことはある。しかしメモ
リ動作はこれでも支障なく、このためビット線振幅など
を小にする傾向がある。これはビット線のＨレベルを下
げることで実現できるが、本発明ではビット線のＬレベ
ルを上げることでも実現していることになる。
Ｖ0 とするとビット線振幅などが小になる、メモリセル
へ蓄積する電荷量が減る、等のことはある。しかしメモ
リ動作はこれでも支障なく、このためビット線振幅など
を小にする傾向がある。これはビット線のＨレベルを下
げることで実現できるが、本発明ではビット線のＬレベ
ルを上げることでも実現していることになる。
【００２１】ワード線の選択レベルはＶCC、非選択レベ
ル（リセット電圧）は０Ｖ、が一般的であるが、“０”
書込み電圧Ｖ0 をＶ0 ＞０とする本発明では、ワード線
に非選択レベルを０Ｖでなくそれより高い例えばＶ0 に
することができる。図３のＷＬ曲線の点線部はこの状態
を示す。このようにすると、ワード線の立上りが速くな
る。図４（ｂ）にこの場合のワード線選択回路を示す。
ワード線ＷＬはローデコーダＲＤの出力を受けるＣＭＯ
ＳインバータＱ21，Ｑ22で駆動され、このＣＭＯＳイン
バータの接地が、図２の電圧Ｖ0 発生回路ＶＧを介して
行なわれる。従ってワード線ＷＬの非選択レベルはＶ0
である。
ル（リセット電圧）は０Ｖ、が一般的であるが、“０”
書込み電圧Ｖ0 をＶ0 ＞０とする本発明では、ワード線
に非選択レベルを０Ｖでなくそれより高い例えばＶ0 に
することができる。図３のＷＬ曲線の点線部はこの状態
を示す。このようにすると、ワード線の立上りが速くな
る。図４（ｂ）にこの場合のワード線選択回路を示す。
ワード線ＷＬはローデコーダＲＤの出力を受けるＣＭＯ
ＳインバータＱ21，Ｑ22で駆動され、このＣＭＯＳイン
バータの接地が、図２の電圧Ｖ0 発生回路ＶＧを介して
行なわれる。従ってワード線ＷＬの非選択レベルはＶ0
である。
【００２２】ワード線の非選択レベルは、この状態では
メモリセルのトランスファゲートが閉じるように選定さ
れ、データ０の書込み電圧が０Ｖならワード線非選択レ
ベルも０Ｖでよい（これでノイズマージンはＶthだけあ
る）。従ってデータ０の書込み電圧が本発明のように例
えば０．４Ｖなら、ワード線非選択レベルも０．４Ｖで
よい（これでノイズマージンはＶthになる）。勿論、デ
ータ０の書込み電圧Ｖ0 が０．４Ｖでもワード線非選択
レベルは従来通り０Ｖとしてもよく、この方がノイズマ
ージンは高くなる。
メモリセルのトランスファゲートが閉じるように選定さ
れ、データ０の書込み電圧が０Ｖならワード線非選択レ
ベルも０Ｖでよい（これでノイズマージンはＶthだけあ
る）。従ってデータ０の書込み電圧が本発明のように例
えば０．４Ｖなら、ワード線非選択レベルも０．４Ｖで
よい（これでノイズマージンはＶthになる）。勿論、デ
ータ０の書込み電圧Ｖ0 が０．４Ｖでもワード線非選択
レベルは従来通り０Ｖとしてもよく、この方がノイズマ
ージンは高くなる。
【００２３】図５にメモリセルの構造を断面図で示す。
ｎ型基板にｐ型ウエルが形成され、このｐウエルにメモ
リセルが２つ対になって構成される。Ｄはこれらのメモ
リセルのトランスファゲートを構成するＭＯＳトランジ
スタの共通ゲートで、これにビット線ＢＬが接続する。
このトランジスタのゲートＧはワード線ＷＬの一部であ
る。ソースＳにはそれぞれ多結晶シリコンの電極Ｅ1 が
接続し、これに誘電体を介して対向して多結晶シリコン
電極Ｅ2 があり、これらの電極Ｅ1 ，Ｅ2 がセルキャパ
シタＣを構成する。基板ＳＵＢにはＶCC＝３．３Ｖを加
え、ウエルは接地して、基板−ウエル間のｐｎ接合を逆
バイアスする。セルへはデータ“０”として０．４Ｖを
書込み、これでｎ+ ソースＳ−ｐ+ ウエル間のｐｎ接合
が“０”記憶状態でも逆バイアスされ、ＶCPまたはウエ
ルの接地電位が若干変動しても、この変動が０．４Ｖ以
内なら問題ない。なお図５のＳｉＯ2 はフィールド酸化
膜、ｐ−ＭＯＳメモリの周辺回路を構成するｐ−ＭＯＳ
トランジスタである。
ｎ型基板にｐ型ウエルが形成され、このｐウエルにメモ
リセルが２つ対になって構成される。Ｄはこれらのメモ
リセルのトランスファゲートを構成するＭＯＳトランジ
スタの共通ゲートで、これにビット線ＢＬが接続する。
このトランジスタのゲートＧはワード線ＷＬの一部であ
る。ソースＳにはそれぞれ多結晶シリコンの電極Ｅ1 が
接続し、これに誘電体を介して対向して多結晶シリコン
電極Ｅ2 があり、これらの電極Ｅ1 ，Ｅ2 がセルキャパ
シタＣを構成する。基板ＳＵＢにはＶCC＝３．３Ｖを加
え、ウエルは接地して、基板−ウエル間のｐｎ接合を逆
バイアスする。セルへはデータ“０”として０．４Ｖを
書込み、これでｎ+ ソースＳ−ｐ+ ウエル間のｐｎ接合
が“０”記憶状態でも逆バイアスされ、ＶCPまたはウエ
ルの接地電位が若干変動しても、この変動が０．４Ｖ以
内なら問題ない。なお図５のＳｉＯ2 はフィールド酸化
膜、ｐ−ＭＯＳメモリの周辺回路を構成するｐ−ＭＯＳ
トランジスタである。
【００２４】
【発明の効果】以上説明したように本発明により基板バ
イアス発生回路が不要になり、低消費電力化、チップ面
積の節減などが図れる。勿論基板バイアスを加えなくて
もメモリ動作に支障はない。
イアス発生回路が不要になり、低消費電力化、チップ面
積の節減などが図れる。勿論基板バイアスを加えなくて
もメモリ動作に支障はない。
【図１】本発明の原理図である。
【図２】本発明の実施例を示す回路図である。
【図３】図２の動作説明図である。
【図４】各部の回路図である。
【図５】メモリセルの構造を示す断面図である。
【図６】従来例説明図である。
Ｖ0 データ“０”書込み電圧 Ｇ，Ｄ，Ｓ メモリセルのゲート、ドレイン、ソー
ス Ｃ メモリセルのキャパシタ ＢＬ ビット線 Ｑ1 〜Ｑ4 センスアンプのトランジスタ
ス Ｃ メモリセルのキャパシタ ＢＬ ビット線 Ｑ1 〜Ｑ4 センスアンプのトランジスタ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｆ (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407
Claims (4)
- 【請求項１】 メモリセルへの“０”書込み電圧レベル
を、電源電圧の１０分の１以上かつ電源電圧以下であっ
て、“１”書込み電圧レベルより低い電圧とし、さらに
ワード線の非選択レベルを、０より大きく前記“０”書
込み電圧レベル以下である電圧とし、 基板を接地したこと を特徴とする半導体記憶装置。 - 【請求項２】 ビット線のセンスアンプ接地線が、
“０”書込み電圧レベルを発生する電圧発生回路を介し
て接地される半導体記憶装置であって、 前記電圧発生回路は、 電源電圧の１０分の１以上かつ電源電圧以下であって、
“１”書込み電圧レベルより低い電圧である“０”書込
み電圧レベルを発生するダイオード接続されたトランジ
スタと、 前記“０”書込み電圧レベルの低下を防止するリーク補
償用回路と、 を有することを特徴とする半導体記憶装置。 - 【請求項３】 前記リーク補償用回路は、 前記“０”書込み電圧レベルが低下した場合にはプルア
ップ動作を行うことにより、該“０”書込み電圧レベル
を電源電圧の１０分の１以上かつ電源電圧以下であっ
て、“１”書込み電圧レベルより低い電圧に維持するこ
と を特徴とする請求項２記載 の半導体記憶装置。 - 【請求項４】 ワード線の非選択レベルを、０より大き
く前記“０”書込み電圧レベル以下である電圧にしたこ
と を特徴とする請求項２又は請求項３に記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3059598A JP3001657B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3059598A JP3001657B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04276381A JPH04276381A (ja) | 1992-10-01 |
| JP3001657B2 true JP3001657B2 (ja) | 2000-01-24 |
Family
ID=13117846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3059598A Expired - Lifetime JP3001657B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001657B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3569310B2 (ja) | 1993-10-14 | 2004-09-22 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US7123530B2 (en) * | 2003-10-09 | 2006-10-17 | Micron Technology, Inc. | AC sensing for a resistive memory |
-
1991
- 1991-03-01 JP JP3059598A patent/JP3001657B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04276381A (ja) | 1992-10-01 |
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