JPH04276381A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04276381A JPH04276381A JP3059598A JP5959891A JPH04276381A JP H04276381 A JPH04276381 A JP H04276381A JP 3059598 A JP3059598 A JP 3059598A JP 5959891 A JP5959891 A JP 5959891A JP H04276381 A JPH04276381 A JP H04276381A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- vcc
- substrate
- level
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000003990 capacitor Substances 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、単一供給電源型の半導
体記憶装置に関する。半導体記憶装置では、外部供給電
圧が単一即ち電源の一端が０Ｖで、他端がＶＣＣ例えば
＋５Ｖである場合、基板に負のバイアス電圧を与え、こ
の基板バイアス電圧をチップ内で発生させている。
体記憶装置に関する。半導体記憶装置では、外部供給電
圧が単一即ち電源の一端が０Ｖで、他端がＶＣＣ例えば
＋５Ｖである場合、基板に負のバイアス電圧を与え、こ
の基板バイアス電圧をチップ内で発生させている。
【０００２】
【従来の技術】基板バイアスを与える理由を、図６（ａ
）のＤＲＡＭで説明する。この図でＤ，Ｓ，Ｇはトラン
スファゲートになるＭＯＳトランジスタ、Ｃは電荷（記
憶データ）蓄積用のキャパシタであり、これらで１トラ
ンジスタ、１キャパシタ型のＤＲＡＭメモリセルを構成
する。ドレインＤはビット線に接続し、ゲートはワード
線に接続し（ワード線の一部であり）、ワード線を選択
する（Ｈレベルにする）ことでドレインＤ、ソースＳ間
にチャネルができ、ビット線電位でキャパシタＣが充電
され（書込み）、またキャパシタＣの電位でビット線電
位が変えられる（読出し）。記憶データ１，０に対しビ
ット線電位はＶＣＣ，０とすると、キャパシタＣのソー
スＳ側従ってソース領域Ｓは０書込みで０電位になり、
１書込みでＶＣＣになる。
）のＤＲＡＭで説明する。この図でＤ，Ｓ，Ｇはトラン
スファゲートになるＭＯＳトランジスタ、Ｃは電荷（記
憶データ）蓄積用のキャパシタであり、これらで１トラ
ンジスタ、１キャパシタ型のＤＲＡＭメモリセルを構成
する。ドレインＤはビット線に接続し、ゲートはワード
線に接続し（ワード線の一部であり）、ワード線を選択
する（Ｈレベルにする）ことでドレインＤ、ソースＳ間
にチャネルができ、ビット線電位でキャパシタＣが充電
され（書込み）、またキャパシタＣの電位でビット線電
位が変えられる（読出し）。記憶データ１，０に対しビ
ット線電位はＶＣＣ，０とすると、キャパシタＣのソー
スＳ側従ってソース領域Ｓは０書込みで０電位になり、
１書込みでＶＣＣになる。
【０００３】このようなメモリセルでは、基板ＳＵＢに
バイアスを与えない従って０電位にしておくと、０書込
みではソースＳと基板ＳＵＢの間のｐｎ接合が０バイア
スになる。このため、外部からの雑音即ち電源電圧ＶＣ
Ｃや接地配線０Ｖの瞬間的変動、チップ内部で発生する
雑音により、メモリセルのキャパシタＣのセルプレート
電圧Ｖｃｐ （これは例えば分圧回路を用いてＶＣＣ／
２に設定する）が変動すると、これに容量結合している
セルの蓄積ノードの電圧（従ってソースＳの電圧）も変
化し、この変化で上記ｐｎ接合が順バイアスされ、電流
が流れて記憶データ０が１に変化してしまう恐れがある
。そこで基板バイアスを与え、基板ＳＵＢは例えば−３
Ｖにしておくと、データ０記憶時も上記ｐｎ接合には３
Ｖの逆バイアスが加わることになり、雑音などで上記Ｖ
ｃｐの変動が発生しても該ｐｎ接合が順バイアスされる
ことはなく、記憶データの破壊を回避することができる
。基板バイアスはソース、ドレインの周囲の空乏層（点
線で示す）を広げ、接合容量を小さくする目的もある。
バイアスを与えない従って０電位にしておくと、０書込
みではソースＳと基板ＳＵＢの間のｐｎ接合が０バイア
スになる。このため、外部からの雑音即ち電源電圧ＶＣ
Ｃや接地配線０Ｖの瞬間的変動、チップ内部で発生する
雑音により、メモリセルのキャパシタＣのセルプレート
電圧Ｖｃｐ （これは例えば分圧回路を用いてＶＣＣ／
２に設定する）が変動すると、これに容量結合している
セルの蓄積ノードの電圧（従ってソースＳの電圧）も変
化し、この変化で上記ｐｎ接合が順バイアスされ、電流
が流れて記憶データ０が１に変化してしまう恐れがある
。そこで基板バイアスを与え、基板ＳＵＢは例えば−３
Ｖにしておくと、データ０記憶時も上記ｐｎ接合には３
Ｖの逆バイアスが加わることになり、雑音などで上記Ｖ
ｃｐの変動が発生しても該ｐｎ接合が順バイアスされる
ことはなく、記憶データの破壊を回避することができる
。基板バイアスはソース、ドレインの周囲の空乏層（点
線で示す）を広げ、接合容量を小さくする目的もある。
【０００４】基板バイアス発生回路は、直流を交流に変
換する変換器ＤＣ→ＡＣと整流回路ＲＥＣで構成され、
図６（ｂ）はその具体例回路を示す。図示のように変換
器ＤＣ→ＡＣはインバータを奇数個、リング状に接続し
てなる発振器で構成され、整流回路ＲＥＣはダイオード
Ｄ１ ，Ｄ２ とキャパシタＣ１ ，Ｃ２ で構成され
る。
換する変換器ＤＣ→ＡＣと整流回路ＲＥＣで構成され、
図６（ｂ）はその具体例回路を示す。図示のように変換
器ＤＣ→ＡＣはインバータを奇数個、リング状に接続し
てなる発振器で構成され、整流回路ＲＥＣはダイオード
Ｄ１ ，Ｄ２ とキャパシタＣ１ ，Ｃ２ で構成され
る。
【０００５】
【発明が解決しようとする課題】このようにメモリセル
の記憶内容を破壊しないために基板バイアスはＤＲＡＭ
，ＳＲＡＭなどに必要であるが、メモリの集積度が上り
、チップ面積が大きくなってくると、基板バイアス発生
回路の負担が大きくなる。つまり実質的に大きな接合の
大きな容量を充電することになるので基板バイアス発生
回路は電流駆動能力が大きいことが必要になるが、電流
駆動能力がある回路はその回路自体の消費電力が大きく
、このようなものをチップに搭載することは、チップの
静止状態での消費電力削減の要求に副わない。この矛盾
を解決する必要がある。本発明はかゝる点に鑑みてなさ
れたもので、基板バイアスが不要になるようにしてメモ
リチップの消費電力の節減を図ることを目的とするもの
である。
の記憶内容を破壊しないために基板バイアスはＤＲＡＭ
，ＳＲＡＭなどに必要であるが、メモリの集積度が上り
、チップ面積が大きくなってくると、基板バイアス発生
回路の負担が大きくなる。つまり実質的に大きな接合の
大きな容量を充電することになるので基板バイアス発生
回路は電流駆動能力が大きいことが必要になるが、電流
駆動能力がある回路はその回路自体の消費電力が大きく
、このようなものをチップに搭載することは、チップの
静止状態での消費電力削減の要求に副わない。この矛盾
を解決する必要がある。本発明はかゝる点に鑑みてなさ
れたもので、基板バイアスが不要になるようにしてメモ
リチップの消費電力の節減を図ることを目的とするもの
である。
【０００６】
【課題を解決するための手段】図１に示すように本発明
では“０”書込みレベルを、０電圧（接地レベル）では
なく、それよりある電圧だけ上昇した電圧にする。図１
（ａ）は本発明の“０”書込みレベルを示し、図１（ｂ
）は従来の“０”書込みレベルを示す。“１”書込みレ
ベルはＶＣＣであるが、一般には回路素子での電圧降下
などでそれより若干下っている。
では“０”書込みレベルを、０電圧（接地レベル）では
なく、それよりある電圧だけ上昇した電圧にする。図１
（ａ）は本発明の“０”書込みレベルを示し、図１（ｂ
）は従来の“０”書込みレベルを示す。“１”書込みレ
ベルはＶＣＣであるが、一般には回路素子での電圧降下
などでそれより若干下っている。
【０００７】図１（ｃ）は基板ＳＵＢ上のメモリセルを
示す。Ｄ，Ｇ，ＳがそのトランスファゲートのＭＯＳト
ランジスタ、Ｃがデータ記憶用のキャパシタである。な
おこゝでは他の図と同じ部分には同じ符号が付してある
。図示のように基板ＳＵＢはグランドに接続し、図１（
ｂ）の従来例のように負電圧である基板バイアスＶＢＢ
を与えることはない。図１（ｄ）は他の例を示し、本例
では基板ＳＵＢにウエルＷＥＬＬが形成され、メモリセ
ルはこのウエルに形成される。本例では基板は上記ウエ
ルになり、これを接地する。そして基板には正電圧本例
ではＶＣＣを与える。従って等価回路に示すようにｐウ
エルとｎ基板で形成するダイオードＤｂ は常に逆バイ
アスされ、またｎ＋ ソースとｐウエルとの間には図示
極性のダイオードＤａ が入ることになる。
示す。Ｄ，Ｇ，ＳがそのトランスファゲートのＭＯＳト
ランジスタ、Ｃがデータ記憶用のキャパシタである。な
おこゝでは他の図と同じ部分には同じ符号が付してある
。図示のように基板ＳＵＢはグランドに接続し、図１（
ｂ）の従来例のように負電圧である基板バイアスＶＢＢ
を与えることはない。図１（ｄ）は他の例を示し、本例
では基板ＳＵＢにウエルＷＥＬＬが形成され、メモリセ
ルはこのウエルに形成される。本例では基板は上記ウエ
ルになり、これを接地する。そして基板には正電圧本例
ではＶＣＣを与える。従って等価回路に示すようにｐウ
エルとｎ基板で形成するダイオードＤｂ は常に逆バイ
アスされ、またｎ＋ ソースとｐウエルとの間には図示
極性のダイオードＤａ が入ることになる。
【０００８】
【作用】“０”書込み電圧を０電圧ではなく、それより
正の電圧Ｖ０ にすると、ソース領域Ｓと基板との間の
ｐｎ接合は基板を接地しただけでも逆バイアスされ、雑
音などによる記憶データの破壊が回避される。この結果
、基板バイアス発生回路は不要になり、基板バイアス発
生回路が消費する電力がなくなるので、メモリチップの
消費電力特にスタンバイ時の消費電力が削減される。図
１（ｃ）のｅ− は周辺回路からｐ−ＳＵＢは出てきた
電子を示し、これは逆バイアスで拡大された空乏層によ
り阻止されてソース領域Ｓへ入ることはなく、基板の接
地線を通して排出される。図１（ｄ）のｈ＋ は周辺回
路からｎ−ＳＵＢへ出てきたホールを示し、これは＋Ｖ
ＣＣを加えられた該ｎ−ＳＵＢから接地ｐ−ＷＥＬＬへ
入り、該ウエルの接地線を通して排出される。この図１
（ｄ）のウエルでは図１（ｃ）で述べた雑音電子の排出
も行なわれ、従ってこの図１（ｄ）の構造は雑音電子お
よび雑音ホールに対して強い。
正の電圧Ｖ０ にすると、ソース領域Ｓと基板との間の
ｐｎ接合は基板を接地しただけでも逆バイアスされ、雑
音などによる記憶データの破壊が回避される。この結果
、基板バイアス発生回路は不要になり、基板バイアス発
生回路が消費する電力がなくなるので、メモリチップの
消費電力特にスタンバイ時の消費電力が削減される。図
１（ｃ）のｅ− は周辺回路からｐ−ＳＵＢは出てきた
電子を示し、これは逆バイアスで拡大された空乏層によ
り阻止されてソース領域Ｓへ入ることはなく、基板の接
地線を通して排出される。図１（ｄ）のｈ＋ は周辺回
路からｎ−ＳＵＢへ出てきたホールを示し、これは＋Ｖ
ＣＣを加えられた該ｎ−ＳＵＢから接地ｐ−ＷＥＬＬへ
入り、該ウエルの接地線を通して排出される。この図１
（ｄ）のウエルでは図１（ｃ）で述べた雑音電子の排出
も行なわれ、従ってこの図１（ｄ）の構造は雑音電子お
よび雑音ホールに対して強い。
【０００９】電圧Ｖ０ はノイズマージンＮＭを考えて
適当に定めるが、例えばＶＣＣ＝３．３Ｖのとき０．２
Ｖ〜２．４Ｖにする。勿論この“０”書込み電圧Ｖ０
は“１”書込み電圧（Ｖ１ とする）より低くなければ
ならず、このＶ０ とＶ１ の中に閾値を定めて確実に
Ｈ／Ｌ検出（データ０／１検出）が可能でなければなら
ない。
適当に定めるが、例えばＶＣＣ＝３．３Ｖのとき０．２
Ｖ〜２．４Ｖにする。勿論この“０”書込み電圧Ｖ０
は“１”書込み電圧（Ｖ１ とする）より低くなければ
ならず、このＶ０ とＶ１ の中に閾値を定めて確実に
Ｈ／Ｌ検出（データ０／１検出）が可能でなければなら
ない。
【００１０】
【実施例】図２に本発明の実施例を示す。本例のＤＲＡ
Ｍはシェアドセンスアンプ（Ｓｈａｒｅｄ Ｓｅｎｓｅ
Ａｍｐ）構成をとっており、センスアンプを構成する
トランジスタＱ１ 〜Ｑ４ に、ビット線選択ゲートＱ
７ ，Ｑ８ がオンになるときビット線対ＢＬ１，／Ｂ
Ｌ１が接続し、ビット線選択ゲートＱ９ ，Ｑ１０がオ
ンになるときビット線対ＢＬ２，／ＢＬ２が接続する。 このセンスアンプはデータバスＤＢへコラムゲートＱ５
，Ｑ６ を介して接続する。Ｌ１ はセンスアンプの
電源線で、トランジスタＱ１６を介して電源ＶＣＣへ接
続する。またＬ２ はセンスアンプの接地線で、従来回
路ならグランドへ接続するが、本発明ではＶ０ 発生回
路へトランジスタＱ１１を介して接続する。φＳＥはセ
ンスイネーブル、ＲＥはリードイネーブル、ＢＴ１，Ｂ
Ｔ２はビット線群選択各信号である。
Ｍはシェアドセンスアンプ（Ｓｈａｒｅｄ Ｓｅｎｓｅ
Ａｍｐ）構成をとっており、センスアンプを構成する
トランジスタＱ１ 〜Ｑ４ に、ビット線選択ゲートＱ
７ ，Ｑ８ がオンになるときビット線対ＢＬ１，／Ｂ
Ｌ１が接続し、ビット線選択ゲートＱ９ ，Ｑ１０がオ
ンになるときビット線対ＢＬ２，／ＢＬ２が接続する。 このセンスアンプはデータバスＤＢへコラムゲートＱ５
，Ｑ６ を介して接続する。Ｌ１ はセンスアンプの
電源線で、トランジスタＱ１６を介して電源ＶＣＣへ接
続する。またＬ２ はセンスアンプの接地線で、従来回
路ならグランドへ接続するが、本発明ではＶ０ 発生回
路へトランジスタＱ１１を介して接続する。φＳＥはセ
ンスイネーブル、ＲＥはリードイネーブル、ＢＴ１，Ｂ
Ｔ２はビット線群選択各信号である。
【００１１】“０”書込み電圧Ｖ０ 発生回路ＶＧは、
トランジスタＱ１２〜Ｑ１５、抵抗Ｒ１０、キャパシタ
Ｃ１０からなる。トランジスタＱ１５はＲＡＳに同期し
た信号φでオンになり、センスアンプ活性化中のみオン
になって本回路をアクティブにする。これを低消費電力
化を狙うものであるが、トランジスタＱ１２へ供給する
電流は数μＡ程度であるから、Ｑ１５は省略してもよい
。キャパシタＣ１０も必要に応じて付加すればよい。
トランジスタＱ１２〜Ｑ１５、抵抗Ｒ１０、キャパシタ
Ｃ１０からなる。トランジスタＱ１５はＲＡＳに同期し
た信号φでオンになり、センスアンプ活性化中のみオン
になって本回路をアクティブにする。これを低消費電力
化を狙うものであるが、トランジスタＱ１２へ供給する
電流は数μＡ程度であるから、Ｑ１５は省略してもよい
。キャパシタＣ１０も必要に応じて付加すればよい。
【００１２】このメモリの書込み／読出し動作は既知の
通りであるから説明は省略し、“０”書込み電圧Ｖ０
発生回路の動作を次に説明すると、図から明らかなよう
にノードＮ１ の電位はダイオード接続のトランジスタ
Ｑ１２がオンならこのトランジスタの閾値電圧Ｖｔｈ（
≒０．４Ｖ）である。このノードＮ１ の電圧をトラン
ジスタＱ１３がそのゲートに受け、これがＱ１３のＶｔ
ｈより高ければオン、低ければオフになる。オフのとき
ノードＮ２ は抵抗Ｒ１０により電源ＶＣＣへプルアッ
プされ、従ってトランジスタＱ１４はオンになり、ノー
ドＮ１ をＶＣＣへプルアップする（但しＱ１２がある
のでＮ１ は上記Ｖｔｈにとどまる）。またオンのとき
ノードＮ２ はグランドへプルダウンされ、従ってトラ
ンジスタＱ１４はオフになってプルアップが停止する。 こうして電圧Ｖ０ 発生回路ＶＧはノードＮ１ にＶｔ
ｈ≒０．４Ｖを発生し、これでメモリセルＭＣへの“０
”書込み電圧は０Ｖ（接地電位）ではなくＶｔｈ＝０．
４Ｖになる。
通りであるから説明は省略し、“０”書込み電圧Ｖ０
発生回路の動作を次に説明すると、図から明らかなよう
にノードＮ１ の電位はダイオード接続のトランジスタ
Ｑ１２がオンならこのトランジスタの閾値電圧Ｖｔｈ（
≒０．４Ｖ）である。このノードＮ１ の電圧をトラン
ジスタＱ１３がそのゲートに受け、これがＱ１３のＶｔ
ｈより高ければオン、低ければオフになる。オフのとき
ノードＮ２ は抵抗Ｒ１０により電源ＶＣＣへプルアッ
プされ、従ってトランジスタＱ１４はオンになり、ノー
ドＮ１ をＶＣＣへプルアップする（但しＱ１２がある
のでＮ１ は上記Ｖｔｈにとどまる）。またオンのとき
ノードＮ２ はグランドへプルダウンされ、従ってトラ
ンジスタＱ１４はオフになってプルアップが停止する。 こうして電圧Ｖ０ 発生回路ＶＧはノードＮ１ にＶｔ
ｈ≒０．４Ｖを発生し、これでメモリセルＭＣへの“０
”書込み電圧は０Ｖ（接地電位）ではなくＶｔｈ＝０．
４Ｖになる。
【００１３】電圧Ｖ０ を発生するには、ダイオード接
続のトランジスタＱ１２のみでもよい。しかしＱ１２だ
けでは例えばあるワード線が選択状態を続けたとき、セ
ンスアンプはＣＭＯＳ型であから定常電流は流さず、こ
のためトランジスタＱ１２のサブスレッショルド電流に
よって僅かな電流が流れるだけで、Ｖ０ が低下してし
まう恐れがある（Ｑ１２に充分な電流を流して初めてａ
４Ｖが出る）。トランジスタＱ１３，Ｑ１４，抵抗Ｒ１
０はこの問題に対処するもの（リーク補償用）で、上述
の動作でノードＮ１ の電位Ｖ０ をＱ１２のＶｔｈで
ある０．４Ｖに自動的に制御する。
続のトランジスタＱ１２のみでもよい。しかしＱ１２だ
けでは例えばあるワード線が選択状態を続けたとき、セ
ンスアンプはＣＭＯＳ型であから定常電流は流さず、こ
のためトランジスタＱ１２のサブスレッショルド電流に
よって僅かな電流が流れるだけで、Ｖ０ が低下してし
まう恐れがある（Ｑ１２に充分な電流を流して初めてａ
４Ｖが出る）。トランジスタＱ１３，Ｑ１４，抵抗Ｒ１
０はこの問題に対処するもの（リーク補償用）で、上述
の動作でノードＮ１ の電位Ｖ０ をＱ１２のＶｔｈで
ある０．４Ｖに自動的に制御する。
【００１４】図３に図２のメモリの動作波形を示す。メ
モリの書込み又はリフレッシュに当ってＲＡＳバーが立
下り、選択ワード線ＷＬの電位が上る。これでメモリセ
ルＭＣのトランスファゲートがオンになり、セルキャパ
シタに記憶しているデータがビット線ＢＬ，／ＢＬに出
てくる。本例ではＢＬがＨに立上り、／ＢＬがＬに立下
るとしている。Ｌレベルは本来なら０Ｖであるが、本発
明では０．４〜２．４Ｖ、本例では０．４Ｖであり、／
ＢＬはこの０．４Ｖに立下る。Ｈレベルは本例では２．
４Ｖであり、ＢＬはこの２．４Ｖに立上る。ビット線Ｂ
ＬのＨレベルである２．４Ｖは、ビット線群選択信号Ｂ
Ｔの電圧をチップ内安定化電源より供給することでこの
ようにし、これでＢＬのＨレベルのＶＣＣ依存性を小さ
くしている。
モリの書込み又はリフレッシュに当ってＲＡＳバーが立
下り、選択ワード線ＷＬの電位が上る。これでメモリセ
ルＭＣのトランスファゲートがオンになり、セルキャパ
シタに記憶しているデータがビット線ＢＬ，／ＢＬに出
てくる。本例ではＢＬがＨに立上り、／ＢＬがＬに立下
るとしている。Ｌレベルは本来なら０Ｖであるが、本発
明では０．４〜２．４Ｖ、本例では０．４Ｖであり、／
ＢＬはこの０．４Ｖに立下る。Ｈレベルは本例では２．
４Ｖであり、ＢＬはこの２．４Ｖに立上る。ビット線Ｂ
ＬのＨレベルである２．４Ｖは、ビット線群選択信号Ｂ
Ｔの電圧をチップ内安定化電源より供給することでこの
ようにし、これでＢＬのＨレベルのＶＣＣ依存性を小さ
くしている。
【００１５】電圧Ｖ０ は電源電圧ＶＣＣの１／１０以
上であることが望ましい。何故なら一般的にメモリの使
用状態として電源電圧（接地電圧を含めて）は印加電源
電圧の１０％程度の変動が許され、この最大の変動に対
してセルプレート電圧ＶＣＰが完全に追加した場合は蓄
積ノードの電圧も電源電圧の１０％変化するから、これ
でも接合が順バイアスにならないためにはＶ０ ≧ＶＣ
Ｃ／１０とするのが望ましい。なおこれは図４（ａ）に
示すようなＶＣＰ＝ＶＣＣの場合であり、ＶＣＰ＝ＶＣ
Ｃ／２ならＶＣＰの変動はＶＣＣの変動の半分になり、
Ｖ０ ≧ＶＣＣ／２０でよいことになる。
上であることが望ましい。何故なら一般的にメモリの使
用状態として電源電圧（接地電圧を含めて）は印加電源
電圧の１０％程度の変動が許され、この最大の変動に対
してセルプレート電圧ＶＣＰが完全に追加した場合は蓄
積ノードの電圧も電源電圧の１０％変化するから、これ
でも接合が順バイアスにならないためにはＶ０ ≧ＶＣ
Ｃ／１０とするのが望ましい。なおこれは図４（ａ）に
示すようなＶＣＰ＝ＶＣＣの場合であり、ＶＣＰ＝ＶＣ
Ｃ／２ならＶＣＰの変動はＶＣＣの変動の半分になり、
Ｖ０ ≧ＶＣＣ／２０でよいことになる。
【００１６】データ“０”の書込み電圧を０Ｖより高い
Ｖ０ とするとビット線振幅などが小になる、メモリセ
ルへ蓄積する電荷量が減る、等のことはある。しかしメ
モリ動作はこれでも支障なく、このためビット線振幅な
どを小にする傾向がある。これはビット線のＨレベルを
下げることで実現できるが、本発明ではビット線のＬレ
ベルを上げることでも実現していることになる。ワード
線の選択レベルはＶＣＣ、非選択レベル（リセット電圧
）は０Ｖ、が一般的であるが、“０”書込み電圧Ｖ０
をＶ０ ＞０とする本発明では、ワード線の非選択レベ
ルを０Ｖでなくそれより高い例えばＶ０ にすることが
できる。図３のＷＬ曲線の点線部はこの状態を示す。こ
のようにすると、ワード線の立上りが速くなる。図４（
ｂ）にこの場合のワード線選択回路を示す。ワード線Ｗ
ＬはローデコーダＲＤの出力を受けるＣＭＯＳインバー
タＱ２１，Ｑ２２で駆動され、このＣＭＯＳインバータ
の接地が、図２の電圧Ｖ０ 発生回路ＶＧを介して行な
われる。従ってワード線ＷＬの非選択レベルはＶ０ で
ある。
Ｖ０ とするとビット線振幅などが小になる、メモリセ
ルへ蓄積する電荷量が減る、等のことはある。しかしメ
モリ動作はこれでも支障なく、このためビット線振幅な
どを小にする傾向がある。これはビット線のＨレベルを
下げることで実現できるが、本発明ではビット線のＬレ
ベルを上げることでも実現していることになる。ワード
線の選択レベルはＶＣＣ、非選択レベル（リセット電圧
）は０Ｖ、が一般的であるが、“０”書込み電圧Ｖ０
をＶ０ ＞０とする本発明では、ワード線の非選択レベ
ルを０Ｖでなくそれより高い例えばＶ０ にすることが
できる。図３のＷＬ曲線の点線部はこの状態を示す。こ
のようにすると、ワード線の立上りが速くなる。図４（
ｂ）にこの場合のワード線選択回路を示す。ワード線Ｗ
ＬはローデコーダＲＤの出力を受けるＣＭＯＳインバー
タＱ２１，Ｑ２２で駆動され、このＣＭＯＳインバータ
の接地が、図２の電圧Ｖ０ 発生回路ＶＧを介して行な
われる。従ってワード線ＷＬの非選択レベルはＶ０ で
ある。
【００１７】ワード線の非選択レベルは、この状態では
メモリセルのトランスファゲートが閉じるように選定さ
れ、データ０の書込み電圧が０Ｖならワード線非選択レ
ベルも０Ｖでよい（これでノイズマージンはＶｔｈだけ
ある）。従ってデータ０の書込み電圧が本発明のように
例えば０．４Ｖなら、ワード線非選択レベルも０．４Ｖ
でよい（これでノイズマージンはＶｔｈになる）。勿論
、データ０の書込み電圧Ｖ０ が０．４Ｖでもワード線
非選択レベルは従来通り０Ｖとしてもく、この方がノイ
ズマージンは高くなる。
メモリセルのトランスファゲートが閉じるように選定さ
れ、データ０の書込み電圧が０Ｖならワード線非選択レ
ベルも０Ｖでよい（これでノイズマージンはＶｔｈだけ
ある）。従ってデータ０の書込み電圧が本発明のように
例えば０．４Ｖなら、ワード線非選択レベルも０．４Ｖ
でよい（これでノイズマージンはＶｔｈになる）。勿論
、データ０の書込み電圧Ｖ０ が０．４Ｖでもワード線
非選択レベルは従来通り０Ｖとしてもく、この方がノイ
ズマージンは高くなる。
【００１８】図５にメモリセルの構造を断面図で示す。
ｎ型基板にｐ型ウエルが形成され、このｐウエルにメモ
リセルが２つ対になって構成される。Ｄはこれらのメモ
リセルのトランスファゲートを構成するＭＯＳトランジ
スタの共通ゲートで、これにビット線ＢＬが接続する。 このトランジスタのゲートＧはワード線ＷＬの一部であ
る。ソースＳにはそれぞれ多結晶シリコンの電極Ｅ１
が接続し、これに誘電体を介して対向して多結晶シリコ
ン電極Ｅ２ があり、これらの電極Ｅ１ ，Ｅ２ がセ
ルキャパシタＣを構成する。基板ＳＵＢにはＶＣＣ＝３
．３Ｖを加え、ウエルは接地して、基板−ウエル間のｐ
ｎ接合を逆バイアスする。セルへはデータ“０”として
０．４Ｖを書込み、これでｎ＋ ソースＳ−ｐ＋ ウエ
ル間のｐｎ接合が“０”記憶状態でも逆バイアスされ、
ＶＣＰまたはウエルの接地電位が若干変動しても、この
変動が０．４Ｖ以内なら問題ない。なお図５のＳｉＯ２
はフィールド酸化膜、ｐ−ＭＯＳはメモリの周辺回路
を構成するｐ−ＭＯＳトランジスタである。
リセルが２つ対になって構成される。Ｄはこれらのメモ
リセルのトランスファゲートを構成するＭＯＳトランジ
スタの共通ゲートで、これにビット線ＢＬが接続する。 このトランジスタのゲートＧはワード線ＷＬの一部であ
る。ソースＳにはそれぞれ多結晶シリコンの電極Ｅ１
が接続し、これに誘電体を介して対向して多結晶シリコ
ン電極Ｅ２ があり、これらの電極Ｅ１ ，Ｅ２ がセ
ルキャパシタＣを構成する。基板ＳＵＢにはＶＣＣ＝３
．３Ｖを加え、ウエルは接地して、基板−ウエル間のｐ
ｎ接合を逆バイアスする。セルへはデータ“０”として
０．４Ｖを書込み、これでｎ＋ ソースＳ−ｐ＋ ウエ
ル間のｐｎ接合が“０”記憶状態でも逆バイアスされ、
ＶＣＰまたはウエルの接地電位が若干変動しても、この
変動が０．４Ｖ以内なら問題ない。なお図５のＳｉＯ２
はフィールド酸化膜、ｐ−ＭＯＳはメモリの周辺回路
を構成するｐ−ＭＯＳトランジスタである。
【００１９】
【発明の効果】以上説明したように本発明により基板バ
イアス発生回路が不要になり、低消費電力化、チップ面
積の節減などが図れる。勿論基板バイアスを加えなくて
もメモリ動作に支障ない。
イアス発生回路が不要になり、低消費電力化、チップ面
積の節減などが図れる。勿論基板バイアスを加えなくて
もメモリ動作に支障ない。
【図１】本発明の原理図である。
【図２】本発明の実施例を示す回路図である。
【図３】図２の動作説明図である。
【図４】各部の回路図である。
【図５】メモリセルの構造を示す断面図である。
【図６】従来例説明図である。
Ｖ０ データ“０”書込み電圧Ｇ，Ｄ
，Ｓ メモリセルのゲート、ドレイン、ソースＣ
メモリセルのキャパシタＢＬ
ビット線
，Ｓ メモリセルのゲート、ドレイン、ソースＣ
メモリセルのキャパシタＢＬ
ビット線
Claims (3)
- 【請求項１】 メモリセルへの“０”書込み電圧レベ
ルを、メモリチップに外部から与える電源電圧（０Ｖと
ＶＣＣ）に対し、０Ｖより１／１０・ＶＣＣ以上高く、
かつＶＣＣ以下である“１”書込み電圧レベルより低い
電圧（Ｖ０ ）にし、基板（ＳＵＢ）を接地したことを
特徴とする半導体記憶装置。 - 【請求項２】 ビット線のセンスアンプ（Ｑ１ 〜Ｑ
４ ）の接地線（Ｌ２ ）が、メモリチップに外部から
与えられる電源電圧（０ＶとＶＣＣ）に対して、０Ｖよ
り１／１０・ＶＣＣ以上高く、かつＶＣＣ以下である“
１”書込み電圧レベルより低い電圧（Ｖ０）を発生する
回路（ＶＧ）を介して接地されたことを特徴とする半導
体記憶装置。 - 【請求項３】 ワード線の非選択レベルを０Ｖより高
く、“０”書込み電圧（Ｖ０ ）以下である電圧にした
ことを特徴とする請求項１または２記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3059598A JP3001657B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3059598A JP3001657B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04276381A true JPH04276381A (ja) | 1992-10-01 |
| JP3001657B2 JP3001657B2 (ja) | 2000-01-24 |
Family
ID=13117846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3059598A Expired - Lifetime JP3001657B2 (ja) | 1991-03-01 | 1991-03-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001657B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6859403B2 (en) | 1993-10-14 | 2005-02-22 | Renesas Technology Corp. | Semiconductor memory device capable of overcoming refresh disturb |
| JP2007508650A (ja) * | 2003-10-09 | 2007-04-05 | マイクロン・テクノロジー・インコーポレーテッド | 抵抗性メモリの交流センシング |
-
1991
- 1991-03-01 JP JP3059598A patent/JP3001657B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6859403B2 (en) | 1993-10-14 | 2005-02-22 | Renesas Technology Corp. | Semiconductor memory device capable of overcoming refresh disturb |
| JP2007508650A (ja) * | 2003-10-09 | 2007-04-05 | マイクロン・テクノロジー・インコーポレーテッド | 抵抗性メモリの交流センシング |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3001657B2 (ja) | 2000-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5909141A (en) | Step-up potential supply circuit and semiconductor storage device | |
| JP4353621B2 (ja) | 半導体装置 | |
| JP3124781B2 (ja) | 半導体集積回路装置 | |
| US5073874A (en) | Method of and apparatus for reducing current of semiconductor memory device | |
| JP3085073B2 (ja) | スタティックｒａｍ | |
| US5654913A (en) | Apparatus and method for extending data retention time of semiconductor storage circuit | |
| US20070165448A1 (en) | Static memory cell having independent data holding voltage | |
| US7200051B2 (en) | Semiconductor integrated circuit device having power supply startup sequence | |
| JPH1064261A (ja) | 半導体集積回路 | |
| JPS63288496A (ja) | 高性能ｄｒａｍのためのセンス増幅器 | |
| JPH09231751A (ja) | 半導体記憶装置 | |
| JPH09106676A (ja) | 複数の内部電源電圧を用いる半導体メモリ装置 | |
| JPS6137704B2 (ja) | ||
| US5524095A (en) | Semiconductor memory device with a substrate bias voltage generation circuit as a power supply of a word line driver circuit | |
| JPS6238591A (ja) | 相補型の半導体メモリ装置 | |
| JP2000163964A (ja) | 電圧発生回路および半導体記憶装置 | |
| US4905199A (en) | Method of and apparatus for reducing current of semiconductor memory device | |
| US5619164A (en) | Pseudo ground line voltage regulator | |
| US5341340A (en) | Semiconductor memory device and operating method | |
| US5774405A (en) | Dynamic random access memory having an internal circuit using a boosted potential | |
| US6236598B1 (en) | Clamping circuit for cell plate in DRAM | |
| JP2731701B2 (ja) | Ｄｒａｍセル | |
| JP2003132679A (ja) | 半導体装置 | |
| JPH04276381A (ja) | 半導体記憶装置 | |
| JPH04352467A (ja) | Ｍｏｓ型半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991026 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 12 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 12 |