JP2731701B2 - Ｄｒａｍセル - Google Patents
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ構造のＤＲＡＭ
セルに関し、さらに詳細に言えば、メモリセルの記憶電
圧を増大させるチャージポンプ機能を有するＤＲＡＭセ
ルに関する。
セルに関し、さらに詳細に言えば、メモリセルの記憶電
圧を増大させるチャージポンプ機能を有するＤＲＡＭセ
ルに関する。
【０００２】
【従来の技術】従来、ＤＲＡＭ（ダイナミックランダム
アクセスメモリ）ではＮＭＯＳまたはＰＭＯＳの電荷転
送ゲートを通じてセルキャパシタへの書込みを行う。従
ってセルトランジスタのゲートが電源（ＶDD）とグラン
ド（ＧＮＤ）間で駆動されると、しきい値電圧損のた
め、ＮＭＯＳでは高レベル例えば“１”がＶDD−ＶTN、
またＰＭＯＳでは低レベル例えば“０”が｜ＶTP｜とな
り、ともにＶDD−ＧＮＤのフルレイル（ＦＵＬＬ ＲＡ
ＩＬ）の書込みができない。ここでＶTN，ＶTPはＮＭＯ
Ｓ，ＰＭＯＳのしきい値電圧である。フルレイルの書込
みは通常ワード線ブーストにより可能である。すなわ
ち、ＮＭＯＳのセルトランジスタではゲート電圧を（Ｖ
DD＋ＶTN）以上の電圧に、またＰＭＯＳでは（ＧＮＤ−
ＶTP）以下の電圧に駆動することにより可能であり、Ｎ
ＭＯＳでは通常このワード線ブースト方式が広く用いら
れている。
アクセスメモリ）ではＮＭＯＳまたはＰＭＯＳの電荷転
送ゲートを通じてセルキャパシタへの書込みを行う。従
ってセルトランジスタのゲートが電源（ＶDD）とグラン
ド（ＧＮＤ）間で駆動されると、しきい値電圧損のた
め、ＮＭＯＳでは高レベル例えば“１”がＶDD−ＶTN、
またＰＭＯＳでは低レベル例えば“０”が｜ＶTP｜とな
り、ともにＶDD−ＧＮＤのフルレイル（ＦＵＬＬ ＲＡ
ＩＬ）の書込みができない。ここでＶTN，ＶTPはＮＭＯ
Ｓ，ＰＭＯＳのしきい値電圧である。フルレイルの書込
みは通常ワード線ブーストにより可能である。すなわ
ち、ＮＭＯＳのセルトランジスタではゲート電圧を（Ｖ
DD＋ＶTN）以上の電圧に、またＰＭＯＳでは（ＧＮＤ−
ＶTP）以下の電圧に駆動することにより可能であり、Ｎ
ＭＯＳでは通常このワード線ブースト方式が広く用いら
れている。
【０００３】米国特許第４，６７８，９４１号（特開昭
６１−２４６９９４号公報）は、ＰＭＯＳセルトランジ
スタのしきい値電圧損を補償するため、ワード線を負に
ブーストするワード線クロック回路を示している。しか
しながら、ワード線電圧をＧＮＤよりも低い電圧にブー
ストした場合は、ワード線ドライバにＮＭＯＳトランジ
スタを使用すると、基板−デバイス領域間の接合が順バ
イアスされ、ラッチアップが生じる可能性がある。した
がって、基本的には、ラッチアップが生じないようにわ
ずかしかブーストできない。ブーストを大きくするため
には、ラッチアップ防止のための特別の配慮が必要にな
る。ラッチアップの問題はワード線ドライバとしてＰＭ
ＯＳを使えば解消できるが、ＰＭＯＳは低電圧での駆動
能力が低く、高速アクセスができないため、好ましくな
い。
６１−２４６９９４号公報）は、ＰＭＯＳセルトランジ
スタのしきい値電圧損を補償するため、ワード線を負に
ブーストするワード線クロック回路を示している。しか
しながら、ワード線電圧をＧＮＤよりも低い電圧にブー
ストした場合は、ワード線ドライバにＮＭＯＳトランジ
スタを使用すると、基板−デバイス領域間の接合が順バ
イアスされ、ラッチアップが生じる可能性がある。した
がって、基本的には、ラッチアップが生じないようにわ
ずかしかブーストできない。ブーストを大きくするため
には、ラッチアップ防止のための特別の配慮が必要にな
る。ラッチアップの問題はワード線ドライバとしてＰＭ
ＯＳを使えば解消できるが、ＰＭＯＳは低電圧での駆動
能力が低く、高速アクセスができないため、好ましくな
い。
【０００４】特開昭５７−１８０８１号公報はセルキャ
パシタの電極電位を制御することによって、セルキャパ
シタに記憶される信号電荷量を増やすようにしたＤＲＡ
Ｍを示している。セルキャパシタは、セルトランジスタ
の拡散領域と、この拡散領域上に絶縁層を介して設けら
れたプレート電極とによって形成されている。書込み時
にプレート電極の電位を制御することによって、フルレ
イル以上の電圧をメモリセルに書込むようにしている。
しかし、トレンチキャパシタを用いるＤＲＡＭでは、基
板が上記のプレート電極に対応するキャパシタ電極とし
て用いられる。基板は、ＭＯＳトランジスタのしきい値
電圧を一定に保ち動作を安定化するため、通常基準電圧
に接続される。したがって、トレンチキャパシタを用い
るＤＲＡＭでは、上記特許の方法は使用できない。
パシタの電極電位を制御することによって、セルキャパ
シタに記憶される信号電荷量を増やすようにしたＤＲＡ
Ｍを示している。セルキャパシタは、セルトランジスタ
の拡散領域と、この拡散領域上に絶縁層を介して設けら
れたプレート電極とによって形成されている。書込み時
にプレート電極の電位を制御することによって、フルレ
イル以上の電圧をメモリセルに書込むようにしている。
しかし、トレンチキャパシタを用いるＤＲＡＭでは、基
板が上記のプレート電極に対応するキャパシタ電極とし
て用いられる。基板は、ＭＯＳトランジスタのしきい値
電圧を一定に保ち動作を安定化するため、通常基準電圧
に接続される。したがって、トレンチキャパシタを用い
るＤＲＡＭでは、上記特許の方法は使用できない。
【０００５】
【発明が解決しようとする課題】したがって本発明の目
的は、ワード線ブーストを用いることなく、セルトラン
ジスタのしきい値電圧損による記憶電圧の低下を補償す
ることができるＤＲＡＭセルを提供することである。
的は、ワード線ブーストを用いることなく、セルトラン
ジスタのしきい値電圧損による記憶電圧の低下を補償す
ることができるＤＲＡＭセルを提供することである。
【０００６】
【課題を解決するための手段】本発明のメモリセルは、
直列に接続されたＭＯＳトランジスタとセルキャパシタ
との共通接続点に接続されたチャージポンプ用のキャパ
シタを有する。チャージポンプ用キャパシタの他端は制
御線に接続され、書込み時に駆動されてセルキャパシタ
の記憶電圧をブーストする。セルトランジスタがＰＭＯ
Ｓの場合、制御線は正電圧パルスによって駆動され、低
レベルの記憶電圧を負方向にブーストする。
直列に接続されたＭＯＳトランジスタとセルキャパシタ
との共通接続点に接続されたチャージポンプ用のキャパ
シタを有する。チャージポンプ用キャパシタの他端は制
御線に接続され、書込み時に駆動されてセルキャパシタ
の記憶電圧をブーストする。セルトランジスタがＰＭＯ
Ｓの場合、制御線は正電圧パルスによって駆動され、低
レベルの記憶電圧を負方向にブーストする。
【０００７】チャージポンプ用キャパシタは、トレンチ
キャパシタと位置的に重なるように設けられる。したが
って本発明は、通常のトレンチキャパシタ型ＤＲＡＭの
集積密度をほとんど損なうことなく組込むことができ
る。
キャパシタと位置的に重なるように設けられる。したが
って本発明は、通常のトレンチキャパシタ型ＤＲＡＭの
集積密度をほとんど損なうことなく組込むことができ
る。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【０００９】図１に本発明実施例の回路構成を示す。図
１において、通常の１トランジスタＤＲＡＭセルにチャ
ージポンプ用キャパシタＣp とそれを駆動するチャージ
ポンプ制御線ＵＰが追加されている。ＷＬは通常のＤＲ
ＡＭのワード線、ＢＬＴ，ＢＬＣはビット線ペア、Ｃc
がセルキャパシタ、Ｔx がＰＭＯＳの電荷転送セルトラ
ンジスタである。また、ＳＰおよびＳＮで駆動される２
ペアのクロクカップルのインバータはセンスアンプであ
る。
１において、通常の１トランジスタＤＲＡＭセルにチャ
ージポンプ用キャパシタＣp とそれを駆動するチャージ
ポンプ制御線ＵＰが追加されている。ＷＬは通常のＤＲ
ＡＭのワード線、ＢＬＴ，ＢＬＣはビット線ペア、Ｃc
がセルキャパシタ、Ｔx がＰＭＯＳの電荷転送セルトラ
ンジスタである。また、ＳＰおよびＳＮで駆動される２
ペアのクロクカップルのインバータはセンスアンプであ
る。
【００１０】図２は、ビット“０”（低レベル）を記憶
しているメモリセルを読出し、読出したビット“０”を
再び書込む場合の動作例を示したタイミングチャートで
ある。ワード線ＷＬ、センスアンプ活性化信号ＳＰ，Ｓ
Ｎおよびビット線ペアＢＬＴ，ＢＬＣの動作は従来と同
じであり、従来と異なる点は、書込み時に制御線ＵＰを
パルス駆動する点である。
しているメモリセルを読出し、読出したビット“０”を
再び書込む場合の動作例を示したタイミングチャートで
ある。ワード線ＷＬ、センスアンプ活性化信号ＳＰ，Ｓ
Ｎおよびビット線ペアＢＬＴ，ＢＬＣの動作は従来と同
じであり、従来と異なる点は、書込み時に制御線ＵＰを
パルス駆動する点である。
【００１１】スタンバイではＳＰ／ＳＮ，ＢＬＴ／ＢＬ
Ｃは１／２ＶDDか２／３ＶDDのようなプリチャージ電圧
にあり、ＷＬはＶDD、ＵＰはグランド（以下、ＧＮＤと
示す）になっている。アクセスが始まると、ワード線Ｗ
ＬはＧＮＤに下がり、セルトランジスタＴx がオンにな
ってビット線ペアＢＬＴおよびＢＬＣの間に読出し信号
が出てくる。十分な読出し信号が生じた時にＳＮをＧＮ
Ｄ、ＳＰをＶDDにすることによってセンスアンプが活性
化され、ビット線ペアＢＬＴ／ＢＬＣをＶDDとＧＮＤに
駆動する。ここまでは通常の１トランジスタＤＲＡＭの
読出し動作に相当する。
Ｃは１／２ＶDDか２／３ＶDDのようなプリチャージ電圧
にあり、ＷＬはＶDD、ＵＰはグランド（以下、ＧＮＤと
示す）になっている。アクセスが始まると、ワード線Ｗ
ＬはＧＮＤに下がり、セルトランジスタＴx がオンにな
ってビット線ペアＢＬＴおよびＢＬＣの間に読出し信号
が出てくる。十分な読出し信号が生じた時にＳＮをＧＮ
Ｄ、ＳＰをＶDDにすることによってセンスアンプが活性
化され、ビット線ペアＢＬＴ／ＢＬＣをＶDDとＧＮＤに
駆動する。ここまでは通常の１トランジスタＤＲＡＭの
読出し動作に相当する。
【００１２】制御線ＵＰは最初ＧＮＤレベルにあり、セ
ルキャパシタＣc は基準電圧ＧＮＤに接続されている。
したがって、この状態では、セルキャパシタＣc および
チャージポンプ用キャパシタＣp はノードＮc とＧＮＤ
の間に並列に接続されている。センスアンプが活性化さ
れ、ＢＬＴがＶDD、ＢＬＣがＧＮＤになると、キャパシ
タＣc およびＣp は｜ＶTP｜（１．２Ｖ程度）に充電さ
れる。ノードＮc はＶTPの電圧にある。次に、制御線Ｕ
Ｐが電圧レベルＶDDの正パルスで駆動されると、キャパ
シタＣp には、（ＶDD−｜ＶTP｜）Ｃp の電荷が充電さ
れる。ＷＬ，ＳＰ／ＳＮ，ＢＬＴ／ＢＬＣのレベルが変
化しないうちに制御線ＵＰがＧＮＤに下がると、ノード
Ｎc はキャパシタＣp の電荷によって負方向に引張られ
る。このときセルトランジスタＴx はオフであり、キャ
パシタＣc ，Ｃp の電荷が抜ける導電路がないので、ノ
ードＮc は｜ＶTP｜よりも低い電圧になる。その後、図
２にようにＷＬをＶDDにすると、Ｃc ，Ｃp には、｜Ｖ
TP｜よりも低い電圧が書込まれたことになる。
ルキャパシタＣc は基準電圧ＧＮＤに接続されている。
したがって、この状態では、セルキャパシタＣc および
チャージポンプ用キャパシタＣp はノードＮc とＧＮＤ
の間に並列に接続されている。センスアンプが活性化さ
れ、ＢＬＴがＶDD、ＢＬＣがＧＮＤになると、キャパシ
タＣc およびＣp は｜ＶTP｜（１．２Ｖ程度）に充電さ
れる。ノードＮc はＶTPの電圧にある。次に、制御線Ｕ
Ｐが電圧レベルＶDDの正パルスで駆動されると、キャパ
シタＣp には、（ＶDD−｜ＶTP｜）Ｃp の電荷が充電さ
れる。ＷＬ，ＳＰ／ＳＮ，ＢＬＴ／ＢＬＣのレベルが変
化しないうちに制御線ＵＰがＧＮＤに下がると、ノード
Ｎc はキャパシタＣp の電荷によって負方向に引張られ
る。このときセルトランジスタＴx はオフであり、キャ
パシタＣc ，Ｃp の電荷が抜ける導電路がないので、ノ
ードＮc は｜ＶTP｜よりも低い電圧になる。その後、図
２にようにＷＬをＶDDにすると、Ｃc ，Ｃp には、｜Ｖ
TP｜よりも低い電圧が書込まれたことになる。
【００１３】このように、ＰＭＯＳ転送トランジスタを
用いた場合、従来はビット“０”に対して、ＶTPの電圧
しか書込むことができないが、チャージポンプを用いる
本発明によれば、ＶTPよりも低い電圧を書込むことがで
き、したがって、読出し信号を大きくすることができ
る。
用いた場合、従来はビット“０”に対して、ＶTPの電圧
しか書込むことができないが、チャージポンプを用いる
本発明によれば、ＶTPよりも低い電圧を書込むことがで
き、したがって、読出し信号を大きくすることができ
る。
【００１４】制御線ＵＰはビット“１”の書込み動作に
影響を与えない。ビット“１”の場合、ＢＬＣおよびＢ
ＬＴは、活性化されたセンスアンプにより、それぞれＶ
DD，ＧＮＤにセットされる。ＷＬがＧＮＤの時、セルト
ランジスタＴx はオンである。制御線ＵＰがパルス駆動
され、ノードＮc はセルトランジスタＴx を介してＢＬ
Ｃに結合され、センスアンプによりＶDDにクランプされ
る。したがって、ビット“１”に対しては、チャージポ
ンプパルスＵＰに関係なく、ＶDDの電圧が書込まれる。
影響を与えない。ビット“１”の場合、ＢＬＣおよびＢ
ＬＴは、活性化されたセンスアンプにより、それぞれＶ
DD，ＧＮＤにセットされる。ＷＬがＧＮＤの時、セルト
ランジスタＴx はオンである。制御線ＵＰがパルス駆動
され、ノードＮc はセルトランジスタＴx を介してＢＬ
Ｃに結合され、センスアンプによりＶDDにクランプされ
る。したがって、ビット“１”に対しては、チャージポ
ンプパルスＵＰに関係なく、ＶDDの電圧が書込まれる。
【００１５】図３および図４は、本発明を用いたＤＲＡ
Ｍセルの集積回路構造を例示している。メモリセルはト
レンチキャパシタ８を有する。このセルは、米国特許第
４，６８８，０６３号（特公平４−４４４２８号公報）
に示されているＳＰＴ（Ｓｕｂｓｔｒａｔｅ Ｐｌａｔ
ｅ Ｔｒｅｎｃｈ）セル構造を有する。セルキャパシタ
として働くトレンチキャパシタ８は、シリコン基板１
０，トレンチ内壁に形成された絶縁層１２およびトレン
チを充填するポリシリコンのようなトレンチ導体１４に
よって形成される。基板１０は基準電圧ＧＮＤに接続さ
れている。基板１０のＰ- エピタキシャル層にはＮ型ウ
ェル１６が形成され、ウェル１６にＰＭＯＳセルトラン
ジスタＴx が形成されている。トランジスタＴx のドレ
イン領域１８はビット線ＢＬに接続され、ワース領域２
０はドープポリシリコンのような接続体２１によってト
レンチ導体１４に連結されている。ポリシリコンゲート
電極２２はワード線ＷＬとして働く。ワード線はビット
線と直交する方向に延びている。
Ｍセルの集積回路構造を例示している。メモリセルはト
レンチキャパシタ８を有する。このセルは、米国特許第
４，６８８，０６３号（特公平４−４４４２８号公報）
に示されているＳＰＴ（Ｓｕｂｓｔｒａｔｅ Ｐｌａｔ
ｅ Ｔｒｅｎｃｈ）セル構造を有する。セルキャパシタ
として働くトレンチキャパシタ８は、シリコン基板１
０，トレンチ内壁に形成された絶縁層１２およびトレン
チを充填するポリシリコンのようなトレンチ導体１４に
よって形成される。基板１０は基準電圧ＧＮＤに接続さ
れている。基板１０のＰ- エピタキシャル層にはＮ型ウ
ェル１６が形成され、ウェル１６にＰＭＯＳセルトラン
ジスタＴx が形成されている。トランジスタＴx のドレ
イン領域１８はビット線ＢＬに接続され、ワース領域２
０はドープポリシリコンのような接続体２１によってト
レンチ導体１４に連結されている。ポリシリコンゲート
電極２２はワード線ＷＬとして働く。ワード線はビット
線と直交する方向に延びている。
【００１６】ワード線２２上には、チャージポンプ制御
線ＵＰとして働く導線２４が設けられている。導線２４
はワード線に沿って延び、また、トレンチ導体１４と少
なくとも部分的に重なるように横方向に張り出した部分
２５を有する。導体部分２５は絶縁層２３によってトレ
ンチ導体１４および接続体２１から分離され、チャージ
ポンプ用キャパシタＣp を形成する。導線２４は、導体
部分２５がトレンチの中に延び、トレンチの中でトレン
チ導体１４と共にキャパシタＣp を形成するように設け
ることもでき、この場合は、Ｃp の値を大きくすること
ができる。
線ＵＰとして働く導線２４が設けられている。導線２４
はワード線に沿って延び、また、トレンチ導体１４と少
なくとも部分的に重なるように横方向に張り出した部分
２５を有する。導体部分２５は絶縁層２３によってトレ
ンチ導体１４および接続体２１から分離され、チャージ
ポンプ用キャパシタＣp を形成する。導線２４は、導体
部分２５がトレンチの中に延び、トレンチの中でトレン
チ導体１４と共にキャパシタＣp を形成するように設け
ることもでき、この場合は、Ｃp の値を大きくすること
ができる。
【００１７】次に、本発明のチャージポンプを用いた場
合、図１のノードＮc がどの程度の電圧になるかを示
す。制御線ＵＰがＶDDになった時にはキャパシタＣp と
キャパシタＣc にはそれぞれ次の式で与えられる電荷が
入っている。
合、図１のノードＮc がどの程度の電圧になるかを示
す。制御線ＵＰがＶDDになった時にはキャパシタＣp と
キャパシタＣc にはそれぞれ次の式で与えられる電荷が
入っている。
【００１８】Qp＝(VDD−|VTP| ) Cp Qc＝|VTP| Cc 次に、ＶDDにある制御ＵＰをＧＮＤにすると、その時の
ノードＮc の電圧をＶW とすれば、（ＶDD−｜ＶTP｜）
Ｃp −Ｃp Ｖw の電荷がＣc から抜かれることになり、
次の式が成り立つ。
ノードＮc の電圧をＶW とすれば、（ＶDD−｜ＶTP｜）
Ｃp −Ｃp Ｖw の電荷がＣc から抜かれることになり、
次の式が成り立つ。
【００１９】VTPCc −{(VDD −|VTP|)Cp−CpVw} ＝Ｃｃ
Ｖｗ したがって、制御ＵＰがＧＮＤに戻った時のビット
“０”の書込み電圧Ｖｗ は、 Vw＝{|VPT|Cc−(VDD−|VTP|)Cp}/(Cp ＋Cc) で与えられる。
Ｖｗ したがって、制御ＵＰがＧＮＤに戻った時のビット
“０”の書込み電圧Ｖｗ は、 Vw＝{|VPT|Cc−(VDD−|VTP|)Cp}/(Cp ＋Cc) で与えられる。
【００２０】例として、Ｃc ＝７０ｆＦ，Ｃp ＝１７ｆ
Ｆ，ＶDD＝３Ｖ，｜ＶTP｜＝１．２ＶとすればＶw は
０．６１Ｖとなり、Ｃp がない時の１．２Ｖより低く書
ける。またこの式は、Ｃp ，Ｃc の大きさ、ＶDDの大き
さを選ぶことにより様々な値にできることを示してい
る。もし、Ｖw ＝ＧＮＤ、つまりビット“０”を０Ｖに
したければ、上の式からＣp ＝０．６７Ｃc となり、Ｃ
p をセルキャパシタンスＣc の６７％程度にすれば良
い。もしＣp をあまり大きくできない場合は、ＶDDを大
きくすれば良い。たとえばＶDDを５ＶにするとＣp ＝
０．３Ｃc でＶw は０Ｖになる。
Ｆ，ＶDD＝３Ｖ，｜ＶTP｜＝１．２ＶとすればＶw は
０．６１Ｖとなり、Ｃp がない時の１．２Ｖより低く書
ける。またこの式は、Ｃp ，Ｃc の大きさ、ＶDDの大き
さを選ぶことにより様々な値にできることを示してい
る。もし、Ｖw ＝ＧＮＤ、つまりビット“０”を０Ｖに
したければ、上の式からＣp ＝０．６７Ｃc となり、Ｃ
p をセルキャパシタンスＣc の６７％程度にすれば良
い。もしＣp をあまり大きくできない場合は、ＶDDを大
きくすれば良い。たとえばＶDDを５ＶにするとＣp ＝
０．３Ｃc でＶw は０Ｖになる。
【００２１】図５〜図７は、ＡＳＴＡＰシミュレーショ
ンによる動作例を示している。これらの図は、ビット
“１”（高レベル）を記憶しているメモリセルにビット
“０”（低レベル）を書込み、次にビット“０”を読出
し、読出したビット“０”を再び書込む（リフレッシ
ュ）する動作を示している。図５は従来の動作を示し、
図６および図７は本発明によるチャージポンプを用いた
場合を示している。図６および図７は、ＵＰパルスを用
いセル電圧が異なることを除けば、図５の従来動作と基
本的に同じである。図６では３．６ＶのＵＰパルスが用
いられ、図７では５５．５ＶのＵＰパルスが用いられて
いる。
ンによる動作例を示している。これらの図は、ビット
“１”（高レベル）を記憶しているメモリセルにビット
“０”（低レベル）を書込み、次にビット“０”を読出
し、読出したビット“０”を再び書込む（リフレッシ
ュ）する動作を示している。図５は従来の動作を示し、
図６および図７は本発明によるチャージポンプを用いた
場合を示している。図６および図７は、ＵＰパルスを用
いセル電圧が異なることを除けば、図５の従来動作と基
本的に同じである。図６では３．６ＶのＵＰパルスが用
いられ、図７では５５．５ＶのＵＰパルスが用いられて
いる。
【００２２】図５の従来動作では、ビット“０”のセル
電圧は１．２Ｖであり、読出し信号Ｖr は１２５ｍＶで
ある。図６は１７ｆＦのＣp を付加し、３．６ＶのＵＰ
パルスを用いた場合であり、ビット“０”のセル電圧は
０．７Ｖになり、読出し信号Ｖr は１８４ｍＶで約５０
％増加している。図７は同じくＣp ＝１７ｆＦで、５．
５ＶのＵＰパルスを用いた場合を示している。ビット
“０”のセル電圧はほぼ０Ｖであり、読出し信号Ｖr は
２３０ｍＶに増加している。
電圧は１．２Ｖであり、読出し信号Ｖr は１２５ｍＶで
ある。図６は１７ｆＦのＣp を付加し、３．６ＶのＵＰ
パルスを用いた場合であり、ビット“０”のセル電圧は
０．７Ｖになり、読出し信号Ｖr は１８４ｍＶで約５０
％増加している。図７は同じくＣp ＝１７ｆＦで、５．
５ＶのＵＰパルスを用いた場合を示している。ビット
“０”のセル電圧はほぼ０Ｖであり、読出し信号Ｖr は
２３０ｍＶに増加している。
【００２３】以上、ＰＭＯＳセルトランジスタを用いる
メモリについて例示したが、本発明はＮＭＯＳセルトラ
ンジスタを用いるメモリにも適用できる。この場合は、
ワード線信号の極性が反転し、チャージポンプキャパシ
タＣp は制御線ＵＰにより高レベルから低レベルにパル
ス駆動される。
メモリについて例示したが、本発明はＮＭＯＳセルトラ
ンジスタを用いるメモリにも適用できる。この場合は、
ワード線信号の極性が反転し、チャージポンプキャパシ
タＣp は制御線ＵＰにより高レベルから低レベルにパル
ス駆動される。
【００２４】
【発明の効果】本発明によれば、以下の効果が得られ
る。
る。
【００２５】（１）ワード線ブーストを用いることな
く、記憶電圧を増大し、読出し信号を大きくすることが
できる。
く、記憶電圧を増大し、読出し信号を大きくすることが
できる。
【００２６】（２）チャージポンプキャパシタＣp はト
レンチキャパシタの領域に形成できるため、トレンチ型
ＤＲＡＭの集積密度をほとんど損なうことなく、本発明
をトレンチ型ＤＲＡＭに組込むことができる。
レンチキャパシタの領域に形成できるため、トレンチ型
ＤＲＡＭの集積密度をほとんど損なうことなく、本発明
をトレンチ型ＤＲＡＭに組込むことができる。
【００２７】（３）ビット“０”の書込み電圧を０Ｖ以
下にすることも可能であるから、換言すれば、ビット線
電圧スイングの範囲を超えた電圧を書込むことが可能で
あるから、ビット線電圧スイング、したがって電源電圧
を小さくして消費電力を小さくすることが可能である。
下にすることも可能であるから、換言すれば、ビット線
電圧スイングの範囲を超えた電圧を書込むことが可能で
あるから、ビット線電圧スイング、したがって電源電圧
を小さくして消費電力を小さくすることが可能である。
【図１】本発明実施例の回路構成を示す回路図である。
【図２】図１の動作を示すタイミングチャートである。
【図３】本発明実施例の構造を示す平面図である。
【図４】図３の線Ａ−Ａの断面図である。
【図５】従来例の信号波形を示す波形図である。
【図６】本発明実施例の信号波形を示す波形図である。
【図７】本発明実施例の信号波形を示す波形図である。
ＶDD 電源電圧 ＷＬ ワード線 ＢＬＴ，ＢＬＣ ビット線 ＧＮＤ グランド Ｃc セルキャパシタ Ｃp チャージポンプキャパシタ ＵＰ チャージポンプ制御線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−209158（ＪＰ，Ａ) 特開 昭63−209159（ＪＰ，Ａ) 特開 昭63−211668（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 直列に接続されたＭＯＳ型転送トランジ
スタおよびセルキャパシタにより構成され、前記セルキ
ャパシタの他端が所定の基準電位に接続されるメモリセ
ルにおいて、 前記トランジスタと前記セルキャパシタとの共通接続点
に接続されたチャージポンプ用キャパシタを有し、前記
チャージポンプ用キャパシタの他端が書込み時にパルス
駆動される制御線に接続されていることを特徴とするＤ
ＲＡＭセル。 - 【請求項２】 請求項１において、前記トランジスタが
ＰＭＯＳトランジスタであり、前記制御線が高レベルに
パルス駆動されることを特徴とするＤＲＡＭセル。 - 【請求項３】 半導体基板に形成された、ソース領域、
ドレイン領域およびゲート電極を有するＭＯＳ型トラン
ジスタと、前記基板に形成されたトレンチキャパシタと
を有し、前記トレンチキャパシタの一方の電極が前記基
板によって与えられ、他方の電極が前記トレンチを充填
しかつ前記ソース領域に接続されたトレンチ導体によっ
て与えられるＤＲＡＭセルにおいて、 前記トレンチ導体上に形成された絶縁層と、 前記トレンチ導体と少なくとも部分的に重なるように前
記絶縁層上に形成された導体層とを有し、前記トレンチ
導体、絶縁層および導体層がチャージポンプ用キャパシ
タを形成し、前記導体層が書込み時にパルス駆動される
制御線に接続されていることを特徴とするＤＲＡＭセ
ル。 - 【請求項４】 請求項３において、前記ＭＯＳ型トラン
ジスタがＰＭＯＳトランジスタであり、前記基板が所定
の基準電位に接続され、前記制御線が高レベルにパルス
駆動されることを特徴とするＤＲＡＭセル。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5162615A JP2731701B2 (ja) | 1993-06-30 | 1993-06-30 | Ｄｒａｍセル |
| EP94303691A EP0632462A3 (en) | 1993-06-30 | 1994-05-24 | DRAM cell. |
| US08/266,904 US5504702A (en) | 1993-06-30 | 1994-06-27 | Dram cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5162615A JP2731701B2 (ja) | 1993-06-30 | 1993-06-30 | Ｄｒａｍセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0765573A JPH0765573A (ja) | 1995-03-10 |
| JP2731701B2 true JP2731701B2 (ja) | 1998-03-25 |
Family
ID=15757973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5162615A Expired - Lifetime JP2731701B2 (ja) | 1993-06-30 | 1993-06-30 | Ｄｒａｍセル |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5504702A (ja) |
| EP (1) | EP0632462A3 (ja) |
| JP (1) | JP2731701B2 (ja) |
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| US6147914A (en) * | 1998-08-14 | 2000-11-14 | Monolithic System Technology, Inc. | On-chip word line voltage generation for DRAM embedded in logic process |
| US6509595B1 (en) * | 1999-06-14 | 2003-01-21 | Monolithic System Technology, Inc. | DRAM cell fabricated using a modified logic process and method for operating same |
| US6573548B2 (en) | 1998-08-14 | 2003-06-03 | Monolithic System Technology, Inc. | DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same |
| JP3992449B2 (ja) * | 2001-03-29 | 2007-10-17 | 富士通株式会社 | 半導体記憶装置 |
| US6894915B2 (en) * | 2002-11-15 | 2005-05-17 | Micron Technology, Inc. | Method to prevent bit line capacitive coupling |
| US7323379B2 (en) | 2005-02-03 | 2008-01-29 | Mosys, Inc. | Fabrication process for increased capacitance in an embedded DRAM memory |
| DE602005012115D1 (de) * | 2005-10-26 | 2009-02-12 | Infineon Technologies Ag | Speichervorrichtung mit verbesserter Schreibfähigkeit |
| US9773681B2 (en) * | 2015-06-05 | 2017-09-26 | Vanguard International Semiconductor Corporation | Semiconductor device with a trench and method for manufacturing the same |
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|---|---|---|---|---|
| DE2450116C2 (de) * | 1974-10-22 | 1976-09-16 | Siemens AG, 1000 Berlin und 8000 München | Dynamisches Ein-Transistor-Speicherelement für nichtflüchtige Speicher und Verfahren zu seinem Betrieb |
| US4493056A (en) * | 1982-06-30 | 1985-01-08 | International Business Machines Corporation | RAM Utilizing offset contact regions for increased storage capacitance |
| US4591738A (en) * | 1983-10-27 | 1986-05-27 | International Business Machines Corporation | Charge pumping circuit |
| JPS63209158A (ja) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | １トランジスタ型ダイナミツクメモリセル |
| JPS63209159A (ja) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | １トランジスタ型ダイナミツクメモリセル |
| JPS63211668A (ja) * | 1987-02-26 | 1988-09-02 | Mitsubishi Electric Corp | １トランジスタ型ダイナミツクメモリセル |
| US5412603A (en) * | 1994-05-06 | 1995-05-02 | Texas Instruments Incorporated | Method and circuitry for programming floating-gate memory cell using a single low-voltage supply |
-
1993
- 1993-06-30 JP JP5162615A patent/JP2731701B2/ja not_active Expired - Lifetime
-
1994
- 1994-05-24 EP EP94303691A patent/EP0632462A3/en not_active Withdrawn
- 1994-06-27 US US08/266,904 patent/US5504702A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0632462A2 (en) | 1995-01-04 |
| EP0632462A3 (en) | 1996-03-27 |
| JPH0765573A (ja) | 1995-03-10 |
| US5504702A (en) | 1996-04-02 |
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