KR100264311B1

KR100264311B1 - 반도체 장치

Info

Publication number: KR100264311B1
Application number: KR1019980002883A
Authority: KR
Inventors: 사토루 에토
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1997-03-03
Filing date: 1998-02-03
Publication date: 2000-09-01
Also published as: JP3824370B2; US5889717A; KR19980079660A; JPH10241357A

Abstract

본 발명은 'L'독출시에 있어서, 비트선 전위 변화에 포함되는 마진의 삭감량을 작게 할수 있는 반도체 장치를 제공하는 것을 목적으로 한다.

nMOS 트랜지스터(31)는 그 게이트가 비트선(*BL)에 접속되고, 그 소스와 드레인이 단락되어 더미 워드선(DWL0)에 접속되어 있다. 비트선(B)과 비트선(*B)을 프리차지 전위 Vpr=Vii/2로 한 이후에 전송 게이트(11)를 온으로 하고, 이어서 더미 워드선(DWL0)을 전위 Vs=Vpr-Vth에서 내부 전원 전위(Vii)까지 상승시키며, 이어서 센스 증폭기(30)를 활성화시킨다. 이 경우 Vth는 nMOS 트랜지스터(31)의 임계 전압과 같다. nMOS 트랜지스터(31)를 대체해서 pMOS 트랜지스터를 이용했을 경우에는 그 소스와 드레인을 단락하여 비트선(*B)에 접속하고, 그 게이트를 더미 워드선(DWL0)에 접속한다. 전위(Vs)는 0V이어도 좋다.

Description

반도체 장치

본 발명은 DRAM 또는 이것을 일부에 포함하는 반도체 장치에 관한 것이다.

도 8은 종래의 DRAM의 주요부를 도시하는 회로도이다.

메모리 셀(10)은 커패시터(11)의 일단이 전송 게이트(12)를 통해 비트선(*BL)에 접속되고, 메모리 셀(20)은 커패시터(21)의 일단이 전송 게이트(22)를 통해 비트선(BL)에 접속되어 있다. 커패시터(11,21)의 타단에는 전위 Vpr=Vii/2가 인가되어 있다. 여기서, Vii는 내부 전원 전압, 예를 들어 3.0V이다. 전송 게이트(12,22)의 게이트는 각각 워드선(WL0,WL1)에 접속되어 있다.

예를 들어 메모리 셀(10)의 기억 내용을 독출하는 경우에는, 비트선(BL,*BL)이 프리차지 전위(Vpr)가 되고, 이어서 전송 게이트(12)가 소정 시간 온되며, 이어서 비트선(BL)과 비트선(*BL)과의 전위차가 센스 증폭기(30)로 증폭된다. 메모리 셀(10)로 데이터를 기록하는 경우에는, 이 증폭후에 전송 게이트(12)가 온 상태로 비트선(*BL)이 0V(저레벨 'L'기록) 또는 내부 전원 전위(Vii)(고레벨 'H'기록)로 된 후, 전송 게이트(12)가 오프된다.

도 9의 (a)의 실선은 메모리 셀(10)로부터의 'L'독출시의 워드선(WL0) 및 비트선(*BL)의 전압 파형을 나타내고, 도 9의 (b)의 실선은 메모리 셀(10)로부터의 'H'독출시의 워드선(WL0) 및 비트선(*BL)의 전압 파형을 나타내고 있다.

회로 소자의 미세화나 동작 전압의 저하에 따라서, 독출시의 비트선(*BL)의 전위 변화(Δ)가 작아지고, 또한 커패시터(11)에 유지된 전하량에 대한 커패시터(11)의 전류 누설의 비율이 커지고 있다. 커패시터(11)에 'H'가 유지되어 있을 때의 전류 누설은 커패시터(11)에 'L'이 유지되어 있을 때의 전류 누설보다도 크다. 전위 변화(Δ)가 지나치게 작으면, 센스 증폭기(30)가 오동작하여 잘못된 데이터가 독출되기 때문에, 센스 증폭기(30)가 오동작하지 않고서 비트선(BL)과 비트선(*BL)과의 전위차를 증폭할 수 있는 여유(마진)를 전위 변화(Δ)에 갖게 할 필요가 있다.

그래서, 종래에는 nMOS 트랜지스터(31)의 소스 및 드레인을 단락하여 비트선 (*BL)에 접속하여 nMOS 트랜지스터(31)의 게이트를 더미 워드선(DWL0)에 접속하고, 동일하게 비트선(BL)과 더미 워드선(DWL1)사이에 nMOS 트랜지스터(32)를 접속하고 있었다. 또한, 메모리 셀(10)의 기억 내용을 독출하는 경우에는 워드선(WL0)을 고레벨로 천이시켜서 전송 게이트(12)를 온함과 동시에 더미 워드선(DWL0)을 0V에서 내부 전원 전위(Vii)로 천이시켜서 비트선(*BL)에 정전하를 보급함으로써, 커패시터(11)의 전류 누설에 따른 전위 변화(Δ)의 저하를 보충하고 있었다. 도 9의 (a) 및 (b)의 점선은 이러한 보상 동작을 행한 경우의 비트선(*BL)의 전압 파형을 도시하고 있다.

그러나, 'L'독출시에 있어서 비트선(*BL)에 'H'독출시 이상의 정전하가 보급되기 때문에, 'L'독출시에 있어서 전위 변화(Δ)에 포함되는 마진이 삭감되어, 불리해진다.

본 발명은 이러한 문제점을 감안하여, 'H'독출시에 비트선 전위 변화에 포함되는 마진을 보충할 수 있는 동시에, 'L'독출시에 비트선 전위 변화에 포함되는 마진의 삭감량을 작게 할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 제 1실시예의 DRAM의 주요부를 도시하는 회로도.

도 2는 도 1중 강압 회로의 구성예를 도시하는 도면.

도 3의 (a)는 'L'독출시에 있어서 더미 워드선 전위에 대한 MOS 용량을 도시하는 특성도이고, 도 3의 (b)는 'H'독출시에 있어서 더미 워드선 전위에 대한 MOS 용량을 도시하는 특성도.

도 4의 (a)는 'L'이 유지되어 메모리 셀로부터의 독출 동작을 도시하는 전압 파형도이고, 도 4의 (b)는 'H'가 유지되어 메모리 셀로부터의 독출 동작을 도시하는 전압 파형도.

도 5는 본 발명의 제 2실시예의 DRAM에 이용되는 강압 회로를 도시하는 도면.

도 6은 본 발명의 제 3실시예의 DRAM의 주요부를 도시하는 회로도.

도 7은 본 발명의 제 4실시예의 DRAM의 주요부를 도시하는 회로도.

도 8은 종래의 DRAM의 주요부를 도시하는 회로도.

도 9의 (a)는 'L'독출시에 있어서 도 8의 회로의 동작을 도시하는 전압 파형도이고, 도 9의 (b)는 'H'독출시에 있어서 도 8의 회로의 동작을 도시하는 전압 파형도.

* 도면의 주요부분에 대한 부호의 설명

10,20 : 메모리 셀

11,21: 커패시터

12,22: 전송 게이트

30 : 센스 증폭기

31,32,42,52,611,633∼635 : nMOS 트랜지스터

31A,32A,41,51,631,632,651: pMOS 트랜지스터

33: 스위칭 회로

34: 제어 회로

35 : 어드레스 디코더

40,50 : 더미 워드선 활성화 회로

43,53: 부정 논리곱 게이트

60,60A : 강압 회로

61,61A : 레벨 시프트 회로

63: 비교 회로

65 : 출력 회로

청구범위 제 1항에서는, 제 1비트선과, 상기 제 1비트선에 전송 게이트를 통해 제 1용량 소자가 접속된 메모리 셀과, 제 2비트선과, 활성화시에 상기 제 1비트선과 상기 제 2비트선과의 전위차를 증폭시키는 센스 증폭기와, 더미 워드선을 갖는 반도체 장치에 있어서, 제 1전극이 상기 제 1비트선에 접속되고, 제 2전극이 상기 더미 워드선에 접속되며, 상기 제 1전극과 상기 제 2전극과의 전위차에 따라서 용량이 변화하는 제 2용량 소자와, 상기 제 1비트선과 상기 제 2비트선을 프리차지 전위로 한 이후에 상기 전송 게이트를 온하고, 상기 전송 게이트를 온한 후에 상기 더미 워드선을 제 1전위로부터 소정치(V1)보다 큰 제 2전위까지 상승시키며, 상기 더미 워드선의 전위를 상기 소정치 이상으로 상승시킨 후에 상기 센스 증폭기를 활성화시키는 제어 회로를 포함한다.

상기 제 2용량 소자는, 예를 들어 상기 제 1전극과 상기 제 2전극과의 전위차가 소정치(Vth)보다 클 때가 상기 전위차가 상기 소정치보다 작을 때보다도 용량이 크다.

제 1용량 소자의 전송 게이트측 전극의 전위는 상기 전송 게이트를 온으로 한 후에, 메모리 셀에 저레벨 'L'이 기록되어 있을 때에는 프리차지 전위(Vpr)보다 낮고, 메모리 셀에 고레벨 'H'가 기록되어 있을 때에는 프리차지 전위(Vpr)보다 높다.

이 반도체 장치에 의하면, 'H'독출시에 제 1비트선에 보급되는 전하량은 'L'독출시의 경우보다도 많아지고, δL＜δH가 된다. 이것에 의해, 'H'독출시에 있어서, 비트선 전위 변화에 포함되는 마진을 보충할 수 있는 동시에 'L'독출시에 있어서의 비트선 전위 변화에 포함되는 마진의 삭감량을 작게 할 수 있는 효과를 발휘하며, 재생 주기 연장에 따른 소비전력 저감 또는 기억 내용의 신뢰성 향상에 기여하는 바가 크다.

청구범위 제 2항의 반도체 장치에서는, 청구항 제 1항에 있어서, 상기 제 2용량 소자는 예를 들어 도 1에 도시된 바와 같이 nMOS 트랜지스터(31)이고, 상기 제 1전극은 상기 nMOS 트랜지스터의 게이트이며, 상기 제 2전극은 상기 nMOS 트랜지스터의 n형 확산 영역이다.

이 경우, 더미 워드선 전위가 상승하여 nMOS 트랜지스터(31)의 게이트·소스간의 전위차가 이 트랜지스터의 임계 전압(Vth)보다 낮아지면, 이 트랜지스터의 게이트·소스간의 용량이 급격히 작아진다.

청구범위 제 3항의 반도체 장치에서는, 청구항 제 1항에 있어서, 상기 제 2용량 소자는 예를 들어 도 7에 도시된 바와 같이 pMOS 트랜지스터(31A)이고, 상기 제 1전극은 상기 pMOS 트랜지스터의 p형 확산 영역이며, 상기 제 2전극은 상기 pMOS 트랜지스터의 게이트이다.

이 경우, 더미 워드선 전위가 상승하여 pMOS 트랜지스터(31A)의 소스·게이트간의 전위차가 이 트랜지스터의 임계 전압보다 커지면, 이 트랜지스터의 소스·게이트간의 용량이 급격히 작아진다.

청구범위 제 4항의 반도체 장치에서는, 청구항 제 1항 내지 제 3항중 어느 한 항에 있어서, 상기 제어 회로는 예를 들어 도 1에 도시된 바와 같이 소스가 전원 공급선에 접속된 pMOS 트랜지스터(41)와, 드레인 및 게이트가 각각 상기 pMOS 트랜지스터의 드레인 및 게이트에 접속되고 소스에 상기 제 1전위가 인가되는 nMOS 트랜지스터(42)를 갖는다.

이 경우, 게이트 전위를 고레벨로 천이시킴으로써, 더미 워드선 전위가 제 1전위에서 전원 공급선의 전위까지 상승한다.

청구범위 제 5항의 반도체 장치에서는, 청구항 제 4항에 있어서, 상기 제어 회로는 예를 들어 도 2에 도시된 바와 같이 상기 프리차지 전위를 강압시켜서 상기 제 1전위를 생성하는 강압 회로(60)를 갖는다.

청구범위 제 6항의 반도체 장치에서는, 청구항 제5항에 있어서, 상기 강압 회로는 예를 들어 도 2에 도시된 바와 같이 일단에 프리차지 전위가 인가되어 다이오드 접속된 레벨 시프트용 MOS 트랜지스터와, 일단이 상기 레벨 시프트용 MOS 트랜지스터의 타단에 접속되고 타단에 기준 전위가 인가되는 저항을 구비한 레벨 시프트 회로(61)와, 일단에 전원 전위가 공급되고 타단으로부터 상기 강압 회로의 출력 전위가 취출되는 출력용 MOS 트랜지스터(651)와, 상기 레벨 시프트용 MOS 트랜지스터의 상기 타단의 전위와 상기 출력 전위를 비교하여 상기 출력 전위가 상기 타단의 전위에 일치하도록 상기 출력용 MOS 트랜지스터의 게이트를 제어하는 비교 회로(63)를 갖는다.

이 반도체 장치에 의하면, 제 1전위가 프리차지 전위를 MOS 트랜지스터의 임계 전압만큼 낮춘 전위가 되고, δH/δL을 비교적 크게할 수 있다는 효과를 발휘한다.

청구범위 제 7항의 반도체 장치에서는, 청구항 제5항에 있어서, 상기 강압 회로는 예를 들어 도 5에 도시된 바와 같이 일단에 프리차지 전위가 인가되어 다이오드 접속된 레벨 시프트용 MOS 트랜지스터와, 일단이 상기 레벨 시프트용 MOS 트랜지스터의 타단에 접속된 제 1저항과, 일단이 상기 제 1저항의 타단에 접속되고 타단에 기준 전위가 인가되는 제 2저항을 구비한 레벨 시프트 회로(61A)와, 일단에 전원 전위가 공급되고 타단으로부터 상기 강압 회로의 출력 전위가 취출되는 출력용 MOS 트랜지스터(651)와, 상기 제 1저항의 타단의 전위와 상기 출력 전위를 비교하여 상기 출력 전위가 상기 제 1저항의 타단의 전위에 일치하도록 상기 출력용 MOS 트랜지스터의 게이트를 제어하는 비교 회로(63)를 갖는다.

이 반도체 장치에 의하면, 제 2저항의 값을 적당히 결정함으로써, δL＜δH의 관계를 유지하고, 또한 제 1용량 소자에 'L'이 유지되어 있을 때와 'H'가 유지되어 있을 때의 상기 마진을 서로 거의 동일하게 하는 것이 가능해진다고 하는 효과를 발휘한다.

청구범위 제 8항의 반도체 장치에서는, 청구항 제 4항에 있어서, 상기 제 1전위는 접지 전위이다.

청구범위 제 5항 내지 제 7항의 반도체 장치에서는, 통상, 회로가 밀집되어 있는 DRAM 코어부에 강압 회로가 배치되지만, 청구범위 제8항의 반도체 장치에 의하면, 강압 회로가 불필요하므로, 회로의 레이아웃이 간단화되어, 설계 기간이 단축된다는 효과를 발휘한다.

전압 δL이 청구범위 제 5항 내지 제 7항의 경우보다도 크게 되지만, 내부 전원 전압이 낮은 경우, 예를 들어 2.5V 이하일 경우에는, 'L'독출시의 상기 마진의 삭감량은 작다. 이 삭감량을 더욱 작게 하기 위해서는, 제 2용량 소자의 임계 전압을 높이면 된다.

청구범위 제 9항의 반도체 장치에서는, 청구범위 제 1항 내지 제 3항중 어느 한 항에 있어서, 상기 반도체 장치는 다이나믹형 RAM이다.

이하, 도면에 기초하여 본 발명의 실시예를 설명한다. 도 8과 동일 구성 요소에는 동일 부호를 붙이고 그 설명을 생략한다. 이하에 있어서, 일반적으로 2가 신호(S) 또는 그 신호선(S)과 상보적인 2가 신호(한쪽이 'L'일 때 다른쪽이 'H') 또는 그 신호선을 *S로 표시한다.

[제 1실시예]

도 1은 본 발명의 제 1실시예의 DRAM의 주요부 회로를 나타낸다. 도 1에서는 설명을 간단히 하기 위해 메모리 셀이 2개인 경우를 나타내고 있다.

제 2MOS 용량 소자로서의 nMOS 트랜지스터(31)는 그 게이트가 비트선(*BL)에 접속되고, 그 소스와 드레인이 단락되어 더미 워드선(DWL0)에 접속되어 있다. 동일하게, 제 2MOS 용량 소자로서의 nMOS 트랜지스터(32)는 그 게이트가 비트선(BL)에 접속되고, 그 소스와 드레인이 단락되어 더미 워드선(DWL1)에 접속되어 있다.

비트선(BL)과 비트선(*BL)과의 사이에는 프리차지용 스위칭 회로(33)가 접속되고, 스위칭 회로(33)가 온일 때에 비트선(BL)과 비트선(*BL)이 전위(Vpr)로 프리차지된다. 스위칭 회로(33)의 온/오프 제어는 제어 회로(34)에서 행해진다.

워드선(WL0,WL1)은 어드레스 디코더(35)에 의해 택일적으로 선택된다. 선택된 워드선(WL0,WL1)에 워드 선택 전위(Vw)를 인가하는 타이밍은 제어 회로(34)로부터의 타이밍 제어 신호(WLC)에 의해 제어된다. 워드 선택 전위(Vw)는 예를 들어, Vii+Vth 이다. 이 경우, Vth는 nMOS 트랜지스터의 임계 전압이다.

센스 증폭기(30)에는 제어 회로(34)로부터 한쌍의 활성화 신호(SPL,SNL)가 공급되고, 활성화 신호(SPL,SNL)가 모두 프리차지 전위(Vpr)일 때, 센스 증폭기(30)가 비활성화되며, 또한, 활성화 신호(SPL)가 내부 전원 전위(Vii)로 되어 활성화 신호(SNL)이 0V로 되었을 때, 센스 증폭기(30)가 활성화된다.

더미 워드선(DWL0)은 더미 워드 활성화 회로(40)의 pMOS 트랜지스터(41) 및nMOS 트랜지스터(42)의 양쪽 드레인에 접속되어 있다. pMOS 트랜지스터(41)의 소스에는 내부 전원 전위(Vii)가 인가되고, nMOS 트랜지스터(42)의 소스에는 후술하는 전위(Vs)가 인가된다. pMOS 트랜지스터(41) 및 nMOS 트랜지스터(42)의 게이트는 부정 논리곱 게이트(43)의 출력단에 접속되어 있다. 부정 논리곱 게이트(43)의 한쪽 입력단에는 어드레스 최하위 비트(*ADR0)가 공급되고, 다른쪽 입력단에는 제어 회로(34)로부터 인에이블 신호(EN)가 공급된다. 어드레스 최하위 비트(ADR0)는 워드선(WL0)이 선택될 때 'L', 워드선(WL1)이 선택될 때 'H'가 된다.

더미 워드선(DWL1)은 더미 워드선(DWL0)과 동일하게 하여 더미 워드선 활성화 회로(50)에 접속되고, 더미 워드선 활성화 회로(50)의 pMOS 트랜지스터(51), nMOS 트랜지스터(52) 및 부정 논리곱 게이트(53)는 각각 더미 워드선 활성화 회로(40)의 pMOS 트랜지스터(41), nMOS 트랜지스터(42) 및 부정 논리곱 게이트(43)에 대응하고 있다. 부정 논리곱 게이트(53)의 한쪽 입력단에는 어드레스 최하위 비트 (ADR0)가 공급되고, 다른쪽 입력단에는 제어 회로(34)로부터 인에이블 신호(EN)가 공급된다.

스위칭 회로(33) 및 더미 워드선 활성화 회로(40,50)는 제어 회로의 일부이다.

강압 회로(60)는 프리차지 전위(Vpr)를 강압하여 전위(Vs)를 생성하고, 전위(Vs)는 nMOS 트랜지스터(42,52)의 소스에 인가된다. 강압 회로(60)의 구성예를 도 2에 도시한다. 이 강압 회로(60)는 레벨 시프트 회로(61)와, 비교 회로(63), 출력 회로(65)를 구비하고 있으며, 안정화된 전위(Vs)가 출력된다.

레벨 시프트 회로(61)에서는 다이오드가 접속된 nMOS 트랜지스터(611)와, 저항(612)이 직렬 접속되어 있고, nMOS 트랜지스터(611)의 드레인에 프리차지 전위(Vpr)가 인가되어, nMOS 트랜지스터(611)의 소스로부터 비교 회로(63)로의 참조 전위로서 Vpr-Vth가 취출된다. 이 경우 Vth는 nMOS 트랜지스터(611)의 임계 전압이다. 간단히 하기 위해, 도 1의 nMOS 트랜지스터(31,32)의 임계 전압도 Vth와 같다.

비교 회로(63), 출력 회로(65) 및 양쪽의 접속은 공지이며, 비교 회로(63)는 pMOS 트랜지스터(631,632) 및 nMOS 트랜지스터(633~635)를 구비하고, 출력 회로(65)에서는 pMOS 트랜지스터(651)와 저항(652)이 직렬 접속되어 있다. 비교 회로(63)는 pMOS 트랜지스터(651)의 드레인 전위(Vs)가 참조 전위(Vpr-Vth)가 되도록 pMOS 트랜지스터(651)의 게이트 전위를 제어한다.

예를 들어, Vii=3.0V, Vpr=1.5V, Vth=0.5V, Vs=1.0V, Δ=0.2V이다.

도 1은 비트선쌍이 1개인 경우를 나타내고 있지만, 더미 워드선(DWL0,DWL1)은 2개 이상의 비트선쌍에 대하여 공통으로 이용된다.

다음에, 도 4의 (a) 및 (b)를 참조하여, 상기와 같이 구성된 도 1의 회로의 동작을 설명한다. 커패시터(11)에 'H'가 유지되어 있을 때의 전류 누설은 커패시터(11)에 'L'이 유지되어 있을 때의 전류 누설보다도 크기 때문에, 'L'독출시의 비트선 전위 변화와 'H'독출시의 비트선 전위 변화는 다르지만, 간단화를 위해 양쪽은 서로 같으며, 이것을 Δ로 한다.

도 4의 (a)는 커패시터(11)에 'L'이 유지되어 있는 메모리 셀(10)로부터의 독출 동작에 있어서의 전압 파형을 나타내고, 도 4의 (b)는 커패시터(11)에 'H'가 유지되어 있는 메모리 셀(10)로부터의 독출 동작에 있어서의 전압 파형을 나타내고 있다.

이들의 경우, 어드레스 최하위 비트(ADR0)가 'L'이므로, 부정 논리곱 게이트(53)의 출력은 인에이블 신호(EN)의 레벨에 상관없이 'H'가 되고, pMOS 트랜지스터(51)가 오프, nMOS 트랜지스터(52)가 온이 되어, 더미 워드선(DWL1)의 전위는 Vs의 상태이다. 어드레스 최하위 비트(*ADR0)는 'H'이지만, 독출 사이클의 최초, 인에이블 신호(EN)는 'L'이므로, 더미 워드선(DWL0)은 전위(Vs)로 되어 있다. 또한, 독출 사이클의 최초, 활성화 신호(SPL,SNL)는 모두 프리차지 전위(Vpr)로 되어 있고, 센스 증폭기(30)가 비활성화 되어 있다.

도 4의 (a)의 경우, 다음과 같은 동작이 행해진다.

(1) 스위칭 회로(33)가 온되고, 비트선(BL,*BL)이 전위(Vpr)로 프리차지되어, 스위칭 회로(33)가 오프된다.

(2) 다음에, 워드선(WL0)이 선택되어, 이것이 전위(Vw)까지 상승하고, 그 도중에 전송 게이트(12)가 온되어, 비트선(*BL)상의 정전하가 전송 게이트(12)를 통해 커패시터(11)로 유입된다. 이것에 의해, 비트선(*BL)의 전위가 Δ만큼 하강하여 Vpr-Δ가 된다.

(3) 다음에, 인에이블 신호(EN)가 'H'로 천이하여, 부정 논리곱 게이트(43)의 출력이 'L'이 되고, pMOS 트랜지스터(41)는 온, nMOS 트랜지스터(42)는 오프가 된다. 이것에 의해, 더미 워드선(DWL0)의 전위가 Vs에서 Vii까지 상승한다. 이 때, 비트선(*BL)에서 nMOS 트랜지스터(31)의 게이트를 향해 부전하가 모임으로써, 비트선(*BL)에 정전하가 보급되어, 비트선(*BL)의 전위가 δL 만큼 상승한다.

(4) 다음에, 활성화 신호(SPL)가 내부 전원 전위(Vii)까지 상승되어, 활성화 신호(SNL)가 0V까지 저하되고, 센스 증폭기(30)가 활성화된다. 이것에 의해, 비트선(BL)과 비트선(*BL)의 전위차가 증폭되어, 비트선(*BL)이 0V가 되고, 비트선(BL)이 내부 전원 전위(Vii)가 된다.

메모리 셀(10)로부터의 'H'의 독출 동작에서는, 상기 (2)에서 커패시터(11)의 정전하가 전송 게이트(12)를 통해 비트선(*BL)으로 유출되어, 비트선(*BL)의 전위가 Δ만큼 상승하여, Vpr+Δ가 되고, 상기 (3)에서 비트선(*BL)의 전위가 δH 만큼상승하며, 상기 (4)에서 비트선(*BL)이 내부 전원 전위(Vii)가 되어, 비트선(BL)이 0V가 된다.

메모리 셀(20)로부터의 독출 동작에서는, 어드레스 최하위 비트(ADR0)가 'H'가 되고, 상기 (2)에서 워드선(WL1)이 선택되며, 상기 (3)에서 더미 워드선(DWL1)이 전위(Vs)에서 내부 전원 전위(Vii)까지 상승하여, 비트선(BL)에 정전하가 보급된다.

도 3의 (a)는 메모리 셀(10)로부터 'L'을 독출하는 경우에 있어서, 비트선 (*BL)의 전위가 상기 (2)에서 Vpr-Δ가 되었을 때의 더미 워드선(DWL0)의 전위(VD)에 대한 nMOS 트랜지스터(31)의 용량(CL)을 나타내고 있다. 더미 워드선 전위(VD)가 V1=Vpr-Vth-Δ보다 커지면, nMOS 트랜지스터(31)의 소스·드레인간이 오프가 되어, 용량(CL)이 급격히 작아진다. 더미 워드선(DWL0)의 전위를 Vs에서 Vii까지 상승시켰을 때, nMOS 트랜지스터(31)의 채널 영역에 있어서 전하량은 용량(CL)을 전위(VD)로 Vs에서 Vii까지 적분한 값과 같고, 이 전하량과 같은 전하가 비트선(*BL)에 보충된다.

도 3의 (b)는 메모리 셀(10)로부터 'H'를 독출하는 경우에 있어서, 비트선 (*BL)의 전위가 Vpr+Δ가 되었을 때의 더미 워드선(DWL0)의 전위(VD)에 대한 nMOS 트랜지스터(31)의 용량(CH)을 나타낸다. 더미 워드선 전위(VD)가 V1=Vpr-Vth+Δ 보다 커지면, nMOS 트랜지스터(31)의 소스·드레인간이 오프가 되어, 용량(CH)가 급격히 작아진다. 더미 워드선(DWL0)의 전위를 Vs에서 Vii까지 상승시켰을 때에, nMOS 트랜지스터(31)의 채널 영역에 있어서 증가하는 전하량은 용량(CH)을 더미 워드선 전위(VD)로 Vs에서 Vii까지 적분한 값과 같고, 이 전하량과 같은 전하가 비트선(*BL)에 보충된다.

따라서, 'H'독출시에 비트선(*BL)에 보급되는 전하량은 'L'독출시의 경우 보다도 도 3의 (b)의 사선부의 면적과 도 3의 (a)의 사선부의 면적과의 차이만큼 많아져서, δL＜δH가 된다. 메모리 셀(20)로부터의 독출 동작에 있어서도 동일하게 하여, δL＜δH가 된다.

이것에 의해, 'H'독출시에 있어서의 비트선 전위 변화에 포함되는 마진을 보충할 수 있는 동시에, 'L'독출시에 있어서의 비트선 전위 변화에 포함되는 마진의 삭감량을 작게 할 수 있는 효과를 발휘한다. 이 마진 증가에 의해, DRAM의 재생 주기를 연장시켜 소비전력을 감소시킬 수 있으며, 기억 내용의 신뢰성이 향상된다.

또, δL＜δH의 관계는 Vs＜V2이면 성립하고, 이 경우에 본 발명의 상기 효과를 얻을 수 있다.

[제 2실시예]

도 5는 본 발명의 제 2실시예의 DRAM에 이용되는 강압 회로(60A)를 나타낸다.

이 회로에서는 레벨 시프트 회로(61A)에 있어서, nMOS 트랜지스터(611)와 저항(612)과의 사이에 저항(613)이 접속되고, 저항(613)과 저항(612)과의 접속점의 전위가 참조 전위로서 취출된다. 이 경우, 전위(Vs)는 도 2의 경우보다도 저항(613)의 단자간 전압만큼 낮아진다. 예를 들어 도 3에 있어서, Vs=V1으로 할 수 있다. 다른 점은 상기 제 1실시예의 경우와 동일하다.

여기서, 커패시터(11)에 'H'가 유지되어 있을 때의 전류 누설은 커패시터(11)에 'L'이 유지되어 있을 때의 전류 뉴설보다도 크기때문에, 커패시터(11)에 'H'가 유지되어 있을 때의 상기 마진을 넓힐 필요가 있다.

본 제 2실시예에 따르면, 저항(613)의 값을 적당히 결정함으로써, δL＜δH의 관계를 유지하고, 또한, δH의 값을 제 1실시예의 경우보다도 크게하여, 커패시터(11)에 'L'이 유지되어 있을 때와 'H'가 유지되어 있을 때의 상기 마진을 서로 거의 동일하게 하는 것이 가능해진다.

[제 3실시예]

도 6은 본 발명의 제 3실시예의 DRAM의 주요부 회로를 나타낸다.

이 회로에서는, nMOS 트랜지스터(42)의 소스와 nMOS 트랜지스터(52)의 소스를 0V로 함으로써, 도 1의 강압 회로(60)를 생략하고 있다.

도 1의 회로에서는 강압 회로(60)의 배치 범위가 한정되고, 더욱이, 회로가 밀집되어 있는 DRAM 코어부에 강압 회로(60)가 배치된다. 이것에 대하여, 본 제 3실시예에 따르면, 강압 회로(60)가 불필요하기 때문에, 회로의 레이아웃이 간단화되고, 설계 기간이 단축되는 효과를 발휘한다.

본 제 3실시예에서는, 전압 δL이 제 1및 제 2실시예의 경우보다 커지지만, 내부 전원 전압(Vii)이 낮은 경우, 예를 들어 2.5V 이하의 경우에는, 도 3의 (a) 및 (b)의 전위(V1)가 낮아지므로, 'L'독출시의 상기 마진의 삭감량은 작고, 상기 효과를 고려하면 제 1실시예보다도 유리해지는 경우가 있다.

전위(V1)를 더욱 저하시키기 위해서는, nMOS 트랜지스터(31,32)의 임계 전압 (Vth)을 높이면 된다. 그러기 위해서는, 예를 들어, 메모리 셀이 형성되어 있는 웰에 nMOS 트랜지스터(31,32)를 형성하거나, 전송 게이트와 동일한 형성법을 이용하여 nMOS 트랜지스터(31,32)를 형성하면 된다.

[제 4실시예]

도 7은 본 발명의 제 4실시예의 DRAM의 주요부 회로를 나타낸다.

이 회로에서는, 도 1의 MOS 용량 소자로서의 nMOS 트랜지스터(31) 대신에 pMOS 트랜지스터(31A)를 이용하고, 그 소스 및 드레인을 단락하여 비트선(*BL)에 접속하며, 그 게이트를 더미 워드선(DWL0)에 접속하고 있다. 동일하게, 도 1의 MOS 용량 소자로서의 nMOS 트랜지스터(32) 대신에 pMOS 트랜지스터(32A)를 이용하고, 그 소스 및 드레인을 단락하여 비트선(BL)에 접속하며, 그 게이트를 더미 워드선(DWL1)에 접속하고 있다. 다른 점은 상기 제 1실시예와 동일하다.

이 제 4실시예에 있어서, 도 3의 (a) 및 (b)에 도시되는 관계가 성립하기 때문에, 상기 제 1실시예의 효과를 얻을 수 있다.

또, 본 발명에는 그 밖에도 여러가지의 변형예가 포함된다.

예를 들어, MOS 용량 소자로서는, MOS 트랜지스터에 한정되지 않으며, 예를 들어 그 소스와 드레인의 한쪽을 생략한 구성 또는 이것에 유사한 구성이어도 좋다.

또한, 더미 워드선을 선택하기 위한 신호는 어드레스 최하위 비트(ADR0)에 한정되지 않고, 메모리 셀 어레이의 구성에 따른 신호를 이용할 수 있다. 도 2또는 도 5에 있어서, 다이오드 접속된 nMOS 트랜지스터(611) 대신에, 다이오드 접속된 pMOS 트랜지스터를 이용하여도 좋다.

도 7에 있어서, 강압 회로(60)를 생략하고 VS=0으로 하여도 좋다. 이 경우, 상기 이유에 의해, pMOS 트랜지스터(31A,31B)의 임계 전압을 높이기 위해서는 이들을 웰에 형성하고, 웰의 전위를 내부 전원 전위(Vii)보다 높게, 예를 들어 워드 선택 전위(Vw)로 하거나, 트랜지스터의 채널 폭을 넓게 하면 좋다.

본 발명의 반도체 장치에 의하면, 'H'독출시에 비트선 전위 변화에 포함되는 마진을 보충할 수 있는 동시에, 'L'독출시에 비트선 전위 변화에 포함되는 마진의 삭감량을 작게 할 수 있으며, 재생 주기 연장에 따른 소비 전력 저감 또는 기억 내용의 신뢰성 향상을 도모할 수 있는 효과를 갖게 된다.

Claims

제 1비트선과, 상기 제 1비트선에 전송 게이트를 통해 제 1용량 소자가 접속된 메모리 셀과, 제 2비트선과, 활성화시에 상기 제 1비트선과 상기 제 2비트선과의 전위차를 증폭시키는 센스 증폭기와, 더미 워드선을 갖는 반도체 장치에 있어서, 제 1전극이 상기 제 1비트선에 접속되고, 제 2전극이 상기 더미 워드선에 접속되며, 상기 제 1전극과 상기 제 2전극과의 전위차에 따라서 용량이 변화하는 제 2용량 소자와, 상기 제 1비트선과 상기 제 2비트선을 프리차지 전위로 한 이후에 상기 전송 게이트를 온하고, 상기 전송 게이트를 온한 후에 상기 더미 워드선을 제 1전위에서 소정치보다 큰 제 2전위까지 상승시키며, 상기 더미 워드선의 전위를 상기 소정치 이상으로 상승시킨 후에 상기 센스 증폭기를 활성화시키는 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제 1항에 있어서, 상기 제 2용량 소자는 nMOS 트랜지스터이고, 상기 제 1전극은 상기 nMOS 트랜지스터의 게이트이며, 상기 제 2전극은 상기 nMOS 트랜지스터의 n형 확산 영역인 것을 특징으로 하는 반도체 장치.
제 1항에 있어서, 상기 제 2용량 소자는 pMOS 트랜지스터이고, 상기 제 1전극은 상기 pMOS 트랜지스터의 p형 확산 영역이며, 상기 제 2전극은 상기 pMOS 트랜지스터의 게이트인 것을 특징으로 하는 반도체 장치.
제 1항 내지 제 3항중 어느 한 항에 있어서, 상기 제어 회로는, 소스가 전원 공급선에 접속된 pMOS 트랜지스터와, 드레인 및 게이트가 각각 상기 pMOS 트랜지스터의 드레인 및 게이트에 접속되고 소스에 상기 제 1전위가 인가되는 nMOS 트랜지스터를 갖는 것을 특징으로 하는 반도체 장치.
제 4항에 있어서, 상기 제어 회로는, 상기 프리차지 전위를 강압시켜서 상기 제 1전위를 생성하는 강압 회로를 갖는 것을 특징으로 하는 반도체 장치.
제 5항에 있어서, 상기 강압 회로는, 일단에 프리차지 전위가 인가되어 다이오드 접속된 레벨 시프트용 MOS 트랜지스터와, 일단이 상기 레벨 시프트용 MOS 트랜지스터의 타단에 접속되고 타단에 기준 전위가 인가되는 저항을 구비한 레벨 시프트 회로와, 일단에 전원 전위가 공급되고 타단으로부터 상기 강압 회로의 출력 전위가 취출되는 출력용 MOS 트랜지스터와, 상기 레벨 시프트용 MOS 트랜지스터의 상기 타단의 전위와 상기 출력 전위를 비교하여 상기 출력 전위가 상기 타단의 전위에 일치하도록 상기 출력용 MOS 트랜지스터의 게이트를 제어하는 비교 회로를 갖는 것을 특징으로 하는 반도체 장치.
제 5항에 있어서, 상기 강압 회로는, 일단에 프리차지 전위가 인가되어 다이오드 접속된 레벨 시프트용 MOS 트랜지스터와, 일단이 상기 레벨 시프트용 MOS 트랜지스터의 타단에 접속된 제 1저항과, 일단이 상기 제 1저항의 타단에 접속되고 타단에 기준 전위가 인가되는 제 2저항을 구비한 레벨 시프트 회로와, 일단에 전원 전위가 공급되고 타단으로부터 상기 강압 회로의 출력 전위가 취출되는 출력용 MOS 트랜지스터와, 상기 제 1저항의 타단의 전위와 상기 출력 전위를 비교하여 상기 출력 전위가 상기 제 1저항의 타단의 전위에 일치하도록 상기 출력용 MOS 트랜지스터의 게이트를 제어하는 비교 회로를 갖는 것을 특징으로 하는 반도체 장치.
제 4항에 있어서, 상기 제 1전위는 접지 전위인 것을 특징으로 하는 반도체 장치.
제 1항 내지 제 3항중 어느 한 항에 있어서, 상기 반도체 장치는 다이나믹형 RAM인 것을 특징으로 하는 반도체 장치.