JPH10241357A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10241357A JPH10241357A JP9047690A JP4769097A JPH10241357A JP H10241357 A JPH10241357 A JP H10241357A JP 9047690 A JP9047690 A JP 9047690A JP 4769097 A JP4769097 A JP 4769097A JP H10241357 A JPH10241357 A JP H10241357A
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- bit line
- semiconductor device
- transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
Abstract
(57)【要約】
【課題】‘Ｌ’読み出し時における、ビット線電位変化
に含まれるマージンの削減量を小さくする。 【解決手段】ｎＭＯＳトランジスタ３１は、そのゲート
がビット線＊ＢＬに接続され、そのソースとドレインと
が短絡されてダミーワード線ＤＷＬ０に接続されてい
る。ビット線Ｂとビット線＊Ｂとをプリチャージ電位Ｖ
pr＝Ｖii／２にさせた後に、転送ゲート１１をオンに
し、次いでダミーワード線ＤＷＬ０を電位Ｖs＝Ｖpr−
Ｖthから内部電源電位Ｖiiまで上昇させ、次いでセンス
アンプ３０をアクティブにさせる。ここにＶthはｎＭＯ
Ｓトランジスタ３１の敷居電圧に等しい。ｎＭＯＳトラ
ンジスタ３１の替わりにｐＭＯＳトランジスタを用いた
場合には、そのソースとドレインとを短絡してビット線
＊Ｂに接続し、そのゲートをダミーワード線ＤＷＬ０に
接続する。電位Ｖsは０Ｖでもよい。
に含まれるマージンの削減量を小さくする。 【解決手段】ｎＭＯＳトランジスタ３１は、そのゲート
がビット線＊ＢＬに接続され、そのソースとドレインと
が短絡されてダミーワード線ＤＷＬ０に接続されてい
る。ビット線Ｂとビット線＊Ｂとをプリチャージ電位Ｖ
pr＝Ｖii／２にさせた後に、転送ゲート１１をオンに
し、次いでダミーワード線ＤＷＬ０を電位Ｖs＝Ｖpr−
Ｖthから内部電源電位Ｖiiまで上昇させ、次いでセンス
アンプ３０をアクティブにさせる。ここにＶthはｎＭＯ
Ｓトランジスタ３１の敷居電圧に等しい。ｎＭＯＳトラ
ンジスタ３１の替わりにｐＭＯＳトランジスタを用いた
場合には、そのソースとドレインとを短絡してビット線
＊Ｂに接続し、そのゲートをダミーワード線ＤＷＬ０に
接続する。電位Ｖsは０Ｖでもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ又はこれ
を一部に含む半導体装置に関する。
を一部に含む半導体装置に関する。
【０００２】
【従来の技術】図８は、従来のＤＲＡＭ要部を示す回路
図である。メモリセル１０は、キャパシタ１１の一端が
転送ゲート１２を介してビット線＊ＢＬに接続され、メ
モリセル２０は、キャパシタ２１の一端が転送ゲート２
２を介してビット線ＢＬに接続されている。キャパシタ
１１及び２１の他端には電位Ｖpr＝Ｖii／２が印加され
ている。ここに、Ｖiiは内部電源電圧、例えば３．０Ｖ
である。転送ゲート１２及び２２のゲートはそれぞれワ
ード線ＷＬ０及びＷＬ１に接続されている。
図である。メモリセル１０は、キャパシタ１１の一端が
転送ゲート１２を介してビット線＊ＢＬに接続され、メ
モリセル２０は、キャパシタ２１の一端が転送ゲート２
２を介してビット線ＢＬに接続されている。キャパシタ
１１及び２１の他端には電位Ｖpr＝Ｖii／２が印加され
ている。ここに、Ｖiiは内部電源電圧、例えば３．０Ｖ
である。転送ゲート１２及び２２のゲートはそれぞれワ
ード線ＷＬ０及びＷＬ１に接続されている。
【０００３】例えばメモリセル１０の記憶内容を読み出
す場合には、ビット線ＢＬ及び＊ＢＬがプリチャージ電
位Ｖprにされ、次いで転送ゲート１２が所定時間オンに
され、次いでビット線ＢＬとビット線＊ＢＬとの電位差
がセンスアンプ３０で増幅される。メモリセル１０へデ
ータを書き込む場合には、この増幅後に、転送ゲート１
２がオンの状態でビット線＊ＢＬが０Ｖ（低レベル
‘Ｌ’書き込み）又は内部電源電位Ｖii（高レベル
‘Ｈ’書き込み）にされた後、転送ゲート１２がオフに
される。
す場合には、ビット線ＢＬ及び＊ＢＬがプリチャージ電
位Ｖprにされ、次いで転送ゲート１２が所定時間オンに
され、次いでビット線ＢＬとビット線＊ＢＬとの電位差
がセンスアンプ３０で増幅される。メモリセル１０へデ
ータを書き込む場合には、この増幅後に、転送ゲート１
２がオンの状態でビット線＊ＢＬが０Ｖ（低レベル
‘Ｌ’書き込み）又は内部電源電位Ｖii（高レベル
‘Ｈ’書き込み）にされた後、転送ゲート１２がオフに
される。
【０００４】図９（Ａ）中の実線は、メモリセル１０か
らの‘Ｌ’読み出し時のワード線ＷＬ０及びビット線＊
ＢＬの電圧波形を示し、図９（Ｂ）中の実線は、メモリ
セル１０からの‘Ｈ’読み出し時のワード線ＷＬ０及び
ビット線＊ＢＬの電圧波形を示している。回路素子の微
細化や動作電圧の低下に伴って、読み出し時のビット線
＊ＢＬの電位変化Δが小さくなり、また、キャパシタ１
１に保持された電荷量に対するキャパシタ１１の電流リ
ークの割合が大きくなっている。キャパシタ１１に
‘Ｈ’が保持されているときの電流リークは、キャパシ
タ１１に‘Ｌ’が保持されているときのそれよりも大き
い。電位変化Δが小さ過ぎると、センスアンプ３０が誤
動作して誤ったデータが読み出されるので、センスアン
プ３０が誤動作せずにビット線ＢＬとビット線＊ＢＬと
の電位差を増幅できる余裕（マージン）を電位変化Δに
持たせる必要がある。
らの‘Ｌ’読み出し時のワード線ＷＬ０及びビット線＊
ＢＬの電圧波形を示し、図９（Ｂ）中の実線は、メモリ
セル１０からの‘Ｈ’読み出し時のワード線ＷＬ０及び
ビット線＊ＢＬの電圧波形を示している。回路素子の微
細化や動作電圧の低下に伴って、読み出し時のビット線
＊ＢＬの電位変化Δが小さくなり、また、キャパシタ１
１に保持された電荷量に対するキャパシタ１１の電流リ
ークの割合が大きくなっている。キャパシタ１１に
‘Ｈ’が保持されているときの電流リークは、キャパシ
タ１１に‘Ｌ’が保持されているときのそれよりも大き
い。電位変化Δが小さ過ぎると、センスアンプ３０が誤
動作して誤ったデータが読み出されるので、センスアン
プ３０が誤動作せずにビット線ＢＬとビット線＊ＢＬと
の電位差を増幅できる余裕（マージン）を電位変化Δに
持たせる必要がある。
【０００５】そこで、従来では、ｎＭＯＳトランジスタ
３１のソース及びドレインを短絡してビット線＊ＢＬに
接続しｎＭＯＳトランジスタ３１のゲートをダミーワー
ド線ＤＷＬ０に接続し、同様にビット線ＢＬとダミーワ
ード線ＤＷＬ１の間にｎＭＯＳトランジスタ３２を接続
していた。そして、メモリセル１０の記憶内容を読み出
す場合には、ワード線ＷＬ０を高レベルに遷移させて転
送ゲート１２をオンにすると同時に、ダミーワード線Ｄ
ＷＬ０を０Ｖから内部電源電位Ｖiiに遷移させてビット
線＊ＢＬに正電荷を補給することにより、キャパシタ１
１の電流リークによる電位変化Δの低下を補っていた。
図９（Ａ）及び（Ｂ）中の一点鎖線は、このような補償
動作を行った場合のビット線＊ＢＬの電圧波形を示して
いる。
３１のソース及びドレインを短絡してビット線＊ＢＬに
接続しｎＭＯＳトランジスタ３１のゲートをダミーワー
ド線ＤＷＬ０に接続し、同様にビット線ＢＬとダミーワ
ード線ＤＷＬ１の間にｎＭＯＳトランジスタ３２を接続
していた。そして、メモリセル１０の記憶内容を読み出
す場合には、ワード線ＷＬ０を高レベルに遷移させて転
送ゲート１２をオンにすると同時に、ダミーワード線Ｄ
ＷＬ０を０Ｖから内部電源電位Ｖiiに遷移させてビット
線＊ＢＬに正電荷を補給することにより、キャパシタ１
１の電流リークによる電位変化Δの低下を補っていた。
図９（Ａ）及び（Ｂ）中の一点鎖線は、このような補償
動作を行った場合のビット線＊ＢＬの電圧波形を示して
いる。
【０００６】
【発明が解決しようとする課題】しかし、‘Ｌ’読み出
し時においてもビット線＊ＢＬに‘Ｈ’読み出し時以上
の正電荷が補給されるので、‘Ｌ’読み出し時におけ
る、電位変化Δに含まれるマージンが削減され、不利に
なる。本発明の目的は、このような問題点に鑑み、
‘Ｈ’読み出し時における、ビット線電位変化に含まれ
るマージンを補うことができると共に、‘Ｌ’読み出し
時における、ビット線電位変化に含まれるマージンの削
減量を小さくすることができる半導体装置を提供するこ
とにある。
し時においてもビット線＊ＢＬに‘Ｈ’読み出し時以上
の正電荷が補給されるので、‘Ｌ’読み出し時におけ
る、電位変化Δに含まれるマージンが削減され、不利に
なる。本発明の目的は、このような問題点に鑑み、
‘Ｈ’読み出し時における、ビット線電位変化に含まれ
るマージンを補うことができると共に、‘Ｌ’読み出し
時における、ビット線電位変化に含まれるマージンの削
減量を小さくすることができる半導体装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段及びその作用効果】請求項
１では、第１ビット線と、該第１ビット線に転送ゲート
を介して第１容量素子が接続されたメモリセルと、第２
ビット線と、アクティブのときに該第１ビット線と該第
２ビット線との電位差を増幅させるセンスアンプと、ダ
ミーワード線とを有する半導体装置において、第１電極
が該第１ビット線に接続され、第２電極が該ダミーワー
ド線に接続され、該第１電極と該第２電極との電位差に
応じて容量が変化する第２容量素子と、該第１ビット線
と該第２ビット線とをプリチャージ電位にさせた後に、
該転送ゲートをオンにし、該転送ゲートをオンにした後
に該ダミーワード線を第１電位から該所定値より大きい
第２電位まで上昇させ、該ダミーワード線の電位を該所
定値以上上昇させた後に該センスアンプをアクティブに
させる制御回路とを有する。
１では、第１ビット線と、該第１ビット線に転送ゲート
を介して第１容量素子が接続されたメモリセルと、第２
ビット線と、アクティブのときに該第１ビット線と該第
２ビット線との電位差を増幅させるセンスアンプと、ダ
ミーワード線とを有する半導体装置において、第１電極
が該第１ビット線に接続され、第２電極が該ダミーワー
ド線に接続され、該第１電極と該第２電極との電位差に
応じて容量が変化する第２容量素子と、該第１ビット線
と該第２ビット線とをプリチャージ電位にさせた後に、
該転送ゲートをオンにし、該転送ゲートをオンにした後
に該ダミーワード線を第１電位から該所定値より大きい
第２電位まで上昇させ、該ダミーワード線の電位を該所
定値以上上昇させた後に該センスアンプをアクティブに
させる制御回路とを有する。
【０００８】該第２容量素子は、例えば、該第１電極と
該第２電極との電位差が所定値より大きいときに該電位
差が該所定値より小さいときよりも容量が小さい。第１
容量素子の転送ゲート側電極の電位は、メモリセルに低
レベル‘Ｌ’が書き込まれているときにはプリチャージ
電位Ｖprより低く、メモリセルに高レベル‘Ｈ’が書き
込まれているときにはプリチャージ電位Ｖprより高いと
する。
該第２電極との電位差が所定値より大きいときに該電位
差が該所定値より小さいときよりも容量が小さい。第１
容量素子の転送ゲート側電極の電位は、メモリセルに低
レベル‘Ｌ’が書き込まれているときにはプリチャージ
電位Ｖprより低く、メモリセルに高レベル‘Ｈ’が書き
込まれているときにはプリチャージ電位Ｖprより高いと
する。
【０００９】この半導体装置によれば、‘Ｈ’読み出し
時に第１ビット線に補給される電荷量は、‘Ｌ’読み出
し時の場合よりも多くなり、δＬ＜δＨとなる。これに
より、‘Ｈ’読み出し時における、ビット線電位変化に
含まれるマージンを補うことができると共に、‘Ｌ’読
み出し時における、ビット線電位変化に含まれるマージ
ンの削減量を小さくすることができるという効果を奏
し、リフレッシュ周期延長による消費電力低減又は記憶
内容の信頼性向上に寄与するところが大きい。
時に第１ビット線に補給される電荷量は、‘Ｌ’読み出
し時の場合よりも多くなり、δＬ＜δＨとなる。これに
より、‘Ｈ’読み出し時における、ビット線電位変化に
含まれるマージンを補うことができると共に、‘Ｌ’読
み出し時における、ビット線電位変化に含まれるマージ
ンの削減量を小さくすることができるという効果を奏
し、リフレッシュ周期延長による消費電力低減又は記憶
内容の信頼性向上に寄与するところが大きい。
【００１０】請求項２の半導体装置では、請求項１にお
いて、上記第２容量素子は、例えば図１に示す如く、ｎ
ＭＯＳトランジスタ（３１）であり、上記第１電極は該
ｎＭＯＳトランジスタのゲートであり、上記第２電極は
該ｎＭＯＳトランジスタのｎ型拡散領域である。この場
合、ダミーワード線電位が上昇してｎＭＯＳトランジス
タ（３１）のゲート・ソース間の電位差がこのトランジ
スタの敷居電圧以上になると、このトランジスタのゲー
ト・ソース間の容量が急に小さくなる。
いて、上記第２容量素子は、例えば図１に示す如く、ｎ
ＭＯＳトランジスタ（３１）であり、上記第１電極は該
ｎＭＯＳトランジスタのゲートであり、上記第２電極は
該ｎＭＯＳトランジスタのｎ型拡散領域である。この場
合、ダミーワード線電位が上昇してｎＭＯＳトランジス
タ（３１）のゲート・ソース間の電位差がこのトランジ
スタの敷居電圧以上になると、このトランジスタのゲー
ト・ソース間の容量が急に小さくなる。
【００１１】請求項３の半導体装置では、請求項１にお
いて、上記第２容量素子は、例えば図７に示す如く、ｐ
ＭＯＳトランジスタ（３１Ａ）であり、上記第１電極は
該ｐＭＯＳトランジスタのｐ型拡散領域であり、上記第
２電極は該ｐＭＯＳトランジスタのゲートである。この
場合、ダミーワード線電位が上昇してｐＭＯＳトランジ
スタ（３１Ａ）のソース・ゲート間の電位差がこのトラ
ンジスタの敷居電圧以下になると、このトランジスタの
ソース・ゲート間の容量が急に小さくなる。
いて、上記第２容量素子は、例えば図７に示す如く、ｐ
ＭＯＳトランジスタ（３１Ａ）であり、上記第１電極は
該ｐＭＯＳトランジスタのｐ型拡散領域であり、上記第
２電極は該ｐＭＯＳトランジスタのゲートである。この
場合、ダミーワード線電位が上昇してｐＭＯＳトランジ
スタ（３１Ａ）のソース・ゲート間の電位差がこのトラ
ンジスタの敷居電圧以下になると、このトランジスタの
ソース・ゲート間の容量が急に小さくなる。
【００１２】請求項４の半導体装置では、請求項１乃至
３のいずれか１つにおいて、上記制御回路は、例えば図
１に示す如く、ソースが電源供給線に接続されたｐＭＯ
Ｓトランジスタ（４１）と、ドレイン及びゲートがそれ
ぞれ該ｐＭＯＳトランジスタのドレイン及びゲートに接
続され、ソースに上記第１電位が印加されるｎＭＯＳト
ランジスタ（４２）とを有する。
３のいずれか１つにおいて、上記制御回路は、例えば図
１に示す如く、ソースが電源供給線に接続されたｐＭＯ
Ｓトランジスタ（４１）と、ドレイン及びゲートがそれ
ぞれ該ｐＭＯＳトランジスタのドレイン及びゲートに接
続され、ソースに上記第１電位が印加されるｎＭＯＳト
ランジスタ（４２）とを有する。
【００１３】この場合、ゲート電位を高レベルに遷移さ
せることにより、ダミーワード線電位が第１電位から電
源供給線の電位まで上昇する。請求項５の半導体装置で
は、請求項４において、上記制御回路は、例えば図２に
示す如く、上記プリチャージ電位を降圧させて上記第１
電位を生成する降圧回路（６０）を有する。
せることにより、ダミーワード線電位が第１電位から電
源供給線の電位まで上昇する。請求項５の半導体装置で
は、請求項４において、上記制御回路は、例えば図２に
示す如く、上記プリチャージ電位を降圧させて上記第１
電位を生成する降圧回路（６０）を有する。
【００１４】請求項６の半導体装置では、請求項５にお
いて、上記降圧回路は、例えば図２に示す如く、一端に
プリチャージ電位が印加されダイオード接続されたレベ
ルシフト用ＭＯＳトランジスタと、一端が該レベルシフ
ト用ＭＯＳトランジスタの他端に接続され他端に基準電
位が印加される抵抗とを備えたレベルシフト回路（６
１）と、一端に電源電位が供給され他端から該降圧回路
の出力電位が取り出される出力用ＭＯＳトランジスタ
（６５１）と、該レベルシフト用ＭＯＳトランジスタの
該他端の電位と該出力電位とを比較し該出力電位が該他
端の電位に一致するように該出力用ＭＯＳトランジスタ
のゲートを制御する比較回路（６３）とを有する。
いて、上記降圧回路は、例えば図２に示す如く、一端に
プリチャージ電位が印加されダイオード接続されたレベ
ルシフト用ＭＯＳトランジスタと、一端が該レベルシフ
ト用ＭＯＳトランジスタの他端に接続され他端に基準電
位が印加される抵抗とを備えたレベルシフト回路（６
１）と、一端に電源電位が供給され他端から該降圧回路
の出力電位が取り出される出力用ＭＯＳトランジスタ
（６５１）と、該レベルシフト用ＭＯＳトランジスタの
該他端の電位と該出力電位とを比較し該出力電位が該他
端の電位に一致するように該出力用ＭＯＳトランジスタ
のゲートを制御する比較回路（６３）とを有する。
【００１５】この半導体装置によれば、第１電位が、プ
リチャージ電位をＭＯＳトランジスタの敷居電圧だけ下
げた電位になり、δＨ／δＬを比較的大きくすることが
できるという効果を奏する。請求項７の半導体装置で
は、請求項５において、上記降圧回路は、例えば図５に
示す如く、一端にプリチャージ電位が印加されダイオー
ド接続されたレベルシフト用ＭＯＳトランジスタと、一
端が該レベルシフト用ＭＯＳトランジスタの他端に接続
された第１抵抗と、一端が該第１抵抗の他端に接続され
他端に基準電位が印加される第２抵抗とを備えたレベル
シフト回路（６１Ａ）と、一端に電源電位が供給され他
端から該降圧回路の出力電位が取り出される出力用ＭＯ
Ｓトランジスタ（６５１）と、該第１抵抗の他端の電位
と該出力電位とを比較し該出力電位が該第１抵抗の他端
の電位に一致するように該出力用ＭＯＳトランジスタの
ゲートを制御する比較回路（６３）とを有する。
リチャージ電位をＭＯＳトランジスタの敷居電圧だけ下
げた電位になり、δＨ／δＬを比較的大きくすることが
できるという効果を奏する。請求項７の半導体装置で
は、請求項５において、上記降圧回路は、例えば図５に
示す如く、一端にプリチャージ電位が印加されダイオー
ド接続されたレベルシフト用ＭＯＳトランジスタと、一
端が該レベルシフト用ＭＯＳトランジスタの他端に接続
された第１抵抗と、一端が該第１抵抗の他端に接続され
他端に基準電位が印加される第２抵抗とを備えたレベル
シフト回路（６１Ａ）と、一端に電源電位が供給され他
端から該降圧回路の出力電位が取り出される出力用ＭＯ
Ｓトランジスタ（６５１）と、該第１抵抗の他端の電位
と該出力電位とを比較し該出力電位が該第１抵抗の他端
の電位に一致するように該出力用ＭＯＳトランジスタの
ゲートを制御する比較回路（６３）とを有する。
【００１６】この半導体装置によれば、第２抵抗の値を
適当に定めることにより、δＬ＜δＨの関係を保ち、且
つ、第１容量素子に‘Ｌ’が保持されているときと
‘Ｈ’が保持されているときの上記マージンを互いに略
同一にすることが可能となるという効果を奏する。請求
項８の半導体装置では、請求項４において、上記第１電
位はグランド電位である。
適当に定めることにより、δＬ＜δＨの関係を保ち、且
つ、第１容量素子に‘Ｌ’が保持されているときと
‘Ｈ’が保持されているときの上記マージンを互いに略
同一にすることが可能となるという効果を奏する。請求
項８の半導体装置では、請求項４において、上記第１電
位はグランド電位である。
【００１７】請求項５乃至７の半導体装置では、通常、
回路が密集しているＤＲＡＭコア部に降圧回路が配置さ
れるが、請求項８の半導体装置によれば、降圧回路が不
要であるので、回路のレイアウトが簡単化されて、設計
期間が短縮されるという効果を奏する。電圧δＬが請求
項５乃至７の場合よりも大きくなるが、内部電源電圧が
低い場合、例えば２．５Ｖ以下の場合には、‘Ｌ’読み
出し時の上記マージンの削減量は小さい。この削減量を
さらに小さくするには、第２容量素子の敷居電圧を上げ
ればよい。
回路が密集しているＤＲＡＭコア部に降圧回路が配置さ
れるが、請求項８の半導体装置によれば、降圧回路が不
要であるので、回路のレイアウトが簡単化されて、設計
期間が短縮されるという効果を奏する。電圧δＬが請求
項５乃至７の場合よりも大きくなるが、内部電源電圧が
低い場合、例えば２．５Ｖ以下の場合には、‘Ｌ’読み
出し時の上記マージンの削減量は小さい。この削減量を
さらに小さくするには、第２容量素子の敷居電圧を上げ
ればよい。
【００１８】請求項９の半導体装置では、請求項１乃至
８のいずれか１つにおいて、上記半導体装置はダイナミ
ック型ＲＡＭである。
８のいずれか１つにおいて、上記半導体装置はダイナミ
ック型ＲＡＭである。
【００１９】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。図８と同一構成要素には、同一符号
を付してその説明を省略する。以下において、一般に２
値信号Ｓ又はその信号線Ｓと相補的な２値信号（一方が
‘Ｌ’のとき他方が‘Ｈ’）又はその信号線を＊Ｓで表
す。
施形態を説明する。図８と同一構成要素には、同一符号
を付してその説明を省略する。以下において、一般に２
値信号Ｓ又はその信号線Ｓと相補的な２値信号（一方が
‘Ｌ’のとき他方が‘Ｈ’）又はその信号線を＊Ｓで表
す。
【００２０】［第１実施形態］図１は、本発明の第１実
施形態のＤＲＡＭ要部回路を示す。図１では、説明の簡
単化のためにメモリセルが２個の場合を示している。第
２ＭＯＳ容量素子としてのｎＭＯＳトランジスタ３１
は、そのゲートがビット線＊ＢＬに接続され、そのソー
スとドレインとが短絡されてダミーワード線ＤＷＬ０に
接続されている。同様に、第２ＭＯＳ容量素子としての
ｎＭＯＳトランジスタ３２は、そのゲートがビット線Ｂ
Ｌに接続され、そのソースとドレインとが短絡されてダ
ミーワード線ＤＷＬ１に接続されている。
施形態のＤＲＡＭ要部回路を示す。図１では、説明の簡
単化のためにメモリセルが２個の場合を示している。第
２ＭＯＳ容量素子としてのｎＭＯＳトランジスタ３１
は、そのゲートがビット線＊ＢＬに接続され、そのソー
スとドレインとが短絡されてダミーワード線ＤＷＬ０に
接続されている。同様に、第２ＭＯＳ容量素子としての
ｎＭＯＳトランジスタ３２は、そのゲートがビット線Ｂ
Ｌに接続され、そのソースとドレインとが短絡されてダ
ミーワード線ＤＷＬ１に接続されている。
【００２１】ビット線ＢＬとビット線＊ＢＬとの間には
プリチャージ用スイッチング回路３３が接続され、スイ
ッチング回路３３がオンの時にビット線ＢＬとビット線
＊ＢＬとが電位Ｖprでプリチャージされる。スイッチン
グ回路３３のオン／オフ制御は、制御回路３４で行われ
る。ワード線ＷＬ０及びＷＬ１はアドレスデコーダ３５
により択一的に選択される。選択されたワード線ＷＬ０
又はＷＬ１にワード選択電位Ｖwを印加するタイミング
は、制御回路３４からのタイミング制御信号ＷＬＣによ
り制御される。ワード選択電位Ｖwは、例えば、Ｖii＋
Ｖthである。ここに、ＶthはｎＭＯＳトランジスタの敷
居電圧である。
プリチャージ用スイッチング回路３３が接続され、スイ
ッチング回路３３がオンの時にビット線ＢＬとビット線
＊ＢＬとが電位Ｖprでプリチャージされる。スイッチン
グ回路３３のオン／オフ制御は、制御回路３４で行われ
る。ワード線ＷＬ０及びＷＬ１はアドレスデコーダ３５
により択一的に選択される。選択されたワード線ＷＬ０
又はＷＬ１にワード選択電位Ｖwを印加するタイミング
は、制御回路３４からのタイミング制御信号ＷＬＣによ
り制御される。ワード選択電位Ｖwは、例えば、Ｖii＋
Ｖthである。ここに、ＶthはｎＭＯＳトランジスタの敷
居電圧である。
【００２２】センスアンプ３０には、制御回路３４から
一対の活性化信号ＳＰＬ及びＳＮＬが供給され、活性化
信号ＳＰＬ及びＳＮＬが共にプリチャージ電位Ｖprのと
き、センスアンプ３０がインアクティブになり、活性化
信号ＳＰＬが内部電源電位Ｖiiにされ活性化信号ＳＮＬ
が０Ｖにされて、センスアンプ３０がアクティブにな
る。
一対の活性化信号ＳＰＬ及びＳＮＬが供給され、活性化
信号ＳＰＬ及びＳＮＬが共にプリチャージ電位Ｖprのと
き、センスアンプ３０がインアクティブになり、活性化
信号ＳＰＬが内部電源電位Ｖiiにされ活性化信号ＳＮＬ
が０Ｖにされて、センスアンプ３０がアクティブにな
る。
【００２３】ダミーワード線ＤＷＬ０は、ｐＭＯＳトラ
ンジスタ４１及びｎＭＯＳトランジスタ４２の両ドレイ
ンに接続されている。ｐＭＯＳトランジスタ４１のソー
スには内部電源電位Ｖiiが印加され、ｎＭＯＳトランジ
スタ４２のソースには後述の電位Ｖsが印加される。ｐ
ＭＯＳトランジスタ４１及びｎＭＯＳトランジスタ４２
のゲートは、ナンドゲート４３の出力端に接続されてい
る。ナンドゲート４３の一方の入力端には、アドレス最
下位ビット＊ＡＤＲ０が供給され、他方の入力端には、
制御回路３４からイネーブル信号ＥＮが供給される。ア
ドレス最下位ビットＡＤＲ０は、ワード線ＷＬ０が選択
されるとき‘Ｌ’、ワード線ＷＬ１が選択されるとき
‘Ｈ’になるとする。
ンジスタ４１及びｎＭＯＳトランジスタ４２の両ドレイ
ンに接続されている。ｐＭＯＳトランジスタ４１のソー
スには内部電源電位Ｖiiが印加され、ｎＭＯＳトランジ
スタ４２のソースには後述の電位Ｖsが印加される。ｐ
ＭＯＳトランジスタ４１及びｎＭＯＳトランジスタ４２
のゲートは、ナンドゲート４３の出力端に接続されてい
る。ナンドゲート４３の一方の入力端には、アドレス最
下位ビット＊ＡＤＲ０が供給され、他方の入力端には、
制御回路３４からイネーブル信号ＥＮが供給される。ア
ドレス最下位ビットＡＤＲ０は、ワード線ＷＬ０が選択
されるとき‘Ｌ’、ワード線ＷＬ１が選択されるとき
‘Ｈ’になるとする。
【００２４】ダミーワード線ＤＷＬ１は、ダミーワード
線ＤＷＬ０と同様にしてダミーワード線活性化回路５０
に接続され、ダミーワード線活性化回路５０のｐＭＯＳ
トランジスタ５１、ｎＭＯＳトランジスタ５２及びナン
ドゲート５３はそれぞれダミーワード線活性化回路４０
のｐＭＯＳトランジスタ４１、ｎＭＯＳトランジスタ４
２及びナンドゲート４３に対応している。ナンドゲート
５３の一方に入力端には、アドレス最下位ビットＡＤＲ
０が供給され、他方の入力端には、制御回路３４からイ
ネーブル信号ＥＮが供給される。
線ＤＷＬ０と同様にしてダミーワード線活性化回路５０
に接続され、ダミーワード線活性化回路５０のｐＭＯＳ
トランジスタ５１、ｎＭＯＳトランジスタ５２及びナン
ドゲート５３はそれぞれダミーワード線活性化回路４０
のｐＭＯＳトランジスタ４１、ｎＭＯＳトランジスタ４
２及びナンドゲート４３に対応している。ナンドゲート
５３の一方に入力端には、アドレス最下位ビットＡＤＲ
０が供給され、他方の入力端には、制御回路３４からイ
ネーブル信号ＥＮが供給される。
【００２５】スイッチング回路３３並びにダミーワード
線活性化回路４０及び５０は、制御回路の一部である。
降圧回路６０は、プリチャージ電位Ｖprを降圧して電位
Ｖsを生成し、電位Ｖsは、ｎＭＯＳトランジスタ４２及
び５２のソースに印加される。降圧回路６０の構成例を
図２に示す。この降圧回路６０は、レベルシフト回路６
１と、比較回路６３と、出力回路６５とを備えており、
安定化された電位Ｖsが出力される。レベルシフト回路
６１では、ダイオード接続されたｎＭＯＳトランジスタ
６１１と、抵抗６１２とが直列接続されており、ｎＭＯ
Ｓトランジスタ６１１のドレインにプリチャージ電位Ｖ
prが印加され、ｎＭＯＳトランジスタ６１１のソースか
ら、比較回路６３への参照電位としてＶpr−Ｖthが取り
出される。ここにＶthは、ｎＭＯＳトランジスタ６１１
の敷居電圧である。簡単化のために、ｎＭＯＳトランジ
スタ３１及び３２の敷居電圧もＶthに等しいとする。
線活性化回路４０及び５０は、制御回路の一部である。
降圧回路６０は、プリチャージ電位Ｖprを降圧して電位
Ｖsを生成し、電位Ｖsは、ｎＭＯＳトランジスタ４２及
び５２のソースに印加される。降圧回路６０の構成例を
図２に示す。この降圧回路６０は、レベルシフト回路６
１と、比較回路６３と、出力回路６５とを備えており、
安定化された電位Ｖsが出力される。レベルシフト回路
６１では、ダイオード接続されたｎＭＯＳトランジスタ
６１１と、抵抗６１２とが直列接続されており、ｎＭＯ
Ｓトランジスタ６１１のドレインにプリチャージ電位Ｖ
prが印加され、ｎＭＯＳトランジスタ６１１のソースか
ら、比較回路６３への参照電位としてＶpr−Ｖthが取り
出される。ここにＶthは、ｎＭＯＳトランジスタ６１１
の敷居電圧である。簡単化のために、ｎＭＯＳトランジ
スタ３１及び３２の敷居電圧もＶthに等しいとする。
【００２６】比較回路６３、出力回路６５及び両者の接
続は公知であり、比較回路６３は、ｐＭＯＳトランジス
タ６３１、６３２及びｎＭＯＳトランジスタ６３３〜６
３５を備え、出力回路６５では、ｐＭＯＳトランジスタ
６５１と抵抗６５２とが直列接続されている。比較回路
６３は、ｐＭＯＳトランジスタ６５１のドレイン電位Ｖ
sが参照電位Ｖpr−Ｖthになるように、ｐＭＯＳトラン
ジスタ６５１のゲート電位を制御する。
続は公知であり、比較回路６３は、ｐＭＯＳトランジス
タ６３１、６３２及びｎＭＯＳトランジスタ６３３〜６
３５を備え、出力回路６５では、ｐＭＯＳトランジスタ
６５１と抵抗６５２とが直列接続されている。比較回路
６３は、ｐＭＯＳトランジスタ６５１のドレイン電位Ｖ
sが参照電位Ｖpr−Ｖthになるように、ｐＭＯＳトラン
ジスタ６５１のゲート電位を制御する。
【００２７】例えば、Ｖii＝３．０Ｖ、Ｖpr＝１．５
Ｖ、Ｖth＝０．５Ｖ、Ｖs＝１．０Ｖ、Δ＝０．２Ｖで
ある。図１はビット線対が１つの場合を示しているが、
ダミーワード線ＤＷＬ０及びＤＷＬ１は、２以上のビッ
ト線対に対し共通に用いられる。次に、図４（Ａ）及び
（Ｂ）を参照して、上記の如く構成された図１の回路の
動作を説明する。キャパシタ１１に‘Ｈ’が保持されて
いるときの電流リークは、キャパシタ１１に‘Ｌ’が保
持されているときのそれよりも大きいので、‘Ｌ’読み
出し時のビット線電位変化と‘Ｈ’読み出し時のビット
線電位変化とは異なるが、簡単化のため、両者は互いに
等しく、これをΔとする。
Ｖ、Ｖth＝０．５Ｖ、Ｖs＝１．０Ｖ、Δ＝０．２Ｖで
ある。図１はビット線対が１つの場合を示しているが、
ダミーワード線ＤＷＬ０及びＤＷＬ１は、２以上のビッ
ト線対に対し共通に用いられる。次に、図４（Ａ）及び
（Ｂ）を参照して、上記の如く構成された図１の回路の
動作を説明する。キャパシタ１１に‘Ｈ’が保持されて
いるときの電流リークは、キャパシタ１１に‘Ｌ’が保
持されているときのそれよりも大きいので、‘Ｌ’読み
出し時のビット線電位変化と‘Ｈ’読み出し時のビット
線電位変化とは異なるが、簡単化のため、両者は互いに
等しく、これをΔとする。
【００２８】図４（Ａ）は、キャパシタ１１に‘Ｌ’が
保持されているメモリセル１０からの読み出し動作にお
ける電圧波形を示し、図４（Ｂ）は、キャパシタ１１に
‘Ｈ’が保持されてメモリセル１０からの読み出し動作
における電圧波形を示している。これらの場合、アドレ
ス最下位ビットＡＤＲ０が‘Ｌ’であるので、ナンドゲ
ート５３の出力はイネーブル信号ＥＮのレベルによらず
‘Ｈ’となり、ｐＭＯＳトランジスタ５１がオフ、ｎＭ
ＯＳトランジスタ５２がオンになって、ダミーワード線
ＤＷＬ１の電位はＶsのままである。アドレス最下位ビ
ット＊ＡＤＲ０は‘Ｈ’であるが、読み出しサイクルの
最初、イネーブル信号ＥＮは‘Ｌ’であるので、ダミー
ワード線ＤＷＬ０は電位Ｖsになっている。また、読み
出しサイクルの最初、活性化信号ＳＰＬ及びＳＮＬは共
にプリチャージ電位Ｖprにされていて、センスアンプ３
０がインアクティブになっている。
保持されているメモリセル１０からの読み出し動作にお
ける電圧波形を示し、図４（Ｂ）は、キャパシタ１１に
‘Ｈ’が保持されてメモリセル１０からの読み出し動作
における電圧波形を示している。これらの場合、アドレ
ス最下位ビットＡＤＲ０が‘Ｌ’であるので、ナンドゲ
ート５３の出力はイネーブル信号ＥＮのレベルによらず
‘Ｈ’となり、ｐＭＯＳトランジスタ５１がオフ、ｎＭ
ＯＳトランジスタ５２がオンになって、ダミーワード線
ＤＷＬ１の電位はＶsのままである。アドレス最下位ビ
ット＊ＡＤＲ０は‘Ｈ’であるが、読み出しサイクルの
最初、イネーブル信号ＥＮは‘Ｌ’であるので、ダミー
ワード線ＤＷＬ０は電位Ｖsになっている。また、読み
出しサイクルの最初、活性化信号ＳＰＬ及びＳＮＬは共
にプリチャージ電位Ｖprにされていて、センスアンプ３
０がインアクティブになっている。
【００２９】図４（Ａ）の場合、以下のような動作が行
われる。 （１）スイッチング回路３３がオンにされて、ビット線
ＢＬ及び＊ＢＬが電位Ｖprでプリチャージされ、スイッ
チング回路３３がオフにされる。 （２）次に、ワード線ＷＬ０が選択されて、これが電位
Ｖwまで上昇し、その途中で転送ゲート１２がオンにな
って、ビット線＊ＢＬ上の正電荷が転送ゲート１２を通
りキャパシタ１１へ流入する。これにより、ビット線＊
ＢＬの電位が、Δだけ下降してＶpr−Δとなる。
われる。 （１）スイッチング回路３３がオンにされて、ビット線
ＢＬ及び＊ＢＬが電位Ｖprでプリチャージされ、スイッ
チング回路３３がオフにされる。 （２）次に、ワード線ＷＬ０が選択されて、これが電位
Ｖwまで上昇し、その途中で転送ゲート１２がオンにな
って、ビット線＊ＢＬ上の正電荷が転送ゲート１２を通
りキャパシタ１１へ流入する。これにより、ビット線＊
ＢＬの電位が、Δだけ下降してＶpr−Δとなる。
【００３０】（３）次に、イネーブル信号ＥＮが‘Ｈ’
に遷移して、ナンドゲート４３の出力が‘Ｌ’となり、
ｐＭＯＳトランジスタ４１がオン、ｎＭＯＳトランジス
タ４２がオフになる。これにより、ダミーワード線ＤＷ
Ｌ０の電位がＶsからＶiiまで上昇する。この際、ビッ
ト線＊ＢＬからｎＭＯＳトランジスタ３１のゲートへ向
けて負電荷が集まることにより、ビット線＊ＢＬに正電
荷が補給されて、ビット線＊ＢＬの電位がδＬ上昇す
る。
に遷移して、ナンドゲート４３の出力が‘Ｌ’となり、
ｐＭＯＳトランジスタ４１がオン、ｎＭＯＳトランジス
タ４２がオフになる。これにより、ダミーワード線ＤＷ
Ｌ０の電位がＶsからＶiiまで上昇する。この際、ビッ
ト線＊ＢＬからｎＭＯＳトランジスタ３１のゲートへ向
けて負電荷が集まることにより、ビット線＊ＢＬに正電
荷が補給されて、ビット線＊ＢＬの電位がδＬ上昇す
る。
【００３１】（４）次に、活性化信号ＳＰＬが内部電源
電位Ｖiiまで上昇され、活性化信号ＳＮＬが０Ｖまで低
下されて、センスアンプ３０がアクティブになる。これ
により、ビット線ＢＬとビット線＊ＢＬの電位差が増幅
されて、ビット線＊ＢＬが０Ｖになり、ビット線ＢＬが
内部電源電位Ｖiiになる。メモリセル１０からの‘Ｈ’
の読み出動作では、上記（２）でキャパシタ１１の正電
荷が転送ゲート１２を通りビット線＊ＢＬへ流出して、
ビット線＊ＢＬの電位がΔだけ上昇し、Ｖpr＋Δとな
り、上記（３）でビット線＊ＢＬの電位がδＨ上昇し、
上記（４）でビット線＊ＢＬが内部電源電位Ｖiiにな
り、ビット線ＢＬが０Ｖになる。
電位Ｖiiまで上昇され、活性化信号ＳＮＬが０Ｖまで低
下されて、センスアンプ３０がアクティブになる。これ
により、ビット線ＢＬとビット線＊ＢＬの電位差が増幅
されて、ビット線＊ＢＬが０Ｖになり、ビット線ＢＬが
内部電源電位Ｖiiになる。メモリセル１０からの‘Ｈ’
の読み出動作では、上記（２）でキャパシタ１１の正電
荷が転送ゲート１２を通りビット線＊ＢＬへ流出して、
ビット線＊ＢＬの電位がΔだけ上昇し、Ｖpr＋Δとな
り、上記（３）でビット線＊ＢＬの電位がδＨ上昇し、
上記（４）でビット線＊ＢＬが内部電源電位Ｖiiにな
り、ビット線ＢＬが０Ｖになる。
【００３２】メモリセル２０からの読み出動作では、ア
ドレス最下位ビットＡＤＲ０が‘Ｈ’となり、上記
（２）でワード線ＷＬ１が選択され、上記（３）でダミ
ーワード線ＤＷＬ１が電位Ｖsから内部電源電位Ｖiiま
で上昇して、ビット線ＢＬに正電荷が補給される。図３
（Ａ）は、メモリセル１０から‘Ｌ’を読み出す場合に
おいて、ビット線＊ＢＬの電位が上記（２）でＶpr−Δ
になったときの、ダミーワード線ＤＷＬ０の電位ＶＤに
対するｎＭＯＳトランジスタ３１の容量ＣＬを示してい
る。ダミーワード線電位ＶＤがＶ１＝Ｖpr−Ｖth−Δよ
り大きくなると、ｎＭＯＳトランジスタ３１のソース・
ドレイン間がオフになって、容量ＣＬが急に小さくな
る。ダミーワード線ＤＷＬ０の電位をＶsからＶiiまで
立ち上げたときに、ｎＭＯＳトランジスタ３１のチャン
ネン領域において電荷量は、容量ＣＬを電位ＶＤでＶs
からＶiiまで積分した値に等しく、この電荷量に等しい
電荷がビット線＊ＢＬに補われる。
ドレス最下位ビットＡＤＲ０が‘Ｈ’となり、上記
（２）でワード線ＷＬ１が選択され、上記（３）でダミ
ーワード線ＤＷＬ１が電位Ｖsから内部電源電位Ｖiiま
で上昇して、ビット線ＢＬに正電荷が補給される。図３
（Ａ）は、メモリセル１０から‘Ｌ’を読み出す場合に
おいて、ビット線＊ＢＬの電位が上記（２）でＶpr−Δ
になったときの、ダミーワード線ＤＷＬ０の電位ＶＤに
対するｎＭＯＳトランジスタ３１の容量ＣＬを示してい
る。ダミーワード線電位ＶＤがＶ１＝Ｖpr−Ｖth−Δよ
り大きくなると、ｎＭＯＳトランジスタ３１のソース・
ドレイン間がオフになって、容量ＣＬが急に小さくな
る。ダミーワード線ＤＷＬ０の電位をＶsからＶiiまで
立ち上げたときに、ｎＭＯＳトランジスタ３１のチャン
ネン領域において電荷量は、容量ＣＬを電位ＶＤでＶs
からＶiiまで積分した値に等しく、この電荷量に等しい
電荷がビット線＊ＢＬに補われる。
【００３３】図３（Ｂ）は、メモリセル１０から‘Ｈ’
を読み出す場合において、ビット線＊ＢＬの電位がＶpr
＋Δになったときの、ダミーワード線ＤＷＬ０の電位Ｖ
Ｄに対するｎＭＯＳトランジスタ３１の容量ＣＨを示し
ている。ダミーワード線電位ＶＤがＶ１＝Ｖpr−Ｖth＋
Δより大きくなると、ｎＭＯＳトランジスタ３１のソー
ス・ドレイン間がオフになって、容量ＣＨが急に小さく
なる。ダミーワード線ＤＷＬ０の電位をＶsからＶiiま
で立ち上げたときに、ｎＭＯＳトランジスタ３１のチャ
ンネン領域において増加する電荷量は、容量ＣＨをダミ
ーワード線電位ＶＤでＶsからＶiiまで積分した値に等
しく、この電荷量に等しい電荷がビット線＊ＢＬに補わ
れる。
を読み出す場合において、ビット線＊ＢＬの電位がＶpr
＋Δになったときの、ダミーワード線ＤＷＬ０の電位Ｖ
Ｄに対するｎＭＯＳトランジスタ３１の容量ＣＨを示し
ている。ダミーワード線電位ＶＤがＶ１＝Ｖpr−Ｖth＋
Δより大きくなると、ｎＭＯＳトランジスタ３１のソー
ス・ドレイン間がオフになって、容量ＣＨが急に小さく
なる。ダミーワード線ＤＷＬ０の電位をＶsからＶiiま
で立ち上げたときに、ｎＭＯＳトランジスタ３１のチャ
ンネン領域において増加する電荷量は、容量ＣＨをダミ
ーワード線電位ＶＤでＶsからＶiiまで積分した値に等
しく、この電荷量に等しい電荷がビット線＊ＢＬに補わ
れる。
【００３４】したがって、‘Ｈ’読み出し時にビット線
＊ＢＬに補給される電荷量は、‘Ｌ’読み出し時の場合
よりも、図３（Ｂ）中の斜線部の面積と図３（Ａ）中の
斜線部の面積との差だけ多くなり、δＬ＜δＨとなる。
メモリセル２０からの読み出し動作においても、同様に
して、δＬ＜δＨとなる。これにより、‘Ｈ’読み出し
時における、ビット線電位変化に含まれるマージンを補
うことができると共に、‘Ｌ’読み出し時における、ビ
ット線電位変化に含まれるマージンの削減量を小さくす
ることができるという効果を奏する。このマージン増加
により、ＤＲＡＭのリフレッシュ周期を延ばして消費電
力を低減することができ、又は、記憶内容の信頼性が向
上する。
＊ＢＬに補給される電荷量は、‘Ｌ’読み出し時の場合
よりも、図３（Ｂ）中の斜線部の面積と図３（Ａ）中の
斜線部の面積との差だけ多くなり、δＬ＜δＨとなる。
メモリセル２０からの読み出し動作においても、同様に
して、δＬ＜δＨとなる。これにより、‘Ｈ’読み出し
時における、ビット線電位変化に含まれるマージンを補
うことができると共に、‘Ｌ’読み出し時における、ビ
ット線電位変化に含まれるマージンの削減量を小さくす
ることができるという効果を奏する。このマージン増加
により、ＤＲＡＭのリフレッシュ周期を延ばして消費電
力を低減することができ、又は、記憶内容の信頼性が向
上する。
【００３５】なお、δＬ＜δＨの関係は、Ｖs＜Ｖ２で
あれば成立し、この場合に本発明の前記効果が得られ
る。 ［第２実施形態］図５は、本発明の第２実施形態のＤＲ
ＡＭに用いられる降圧回路６０Ａを示す。
あれば成立し、この場合に本発明の前記効果が得られ
る。 ［第２実施形態］図５は、本発明の第２実施形態のＤＲ
ＡＭに用いられる降圧回路６０Ａを示す。
【００３６】この回路では、レベルシフト回路６１Ａに
おいて、ｎＭＯＳトランジスタ６１１と抵抗６１２との
間に抵抗６１３が接続され、抵抗６１３と抵抗６１２と
の接続点の電位が参照電位として取り出される。この場
合、電位Ｖsは、図２の場合よりも抵抗６１３の端子間
電圧だけ低くなる。例えば図３において、Ｖs＝Ｖ１と
することができる。他の点は上記第１実施形態の場合と
同一である。
おいて、ｎＭＯＳトランジスタ６１１と抵抗６１２との
間に抵抗６１３が接続され、抵抗６１３と抵抗６１２と
の接続点の電位が参照電位として取り出される。この場
合、電位Ｖsは、図２の場合よりも抵抗６１３の端子間
電圧だけ低くなる。例えば図３において、Ｖs＝Ｖ１と
することができる。他の点は上記第１実施形態の場合と
同一である。
【００３７】ここで、キャパシタ１１に‘Ｈ’が保持さ
れているときの電流リークは、キャパシタ１１に‘Ｌ’
が保持されているときのそれよりも大きいので、キャパ
シタ１１に‘Ｈ’が保持されているときの上記マージン
を広くする必要がある。本第２実施形態によれば、抵抗
６１３の値を適当に定めることにより、δＬ＜δＨの関
係を保ち、且つ、δＨの値を第１実施形態の場合よりも
大きくして、キャパシタ１１に‘Ｌ’が保持されている
ときと‘Ｈ’が保持されているときの上記マージンを互
いに略同一にすることが可能となる。
れているときの電流リークは、キャパシタ１１に‘Ｌ’
が保持されているときのそれよりも大きいので、キャパ
シタ１１に‘Ｈ’が保持されているときの上記マージン
を広くする必要がある。本第２実施形態によれば、抵抗
６１３の値を適当に定めることにより、δＬ＜δＨの関
係を保ち、且つ、δＨの値を第１実施形態の場合よりも
大きくして、キャパシタ１１に‘Ｌ’が保持されている
ときと‘Ｈ’が保持されているときの上記マージンを互
いに略同一にすることが可能となる。
【００３８】［第３実施形態］図６は、本発明の第３実
施形態のＤＲＡＭ要部回路を示す。この回路では、ｎＭ
ＯＳトランジスタ４２のソースとｎＭＯＳトランジスタ
５２のソースとを０Ｖにすることにより、図１の降圧回
路６０を省略している。図１の回路では、降圧回路６０
の配置範囲が限られ、しかも、回路が密集しているＤＲ
ＡＭコア部に降圧回路６０が配置される。これに対し、
本第３実施形態によれば、降圧回路６０が不要であるの
で、回路のレイアウトが簡単化されて、設計期間が短縮
されるという効果を奏する。
施形態のＤＲＡＭ要部回路を示す。この回路では、ｎＭ
ＯＳトランジスタ４２のソースとｎＭＯＳトランジスタ
５２のソースとを０Ｖにすることにより、図１の降圧回
路６０を省略している。図１の回路では、降圧回路６０
の配置範囲が限られ、しかも、回路が密集しているＤＲ
ＡＭコア部に降圧回路６０が配置される。これに対し、
本第３実施形態によれば、降圧回路６０が不要であるの
で、回路のレイアウトが簡単化されて、設計期間が短縮
されるという効果を奏する。
【００３９】本第３実施形態では、電圧δＬが第１及び
第２実施形態の場合よりも大きくなるが、内部電源電圧
Ｖiiが低い場合、例えば２．５Ｖ以下の場合には、図３
（Ａ）及び（Ｂ）中の電位Ｖ１が低くなるので、‘Ｌ’
読み出し時の上記マージンの削減量は小さく、前記効果
を考慮すると第１実施形態よりも有利になる場合があ
る。
第２実施形態の場合よりも大きくなるが、内部電源電圧
Ｖiiが低い場合、例えば２．５Ｖ以下の場合には、図３
（Ａ）及び（Ｂ）中の電位Ｖ１が低くなるので、‘Ｌ’
読み出し時の上記マージンの削減量は小さく、前記効果
を考慮すると第１実施形態よりも有利になる場合があ
る。
【００４０】電位Ｖ１をさらに低下させるには、ｎＭＯ
Ｓトランジスタ３１及び３２の敷居電圧Ｖthを上げれば
よい。このためには、例えば、メモリセルが形成されて
いるウェルにｎＭＯＳトランジスタ３１及び３２を形成
したり、転送ゲートと同様な形成法を用いてｎＭＯＳト
ランジスタ３１及び３２を形成したりすればよい。 ［第４実施形態］図７は、本発明の第４実施形態のＤＲ
ＡＭ要部回路を示す。
Ｓトランジスタ３１及び３２の敷居電圧Ｖthを上げれば
よい。このためには、例えば、メモリセルが形成されて
いるウェルにｎＭＯＳトランジスタ３１及び３２を形成
したり、転送ゲートと同様な形成法を用いてｎＭＯＳト
ランジスタ３１及び３２を形成したりすればよい。 ［第４実施形態］図７は、本発明の第４実施形態のＤＲ
ＡＭ要部回路を示す。
【００４１】この回路では、図１のＭＯＳ容量素子とし
てのｎＭＯＳトランジスタ３１の替わりにｐＭＯＳトラ
ンジスタ３１Ａを用い、そのソース及びドレインを短絡
してビット線＊ＢＬに接続し、そのゲートをダミーワー
ド線ＤＷＬ０に接続している。同様に、図１のＭＯＳ容
量素子としてのｎＭＯＳトランジスタ３２の替わりにｐ
ＭＯＳトランジスタ３２Ａを用い、そのソース及びドレ
インを短絡してビット線ＢＬに接続し、そのゲートをダ
ミーワード線ＤＷＬ１に接続している。他の点は、上記
第１実施形態と同一である。
てのｎＭＯＳトランジスタ３１の替わりにｐＭＯＳトラ
ンジスタ３１Ａを用い、そのソース及びドレインを短絡
してビット線＊ＢＬに接続し、そのゲートをダミーワー
ド線ＤＷＬ０に接続している。同様に、図１のＭＯＳ容
量素子としてのｎＭＯＳトランジスタ３２の替わりにｐ
ＭＯＳトランジスタ３２Ａを用い、そのソース及びドレ
インを短絡してビット線ＢＬに接続し、そのゲートをダ
ミーワード線ＤＷＬ１に接続している。他の点は、上記
第１実施形態と同一である。
【００４２】この第４実施形態においても、図３（Ａ）
及び（Ｂ）に示す関係が成立するので、上記第１実施形
態の効果が得られる。なお、本発明には外にも種々の変
形例が含まれる。例えば、ＭＯＳ容量素子としては、Ｍ
ＯＳトランジスタに限定されず、例えば、そのソースと
ドレインの一方を省略した構成又はこれに類似の構成で
あってもよい。
及び（Ｂ）に示す関係が成立するので、上記第１実施形
態の効果が得られる。なお、本発明には外にも種々の変
形例が含まれる。例えば、ＭＯＳ容量素子としては、Ｍ
ＯＳトランジスタに限定されず、例えば、そのソースと
ドレインの一方を省略した構成又はこれに類似の構成で
あってもよい。
【００４３】また、ダミーワード線を選択するための信
号は、アドレス最下位ビットＡＤＲ０に限定されず、メ
モリセルアレイの構成に応じた信号を用いることができ
る。図２又は図５において、ダイオード接続されたｎＭ
ＯＳトランジスタ６１１の替わりに、ダイオード接続さ
れたｐＭＯＳトランジスタを用いてもよい。図７におい
て、降圧回路６０を省略してＶs＝０としてもよい。こ
の場合、上記理由により、ｐＭＯＳトランジスタ３１Ａ
及び３１Ｂの敷居電圧を上げるには、これらをウェルに
形成し、ウェルの電位を内部電源電位Ｖiiより高く、例
えばワード選択電位Ｖwとしたり、トランジスタのチャ
ンネル幅を広くしたりすればよい。
号は、アドレス最下位ビットＡＤＲ０に限定されず、メ
モリセルアレイの構成に応じた信号を用いることができ
る。図２又は図５において、ダイオード接続されたｎＭ
ＯＳトランジスタ６１１の替わりに、ダイオード接続さ
れたｐＭＯＳトランジスタを用いてもよい。図７におい
て、降圧回路６０を省略してＶs＝０としてもよい。こ
の場合、上記理由により、ｐＭＯＳトランジスタ３１Ａ
及び３１Ｂの敷居電圧を上げるには、これらをウェルに
形成し、ウェルの電位を内部電源電位Ｖiiより高く、例
えばワード選択電位Ｖwとしたり、トランジスタのチャ
ンネル幅を広くしたりすればよい。
【図１】本発明の第１実施形態のＤＲＡＭ要部を示す回
路図である。
路図である。
【図２】図１中の降圧回路の構成例を示す図である。
【図３】（Ａ）は、‘Ｌ’読み出し時における、ダミー
ワード線電位に対するＭＯＳ容量を示す特性図であり、
（Ｂ）は、‘Ｈ’読み出し時における、ダミーワード線
電位に対するＭＯＳ容量を示す特性図である。
ワード線電位に対するＭＯＳ容量を示す特性図であり、
（Ｂ）は、‘Ｈ’読み出し時における、ダミーワード線
電位に対するＭＯＳ容量を示す特性図である。
【図４】（Ａ）は、‘Ｌ’が保持されメモリセルからの
読み出し動作を示す電圧波形図であり、（Ｂ）は、
‘Ｈ’が保持されメモリセルからの読み出し動作を示す
電圧波形図である。
読み出し動作を示す電圧波形図であり、（Ｂ）は、
‘Ｈ’が保持されメモリセルからの読み出し動作を示す
電圧波形図である。
【図５】本発明の第２実施形態のＤＲＡＭに用いられる
降圧回路を示す図である。
降圧回路を示す図である。
【図６】本発明の第３実施形態のＤＲＡＭ要部を示す回
路図である。
路図である。
【図７】本発明の第４実施形態のＤＲＡＭ要部を示す回
路図である。
路図である。
【図８】従来のＤＲＡＭ要部を示す回路図である。
【図９】（Ａ）は、‘Ｌ’読み出し時における、図８の
回路の動作を示す電圧波形図であり、（Ｂ）は、‘Ｈ’
読み出し時における、図８の回路の動作を示す電圧波形
図である。
回路の動作を示す電圧波形図であり、（Ｂ）は、‘Ｈ’
読み出し時における、図８の回路の動作を示す電圧波形
図である。
１０、２０ メモリセル １１、２１ キャパシタ １２、２２ 転送ゲート ３０ センスアンプ ３１、３２、４２、５２、６１１、６３３〜６３５ ｎ
ＭＯＳトランジスタ ３１Ａ、３２Ａ、４１、５１、６３１、６３２、６５１
ｐＭＯＳトランジスタ ３３ スイッチング回路 ３４ 制御回路 ３５ アドレスデコーダ ４０、５０ ダミーワード線活性化回路 ４３、５３ ナンドゲート ６０、６０Ａ 降圧回路 ６１、６１Ａ レベルシフト回路 ６３ 比較回路 ６５ 出力回路
ＭＯＳトランジスタ ３１Ａ、３２Ａ、４１、５１、６３１、６３２、６５１
ｐＭＯＳトランジスタ ３３ スイッチング回路 ３４ 制御回路 ３５ アドレスデコーダ ４０、５０ ダミーワード線活性化回路 ４３、５３ ナンドゲート ６０、６０Ａ 降圧回路 ６１、６１Ａ レベルシフト回路 ６３ 比較回路 ６５ 出力回路
Claims (9)
- 【請求項１】 第１ビット線と、該第１ビット線に転送
ゲートを介して第１容量素子が接続されたメモリセル
と、第２ビット線と、アクティブのときに該第１ビット
線と該第２ビット線との電位差を増幅させるセンスアン
プと、ダミーワード線とを有する半導体装置において、 第１電極が該第１ビット線に接続され、第２電極が該ダ
ミーワード線に接続され、該第１電極と該第２電極との
電位差に応じて容量が変化する第２容量素子と、 該第１ビット線と該第２ビット線とをプリチャージ電位
にさせた後に、該転送ゲートをオンにし、該転送ゲート
をオンにした後に該ダミーワード線を第１電位から該所
定値より大きい第２電位まで上昇させ、該ダミーワード
線の電位を該所定値以上上昇させた後に該センスアンプ
をアクティブにさせる制御回路と、 を有することを特徴とする半導体装置。 - 【請求項２】 上記第２容量素子はｎＭＯＳトランジス
タであり、上記第１電極は該ｎＭＯＳトランジスタのゲ
ートであり、上記第２電極は該ｎＭＯＳトランジスタの
ｎ型拡散領域であることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 上記第２容量素子はｐＭＯＳトランジス
タであり、上記第１電極は該ｐＭＯＳトランジスタのｐ
型拡散領域であり、上記第２電極は該ｐＭＯＳトランジ
スタのゲートであることを特徴とする請求項１記載の半
導体装置。 - 【請求項４】 上記制御回路は、 ソースが電源供給線に接続されたｐＭＯＳトランジスタ
と、 ドレイン及びゲートがそれぞれ該ｐＭＯＳトランジスタ
のドレイン及びゲートに接続され、ソースに上記第１電
位が印加されるｎＭＯＳトランジスタと、 を有することを特徴とする請求項１乃至３のいずれか１
つに記載の半導体装置。 - 【請求項５】 上記制御回路は、上記プリチャージ電位
を降圧させて上記第１電位を生成する降圧回路を有する
ことを特徴とする請求項４記載の半導体装置。 - 【請求項６】 上記降圧回路は、 一端にプリチャージ電位が印加されダイオード接続され
たレベルシフト用ＭＯＳトランジスタと、一端が該レベ
ルシフト用ＭＯＳトランジスタの他端に接続され他端に
基準電位が印加される抵抗とを備えたレベルシフト回路
と、 一端に電源電位が供給され他端から該降圧回路の出力電
位が取り出される出力用ＭＯＳトランジスタと、 該レベルシフト用ＭＯＳトランジスタの該他端の電位と
該出力電位とを比較し該出力電位が該他端の電位に一致
するように該出力用ＭＯＳトランジスタのゲートを制御
する比較回路と、 を有することを特徴とする請求項５記載の半導体装置。 - 【請求項７】 上記降圧回路は、 一端にプリチャージ電位が印加されダイオード接続され
たレベルシフト用ＭＯＳトランジスタと、一端が該レベ
ルシフト用ＭＯＳトランジスタの他端に接続された第１
抵抗と、一端が該第１抵抗の他端に接続され他端に基準
電位が印加される第２抵抗とを備えたレベルシフト回路
と、 一端に電源電位が供給され他端から該降圧回路の出力電
位が取り出される出力用ＭＯＳトランジスタと、 該第１抵抗の他端の電位と該出力電位とを比較し該出力
電位が該第１抵抗の他端の電位に一致するように該出力
用ＭＯＳトランジスタのゲートを制御する比較回路と、 を有することを特徴とする請求項５記載の半導体装置。 - 【請求項８】 上記第１電位はグランド電位であること
を特徴とする請求項４記載の半導体装置。 - 【請求項９】 上記半導体装置はダイナミック型ＲＡＭ
であることを特徴とする請求項１乃至８のいずれか１つ
に記載の半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04769097A JP3824370B2 (ja) | 1997-03-03 | 1997-03-03 | 半導体装置 |
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- 1997-12-09 US US08/987,835 patent/US5889717A/en not_active Expired - Lifetime
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- 1998-02-03 KR KR1019980002883A patent/KR100264311B1/ko not_active IP Right Cessation
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| JP2005536827A (ja) * | 2002-08-29 | 2005-12-02 | マイクロン テクノロジー，インコーポレイティド | Ｄｒａｍセンス増幅器のバイアスセンシング |
| US7903488B2 (en) | 2002-08-29 | 2011-03-08 | Micron Technology, Inc. | Bias sensing in DRAM sense amplifiers through voltage-coupling/decoupling device |
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