JP2005536827A - Ｄｒａｍセンス増幅器のバイアスセンシング - Google Patents

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Abstract

本発明はＤＲＡＭ（ダイナミックランダムアクセスメモリ）センス増幅器のバイアスセンシングに関する。特に、本発明はＤＲＡＭデバイスのリフレッシュ性能を向上させることに関する。電圧の結合／減結合デバイスが、ＤＲＡＭデバイス内に提供されることにより、センス増幅器のバイアスセンシング改良し、よって、リフレッシュ性能を改良する。この電圧の結合／減結合デバイスは、バイアス電圧を対応するデジット線（センス増幅器に結合された回線）から結合または減結合するものである。デジット線から電圧を結合や減結合することによって、リフレッシュ動作間の時間間隔が増大され得る。

Description

本発明はＤＲＡＭ（ダイナミックランダムアクセスメモリ）センス増幅器のバイアスセンシングに関する。特に、本発明はＤＲＡＭデバイスのリフレッシュ性能を向上させることに関する。
ＤＲＡＭメモリセルから電荷漏れがあることを受けて、センス増幅器は、所与のＤＲＡＭデバイスの各メモリセル内に電荷を検出（またはサンプリング）して回復する。特定のデジット線に接続されているメモリセルの電荷を検出して回復するために、センス増幅器は「参照」デジット線のバイアス電圧を、アクセスした（つまり、読み込む）メモリセルに接続されたデジット線のバイアス電圧と比較する。
ロジック「１」がアクセスしたメモリセルコンデンサに格納される場合、メモリセルにアクセスすると、コンデンサからの格納された電荷はデジット線と共有される。これにより、参照（ｒｅｆｅｒｅｎｃｅ）デジット線のバイアス電圧に関連するメモリセルデジット線の電圧が僅かに上がる。センス増幅器がこの電圧変化を検出して、適切な電圧（たとえば、Ｖｃｃ）をメモリセルデジット線に印加する結果、メモリセルは電荷が充満する程度まで再度充電されて回復する。
ロジック「０」がメモリセルコンデンサに格納される場合、メモリセルにアクセスすると、コンデンサに格納された電荷がないので、バイアスをかけられたデジット線に電荷を存在させてこの電荷をメモリセルと共有させる。これにより、バイアスをかけられた参照デジット線に関連するメモリセルデジット線の電圧を僅かに下げる。センス増幅器は、この電圧変化を検出して、基準点（ＧＮＤ）の信号をメモリセルデジット線に与える結果、アクセスされたメモリセルは完全に放電される（つまり、ロジック「０」）。
メモリセル内の電荷を検出して（つまり、読み込んで）回復する間のリフレッシュ時間または間隔は、参照デジット線に印加されたバイアス電圧レベルに限られる。たとえば、ＤＲＡＭメモリセルは、ロジック「１」という電荷代表値を保持しているが、限定された時間間隔（リフレッシュ時間）の後に検出される。センス増幅器はその後、ロジック「１」がメモリセルに格納されていると判断し、その電荷を完全値に回復する。しかしながら、このリフレッシュの所要時間が長すぎる場合、このメモリセル内に格納された電荷は過度に退化する。これが生じると、センス増幅器は誤ってロジック「０」がメモリセルに格納されていると判断する。従って、これによってメモリセル電荷は、その完全値（つまり、ロジック「１」）まで回復されない。
従って、ロジック「１」を格納するメモリセルに関しては、検出されたメモリセルデジット線の電圧が参照デジット線のバイアス電圧を下回る前に、リフレッシュ時間が起こらなければならない。さもなければ、ＤＲＡＭは誤ってロジック「０」を検出する。これを避けるためには、リフレッシュ時間の間隔が削減されなければならない。しかしながら、リフレッシュ時間の間隔を削減することによって、ＤＲＡＭデバイス内の電力損失が増加し好ましくない。これは、ＤＲＡＭメモリアレイの物理的寸法が減少するに従って、メモリ容量においてＤＲＡＭメモリアレイが増加するので、次第に問題となってくる。参照デジット線のバイアス電圧を下げることによって、電荷退化からメモリセルにマージンを増加させる結果、リフレッシュ作動（リフレッシュ時間）の間の時間間隔が上昇する。
ＤＲＡＭメモリデバイスのデジット線にダミーのメモリセルを含むことによって、特定の参照デジット線のバイアス電圧が下げられることによりリフレッシュ性能を向上させ得ることが知られている。このバイアス電圧（閾値）を下げることによって、ロジック「１」を検出する可能性が上昇し、（信頼性を向上させ）したがって、リフレッシュ作動間に必要な時間が上昇する。
しかしながら、ダミーセルを含むことは、製作領域を非効率的に使用しており、これは、より小型のＤＲＡＭアレイデバイスでメモリ容量は増加する傾向にあることを考えると特に望ましくない。
前記の点を考慮すると、センシングの動作中用いられる閾値やバイアス電圧を変えることによって、ＤＲＡＭメモリデバイスの改良されたリフレッシュ性能を提供することが所望されている。
（本発明の概要）
本発明の目的は、センシングの動作中用いられる閾値やバイアス電圧を変えることによって、ＤＲＡＭメモリデバイスの改良されたリフレッシュ性能を提供することである。
本発明にしたがって、ＤＲＡＭデバイスが提供されており、このＤＲＡＭデバイスは複数のデジット線および複数のセンス増幅器を有し、各センス増幅器は隣接するデジット線のペアに結合される。デジット線の隣接する各ペアは、第１のデジット線と第２のデジット線とを含む。ＤＲＡＭデバイスはまた、第１の電圧の結合／減結合（ｃｏｕｐｌｉｎｇ／ｄｅｃｏｕｐｌｉｎｇ）デバイスで、その出力は第１のデジット線に結合されるデバイスと、第２の結合／減結合デバイスで、その出力は第２のデジット線に結合されるデバイスとを含む。第１の電圧結合デバイスは、電圧を第１のデジット線に容量的に結合し、第２の電圧結合デバイスは、第２の電圧を第２のデジット線から容量的に分離させ、ここで、第１のデジット線は「アクティブ」デジット線であり、第２のデジット線は「参照」デジット線である。
この実施形態は、本発明に従って以下のように動作することが好ましい。つまり、電気的なバイアス電圧は第１のデジット線と第２のデジット線とに印加される。メモリセル内の電荷は、第１のデジット線バイアス電圧を生成しながら、メモリセルと第１のデジット線との間に電荷共有が起きるようにアクセスされる。メモリセルがアクセスされた後、電圧は第２のデジット線から容量的に分離され、これによりバイアス電圧の低下が引き起こされる。ＤＲＡＭセンス増幅器は、その後、メモリセルの電荷を指定された電荷の値（ロジック「１」またはロジック「０」）に回復するために点火される。
本発明に従うＤＲＡＭデバイスの第２の実施形態は、第１と第２とのデジット線、第１と第２とのトランジスタ、センス増幅器、および第１と第２との電圧の結合／減結合デバイスを有する。第１と第２とのデジット線は回線接続を有する。第１と第２とのトランジスタはそれぞれ、第１と第２との端子を有する。第１のトランジスタの第２の端子は、第１のデジット線の回線接続に接続し、第２のトランジスタの第２の端子は、第２のデジット線の回線接続に接続する。
各センス増幅器は、第１と第２とのセンシング接続を有し、ここで、第１のセンシング接続は、第１のトランジスタの第１の端子に接続し、第２のセンシング接続は、第２のトランジスタの第１の端子に接続する。第１と第２との電圧の結合／減結合デバイスのそれぞれは出力を有しており、第１の結合／減結合デバイスの出力は、第１のセンシング接続と第１のトランジスタの第１の端子とに接続し、第２の結合／減結合デバイスの出力は、第２のセンシング接続と第２のトランジスタの第１の端子に接続する。
この第２の実施形態は、本発明に従って以下のように動作することが好ましい。つまり、電圧は第１と第２とのデジット線に印加される。メモリセル内の電荷がアクセスされると、電荷がメモリセルと第１のデジット線との間に共有されるようになり、第１のデジット線のバイアス電圧を生成する。メモリセルがアクセスされた後、第１の絶縁トランジスタがオンに切り替えられると、第１のセンシング接続が第１のデジット線に接続し、第２の絶縁トランジスタがオンに切り替えられると、第２のセンシング接続が第２のデジット線に接続する。第１と第２との絶縁トランジスタはその後、オフに切り替えられると、第１と第２とのセンシング接続が第１と第２とのデジット線から電気的に絶縁される。センス増幅器の接続がデジット線から絶縁されることを受けて、第２の電圧は第２のセンス増幅器の接続から容量的に減結合されるため、センス増幅器のバイアス電圧を下げる。ＤＲＡＭセンス増幅器はその後、メモリセルの電荷を指定された電荷値（ロジック「１」またはロジック「０」）に回復するために点火される。
（本発明の詳細な説明）
本発明は、バイアスセンシングが改良されたＤＲＡＭセンス増幅器を提供する。これらセンス増幅器は、追加的なデバイスを含み、これらは電圧を「参照」デジット線から容量的に減結合するか、電圧を「アクティブ」デジット線に容量的に接続するか、もしくは両方をするデバイスである。アクセスされたメモリセルに接続するデジット線は、「アクティブ」デジット線と指定されることを留意されたい。「アクティブ」デジット線に隣接しており、共通のセンス増幅器を「アクティブ」デジット線と共有するデジット線は、「参照」デジット線と指定される。したがって、「アクティブ」デジット線と「参照」デジット線とは、２つのデジット線のうちどちらがアクセスされたメモリセルに接続されるかに基づいて動的に変化する。電圧を参照デジット線から減結合することによるか、電圧をアクティブデジット線に結合することによるか、もしくは、電圧をこれらデジット線に結合し、かつそこから減結合するという両方をすることによって、センス増幅器によるバイアス（閾値）電圧のセンシングは改良される。
図１は、ＤＲＡＭアレイ内のＤＲＡＭセンス増幅器回路１００を示しており、センス増幅器１００は絶縁（ｉｓｏｌａｔｉｏｎ）トランジスタのペア１０６、１０８を介して隣接するデジット線のペア１０２、１０４に接続される。センス増幅器１００は、絶縁トランジスタ１０８からデジット線１０４に接続され、絶縁トランジスタ１０６からデジット線１０２に接続される。絶縁トランジスタ１０８は、端子１０９ａ、１０９ｂを有しており、端子１０９ｂはデジット線１０４に接続し、端子１０９ａはセンス増幅器１００に接続する。絶縁トランジスタ１０６は、端子１０７ａ、１０７ｂを有しており、端子１０７ｂは第２のデジット線１０２に接続し、端子１０７ａはセンス増幅器１００に接続する。
絶縁トランジスタ１０６と１０８との双方は、マルチレベルゲートドライバ１１０から制御され、このマルチレベルゲートドライバ１１０はそれと同時に、適切な駆動電圧を絶縁トランジスタ１０６、１０８の端子それぞれ１１２、１１４に印加する。駆動電圧は絶縁トランジスタ１０６、１０８をオンやオフに切り替えることによって、デジット線１０２、１０４とセンス増幅器１００との間の電気的絶縁を制御する。複数のメモリセル、たとえば、メモリセル１１６および１５０はそれぞれ、デジット線１０４および１０２に接続される。明確にするために、図１にはメモリセル１１６および１５０のみが示される。
メモリセル１１６は、トランジスタ１１８とコンデンサ１２０とを含み、トランジスタ１１８のゲートはＤＲＡＭアレイ内のワード線１２２（ＷＬ）に接続する。トランジスタ１１８の端子１２４はコンデンサ１２０の１つの端部に接続し、ここで、コンデンサ１２０のもう一方の端部は接地される。トランジスタ１１８のもう一方の端子１２６は、ノード１２８においてデジット線１０４に接続する。
第１の電圧の結合／減結合デバイス１３０はまた、デジット線１０４に接続される。電圧接続デバイス１３０は、接続／減結合コンデンサ１３４と信号ドライバ１３２とを含む。コンデンサ１３４は、ノード１３６において信号ドライバ１３２の出力に接続し、ノード１３８においてデジット線１０４に接続する。ノード１３８は電圧の結合／減結合デバイス１３０の出力である。
第２の電圧の結合／減結合デバイス１４０は、デジット線１０２に接続される。電圧接続デバイス１４０は、コンデンサ１４４と第２の信号ドライバ１４２とを含む。コンデンサ１４４は、ノード１４６において信号ドライバ１４２の出力に接続し、ノード１４８においてデジット線１０２に接続する。ノード１４８は、電圧の結合／減結合デバイス１４０の出力である。
センス増幅器１００は、Ｎセンス増幅器とＰセンス増幅器とを含む。Ｐセンス増幅器は、第１のＰＭＯＳトランジスタ１５８と第２のＰＭＯＳトランジスタ１６０とを有するクロス結合されたＰＭＯＳトランジスタペアを含む。Ｎセンス増幅器は、第１のＮＭＯＳトランジスタ１６２と第２のＮＭＯＳトランジスタ１６４とを有するクロス結合されたＮＭＯＳトランジスタペアを含む。第１のＰＭＯＳトランジスタ１５８と第１のＮＭＯＳトランジスタ１６２とは、共通接続１７８を共有しており、これによりノードＢと絶縁トランジスタ１０６とを介してデジット線１０２に接続する。第２のＰＭＯＳトランジスタ１６０と第２のＮＭＯＳトランジスタ１６４とは、共通センシング接続１８０を共有しており、これによりノードＡと絶縁トランジスタ１０８とを介してデジット線１０４に接続する。ＮＭＯＳトランジスタペア１６２、１６４間の共通ノード接続１６６は、通常Ｖｃｃ／２（供給レールの半分）でバイアスをかけられる。Ｎセンス増幅器は、オンにされたトランジスタ１６８を介して、共通ノード接続１６６を基準点に接続することによって「点火」つまり起動する。これにより、共通ノード接続１６６をＶｃｃ／２から基準点（０Ｖ）に効率的に引っ張る。
同様に、ＰＭＯＳトランジスタペア１５８、１６０間の共通ノード接続１７０は、通常約０Ｖ（基準点）においてバイアスをかけられる。Ｐセンス増幅器は、オンにされたトランジスタ１７２を介して、共通ノード接続１７０をＶｃｃ（供給レール）に接続することによって「点火」つまり起動する。
センシングおよび回復の動作中、Ｎセンス増幅器とＰセンス増幅器との双方は、順次に点火され、このとき、Ｎセンス増幅器が最初に「点火」され、Ｐセンス増幅器がその後に続く。
説明を目的とするときのみは、デジット線１０２は「参照」デジット線１０２を示し、デジット線１０４は「アクティブ」デジット線と示すことを留意されたい。電圧の結合／減結合デバイス１４０は、電圧の比率（または分数）を「参照」デジット線１０２から減結合することにより、この回線のバイアス電圧を下げる。電圧の結合／減結合デバイス１３０は、（任意で）電圧の比率（または分数）を「アクティブ」デジット線１０４に結合することにより、この回線のバイアス電圧を上げ得る。
このように、「参照」デジット線１０２と「アクティブ」デジット線１０４との間の電圧差は、電圧を「参照」デジット線１０２から減結合するか、電圧を「アクティブ」デジット線１０４に接続するか、もしくは電圧を「参照」デジット線１０２から減結合し、かつ電圧を「アクティブ」デジット線１０４に結合するという両方をすることによって、大きくなり得る。電圧の結合／減結合デバイス１３０、１４０の電圧の結合機能と減結合機能とは、これらデバイスが対応するデジット線が「アクティブ」デジット線と「参照」デジット線とのどちらに指定されるかにかかっている。
図２は、図１（デバイス１３０または１４０）の電圧の結合／減結合デバイスの電気的表現を示す。デジット線容量２０４はＣｄｉｇｉｔｌｉｎｅと表され、デジット線２０６への第１の接続と、基準点への第２の接続とを有するコンデンサとして電気的に表現される。デジット線容量は、結合／減結合コンデンサ２１０といった製造部品ではない。それは、既存の寄生効果であり、よって図１の回路図に含まれていない。
結合／減結合コンデンサ２１０は、第１と第２との接続端子２１２、２１４とを有し、第１の接続端子２１２は、結合／減結合駆動電圧信号（ＶＣＳＬ）を電圧ドライバか信号源から受信する。第２の接続端子２１４は、デジット線２０６に接続し、よってデジット線容量２０４の第１の接続に接続する。容量性ネットワークは従って、結合／減結合コンデンサ２１０とデジット線容量２０４との間に形成される。適切な結合／減結合駆動電圧信号（ＶＣＳＬ）を接続端子２１２に印加することによって、電圧はデジット線２０６から減結合されるか、デジット線２０６に結合され得る。これはまた、以下の式（１）に示される：
Figure 2005536827
 ここで、ΔＶＮＯＤＥはデジット線２０６の電圧変化であり、ＣＣは結合／減結合コンデンサ２１０の容量であり、Ｃｄｉｇｉｔｌｉｎｅはデジット線２０６の容量２０４であり、ΔＶＣＳＬは結合／減結合駆動電圧信号（ＶＣＳＬ）から生成される電圧切り替えの大きさである。図５と図６とは、結合と減結合とのプロセスをより詳細に説明する。
図２の電気的表現を図１の結合／減結合デバイス１３０、１４０と比較すると、結合／減結合コンデンサ２１０は、結合／減結合コンデンサ１３４および１４４に相当する。また、（ＶＣＳＬ）は信号ドライバ１３２、１４２のそれぞれから生成され、信号ドライバ１３２は、第１の駆動電圧信号（ＶＣＳＬ１）を生成し、信号ドライバ１４２は、第２の駆動電圧信号（ＶＣＳＬ２）を生成する。両方の駆動電圧信号（ＶＣＳＬ）から生成される電圧切り替えの大きさΔＶＳＣＬは、対応するデジット線１０２および１０４に電圧を結合するか、そこから電圧を減結合するのに必要なシグナル伝達を提供する。デジット線２０６の容量（Ｃｄｉｇｉｔｌｉｎｅ）２０４は、デジット線１０２および１０４の寄生容量に相当する。信号ドライバ（１３２または１４２）は、結合／減結合駆動電圧信号（ＶＣＳＬ）を信号回線１３６、１４６に印加し、この信号回線で駆動電圧信号（ＶＣＳＬ）はそれぞれ結合／減結合コンデンサ１３４、１４４から受信される。電圧切り替えの大きさΔＶＣＳＬが切り替える移行方向（低から高へ、または高から低へ）によって、電圧がデジット線に結合されるのか、もしくはデジット線から減結合されるのかを確定される。このように、デジット線（ΔＶＮＯＤＥ）の電圧変化は、電圧がデジット線に結合される（デジット線のバイアス電圧を上げる）のか、電圧がデジット線から減結合される（デジット線のバイアス電圧を下げる）のかによって決まる。
式（１）より、結合／減結合コンデンサ２１０の容量値と、電圧切り替えの大きさΔＶＣＳＬとの両方を大きくすることによって、結合または減結合のより高い比率（または分数）が得られ得る点を留意されたい。たとえば、バイアス電圧の１０％をデジット線から減結合するためには、結合／減結合容量はほぼ１０分の１（１／１０）であるか、デジット線容量の１０パーセントであるべきである。しかしながら、デジット線容量が比較的大きい場合、結合／減結合コンデンサは比例して増加しなければならなく、これは、より大きなコンデンサデバイスを製造し、デバイスの大きさに対するＤＲＡＭメモリ容量を減らす犠牲を払う結果を招く。
信号ドライバ（１３２または１４２）から生成される電圧切り替えの大きさ（ΔＶＳＣ）は通常、結合／減結合の比率を最大化するために、基準点と供給レール（Ｖｃｃ）との間である。電圧切り替えの大きさ（ΔＶＳＣＬ）は、結合／減結合の比率を変えるために、信号ドライバ（１３２または１４２）によって第１と第２との電圧間で変更（上昇または低下）され得ることを留意されたい。信号ドライバ（１３２または１４２）から生成される第１の電圧と第２の電圧とは両方とも、可変であり制御可能である。また、１つ以上の結合／減結合コンデンサは、所与のデジット線と信号ドライバとの間に接続され得る点を留意されたい。
センス増幅器１００のセンシング動作を説明する中で、メモリセル１１６は、格納されたロジック「１」に対応する電荷を保持するものとみなされる。前に指摘したように、メモリセル１１６内の電荷をアクセスし（つまり、読み取る）、センシングし、そして回復する間、デジット線１０４は「アクティブ」デジット線とみなされ、隣接するデジット線１０２は「参照」デジット線とみなされる。また、両方のデジット線は、Ｎセンス増幅器とＰセンス増幅器とを点火する前に、Ｖｃｃ／２（供給レール（ｒａｉｌ）の半分）で予めバイアスをかけられる。
メモリセル１１６内に格納された電荷にアクセスするためには、適切な電圧がワード線（ＷＬ）１２２を用いてトランジスタ１１８のゲートに印加される。ゲート電圧が印加されると、トランジスタ１１８は完全にオンになり、低インピーダンスの電気的接続がトランジスタ１１８の端子１２４と１２６との間に確立する。これにより、コンデンサ１２０の一側面が直接デジット線１０４に効率的に接続され、コンデンサ１２０とデジット線１０４との間に電荷の共有が生じるようになる。電荷がコンデンサ１２０から「アクティブ」デジット線１０４に漏出するため、「アクティブ」デジット線のバイアス電圧は、隣接する参照デジット線１０２のバイアス電圧と比べて僅かに上がる。したがって、デジット線１０４と１０２との間に検出可能な電圧差（ΔＶ）は生じる。
メモリセル１１６がアクセスされると、ゲートドライバ１１０は絶縁トランジスタ１０８、１０６それぞれのゲート端子１１４とゲート端子１１２とにゲート電圧を印加する。これは、絶縁トランジスタ１０６、１０８の双方を完全にオンにさせる。絶縁トランジスタ１０６がオンの状態にあるとき、電気的接続はノードＢと「参照」デジット線１０２との間に確立される。センス増幅器１００のセンシング接続１７８はノードＢに接続し、よって「参照」デジット線１０２に接続する。同様に、絶縁トランジスタ１０８がオンの状態にあるとき、電気的接続はノードＡと「アクティブ」デジット線１０４との間に確立される。センス増幅器１００のセンシング接続１８０はノードＡに接続し、よって「アクティブ」デジット線１０４に接続する。このように、「アクティブ」デジット線１０４の電圧は、センス増幅器のセンシング接続１８０から受け取り、「参照」デジット線１０２の電圧は、センス増幅器のセンシング接続１７８から受け取る。絶縁トランジスタがオフの状態になると、センス増幅器の接続１７８と１８０とは、それぞれのデジット線１０２、１０４から絶縁される。しかしながら、デジット線１０２と１０４との電圧は、ノードＡおよびＢとセンシング接続１７８、１８０とに格納され続ける。
「アクティブ」デジット線１０４と「参照」デジット線１０２との間の電圧差は、比較的小さい。この電圧差を大きくすることによって、ＤＲＡＭデバイスのセンシング性能とリフレッシュ性能との双方が改良され得る。センシング動作に関しては、たとえば、センス増幅器１００が誤って適当な電荷をアクセスされたメモリセルに割り当てたり割り当てなかったりする可能性がより少なくなる。また、「アクティブ」デジット線１０４と「参照」デジット線１０２との間の電圧差が大きくなるにつれて、必要なリフレッシュ動作の時間間隔は有効に増加する。これは、より低い電圧閾値を有する「参照」デジット線１０２のバイアス電圧のためであり、これを受けて、アクセスされたメモリセル１１６の電荷がさらに低下することを可能にするが検出されなくなることはない。これは、メモリセル１１６の低下した電荷がアクセスされると、「アクティブ」デジット線１０４のバイアス電圧は、参照デジット線１０２よりさらに高いことを意味する。しかしながら、本発明の訂正動作に従って、アクセスされたメモリセル１１６に電荷がない場合（つまり、ロジック「０」が格納される場合）、「アクティブ」デジット線１０４のバイアス電圧は、「参照」デジット線１０４のバイアス電圧よりも低いバイアス電圧を有さなければならない。
「アクティブ」デジット線１０４と「参照」デジット線１０２との間の電圧差における前述の増大は、電圧の結合／減結合デバイス１４０を起動することによって、既存の参照デジット線のバイアス電圧の分数または比率（つまり、Ｖｃｃ／２）が、参照デジット線１０２から減結合されることによって達成される。このように、メモリセル１１６にアクセスすることから、「参照」デジット線１０２のバイアス電圧が低下し、「アクティブ」デジット線１０４のバイアス電圧が増加することで、この電圧差を大きくする。絶縁トランジスタ１０６、１０８はまだオンなので、「アクティブ」デジット線１０４のバイアス電圧の上昇と、「参照」デジット線１０２のバイアス電圧の低下とがそれぞれ、ノードＡおよびノードＢに現れる。
センス増幅器のセンシング接続１８０、１７８は、それぞれノードＡおよびノードＢから「アクティブ」および「参照」デジット線にあるそれぞれのバイアス電圧を受け取る。Ｐセンス増幅器とＮセンス増幅器とを「点火」する前に、絶縁トランジスタ１０６、１０８はオフに切り替えられ、Ｐセンス増幅器とＮセンス増幅器とはデジット線１０２および１０４の寄生容量から絶縁される。したがって、ゲートドライバ１１０は、以前に印加した電圧を、絶縁トランジスタゲート１１２、１１４の双方から除去する。これはトランジスタ１０６、１０８の両方をオフに切り替え、ノードＡおよびＢとセンシング接続１８０、１７９とをデジット線１０４、１０２から電気的に絶縁することを招く。
メモリセル１１６（格納されたロジック「１」を有する）の場合、参照デジット線１０２のバイアス電圧に関連してアクティブデジット線１０４のバイアス電圧（ノードＡにも存在する）が上昇することは、Ｎセンス増幅器が「点火」されるときに検出される。「点火」されると、トランジスタ１６２はオンになり、「参照」デジット線１０２を基準点（０Ｖ）に接続する。「アクティブ」デジット線１０４のより高いバイアス電圧によって、トランジスタ１６２は、トランジスタ１６４の伝導前に伝導を始めさせられる。トランジスタ１６４はこのように、トランジスタ１６２がオンのとき、オフの状態のままである。
参照デジット線１０２が接地されると、Ｐセンス増幅器は「点火」される。Ｐセンス増幅器を「点火」すると、トランジスタ１６０はオンになり、「アクティブ」デジット線１０４を接続１８０とノードＡとを介して供給電圧（Ｖｃｃ）に接続する。絶縁トランジスタ１０８は、充電電圧（Ｖｃｃ）がＰセンス増幅器の「点火」に続いてノードＡに印加されると、再びオンにならなければならぬことを理解されたい。これにより、ノードＡの充電電圧と「アクティブ」デジット線１０４とに間に電路が提供される。絶縁トランジスタがオフの場合、充電電圧は「アクティブ」デジット線１０４から絶縁される。
絶縁トランジスタ１０８がオンの状態で、充電電圧（Ｖｃｃ）は「アクティブ」デジット線１０４に供給される。また、メモリセルトランジスタ１１８がオンの状態（ＷＬがアクティブな状態）で、「アクティブ」デジット線１０４の充電電圧はメモリセルコンデンサ１２０をその全容量まで充電する。メモリセルトランジスタ１１８は、その後、ゲート電圧をワード線１２２から除去することによってオフにされる。メモリセルコンデンサ１２０の電荷は、ここで回復されてデジット線１０４から絶縁される。
たとえば、メモリセル１１６は比較的電荷を格納しない（つまり、ロジック「０」）の場合、メモリセル１１６がアクセスされると、電荷の共有は逆に、「アクティブ」デジット線１０４のバイアス電圧が「参照」デジット線１０２のバイアス電圧に比例して低下することを引き起こす。絶縁トランジスタ１０６、１０８がオンにされると、「アクティブ」デジット線１０４のバイアス電圧と「参照」デジット線１０２のバイアス電圧とは、それぞれセンシング接続１８０、１７８によって受け取られる。絶縁トランジスタ１０６、１０８はその後オフにされて、センス増幅器は「点火」される。「参照」デジット線１０２のバイアス電圧に関連して「アクティブ」デジット線１０４のバイアス電圧が低下することは、センス増幅器１００が検出する。したがって、センス増幅器１００の「点火」に続いて、基準点参照信号がノードＡと絶縁トランジスタ１０８とを介して「アクティブ」デジット線１０４（オンの状態）に印加される（つまり、０Ｖ）。メモリセル１１６を（ロジック「０」に）回復するためには、セルがアクセスされなければならず、よってトランジスタ１１８は完全にオンである。
図３は、本発明の第２の実施形態を図示する。図１と図３との実施形態間の１つの違いは、図３では、結合／減結合コンデンサ１３４、１４４は、図１のようにデジット線１０４と１０２とに直接接続されるのではなく、ノードＡとノードＢとに接続される。
図３で図示されるように、センス増幅器１００のセンシング接続１８０は、ノードＡを介して絶縁トランジスタ１０８の端子１０９ａに接続する。センス増幅器１００と絶縁ントランジスタ１０８との間のこの接続は、第１の「ｇｕｔ−ｎｏｄｅ」３００と呼ばれる。結合／減結合コンデンサ１３４の端子１３６は、信号ドライバ１３２に接続する（図１のように）。結合／減結合コンデンサ１３４の端子１３８は、ノードＡにおいて「ｇｕｔ−ｎｏｄｅ」３００に接続する。
同様に、センス増幅器１００のセンシング接続１７８は、ノードＢを介して絶縁トランジスタ１０６の端子１０７ｂに接続する。センス増幅器１００と絶縁ントランジスタ１０６との間のこの接続は、第２の「ｇｕｔ−ｎｏｄｅ」３０２と呼ばれる。結合／減結合コンデンサ１４４の端子１４６は、信号ドライバ１４２に接続する（図１のように）。結合／減結合コンデンサ１４４の端子１４８は、ノードＢにおいて「ｇｕｔ−ｎｏｄｅ」３０２に接続する。
図４は、図３で用いられた結合／減結合デバイス構成の電気的表現を示す。前の段落で説明してように、結合／減結合コンデンサ１３４および１４４はそれぞれ、「ｇｕｔ−ｎｏｄｅ」３００および３０２に接続されており、これら結合／減結合コンデンサ１３４および１４４は、直接デジット線に接続されるのではない。「ｇｕｔ−ｎｏｄｅ」容量４０４は、「ｇｕｔ−ｎｏｄｅ」への第１の接続と、基準点への第２の接続とを有するコンデンサとして電気的に表されている。「ｇｕｔ−ｎｏｄｅ」容量は、結合／減結合コンデンサ４１０のように製造部品ではない。それは、既存の寄生効果であり、よって図３の回路図に含まれない。
結合／減結合コンデンサ４１０は、第１と第２との接続端子を有し、第１の接続端子４１２は結合／減結合駆動電圧信号（ＶＣＳＬ）を電圧ドライバまたは信号源から受信する。結合／減結合コンデンサ４１０の端子４１４は、「ｇｕｔ−ｎｏｄｅ」に接続し、よって「ｇｕｔ−ｎｏｄｅ」コンデンサ４０４の第１の接続に接続する。したがって、容量性ネットワークは、結合／減結合コンデンサ４１０と「ｇｕｔ−ｎｏｄｅ」コンデンサ４０４との間に形成され、ここで、適切な結合／減結合駆動電圧信号（ＶＣＳＬ）を、結合／減結合コンデンサ４１０の端子４１２に印加することによって、電圧は「ｇｕｔ−ｎｏｄｅ」から減結合され得るか、または「ｇｕｔ−ｎｏｄｅ」に結合され得る。これはまた、以下の式（２）に示される：
Figure 2005536827
 ここで、ΔＶＮＯＤＥは「ｇｕｔ−ｎｏｄｅ」の電圧変化であり、ＣＣは結合／減結合コンデンサ４１０の容量であり、Ｃｇｕｔ−ｎｏｄｅは「ｇｕｔ−ｎｏｄｅ」の容量４０４であり、およびΔＶＣＳＬは結合／減結合駆動電圧信号（ＶＣＳＬ）から生成される電圧切り替えの大きさである。
図４の電気的表現を図３の結合／減結合デバイス１３０、１４０と比較して、結合／減結合コンデンサ４１０は結合／減結合コンデンサ１３４および１４４に相当する。また、ＶＣＳＬは第１の信号ドライバ１３２または第２の信号ドライバ１４２から生成され、信号ドライバ１３２は、第１の駆動電圧信号（ＶＣＳＬ１）を生成し、信号ドライバ１４２は、第２の駆動電圧信号（ＶＣＳＬ２）を生成する。両方の電圧信号ＶＣＳＬから生成される電圧切り替えの大きさΔＶＣＳＬは、対応するデジット線１０２および１０４に電圧を結合するか、そこから電圧を減結合するのに必要なシグナル伝達を提供する。「ｇｕｔ−ｎｏｄｅ」容量（Ｃｇｕｔ−ｎｏｄｅ）４０４は寄生素子である。信号ドライバ（１３２または１４２）は、結合／減結合駆動電圧信号（ＶＣＳＬ）を生成し、この電圧信号（ＶＣＳＬ）は、結合／減結合コンデンサ１３４および１４４が受け取る。電圧切り替えの大きさΔＶＣＳＬが切り替える移行方向（低から高へ、または高から低へ）によって、電圧がデジット線に結合されるのか、もしくはデジット線から減結合されるのかを確定される。
式（２）は、結合／減結合コンデンサ４１０の容量値と電圧レベルの変化ΔＶＳＣＬとを上げることによって、結合または減結合のより高い比率（もしくは分数）を達成し得ることを示す。結合／減結合コンデンサ１３４および１４４を「ｇｕｔ−ｎｏｄｅ」３００および３０２に接続する有利な点は、電圧の結合／減結合のより高い分数または比率を達成し得ることである。これは、「ｇｕｔ−ｎｏｄｅ」３００および３０２の容量値がはるかに低いためである。式（２）を参照して、電圧の減結合または結合の所与の大きさに対して、結合／減結合コンデンサ１３４および１４４の容量は、「ｇｕｔ−ｎｏｄｅ」３００、３０２の容量が比較的低い結果、実質的により少なくなり得るということが分かる。結合／減結合コンデンサ１３４および１４４はそれぞれのデジット線１０４および１０２に接続される、図１の構成では、デジット線１０２および１０４の比較的高い容量（Ｃｄｉｇｉｔｌｉｎｅ）は、結合／減結合コンデンサ１３４および１４４もまた同様に比例して高い容量を有することを要求した。したがって、「ｇｕｔ−ｎｏｄｅ」容量は、はるかに小さい結合／減結合コンデンサ１３４、１４４を用いて電圧結合を提供する。これは、有効的に、ＤＲＡＭメモリデバイス内に物理的により小さいコンデンサを製造することを可能にする。また、結合／減結合コンデンサの大きさに関する所与の制約の中で、（図１に示すように）直接デジット線からの結合／減結合電圧に比べて、比較的より高い比率の電圧の結合／減結合を得られ得る。Ｃｇｕｔ−ｎｏｄｅがＣｄｉｇｉｔｌｉｎｅよりも著しく低い（たとえば、１０分の１）ので、このような結果となる。式（１）と式（２）とを参照して、結合／減結合容量（ＣＣ）が一定値のとき、ＣｄｉｇｉｔｌｉｎｅとＣｇｕｔ−ｎｏｄｅとが小さければ小さいほど、生成された電圧の結合または減結合の大きさは大きくなる。
「ｇｕｔ−ｎｏｄｅ」容量が、検出されるデジット線からの電圧の結合および減結合で有効となるためには、センス増幅器１００が点火されるとき、絶縁トランジスタ１０６、１０８の双方は完全にオフであるか部分的にオフであるべきである。トランジスタ１０６、１０８が完全にオンである（つまり飽和状態にある）場合、各デジット線で、デジット線容量と「ｇｕｔ−ｎｏｄｅ」容量との双方が、電気的に並列接続にある。したがって、総容量は、デジット線容量と「ｇｕｔ−ｎｏｄｅ」容量との双方を合計したものであり、ここで、デジット線容量は「ｇｕｔ−ｎｏｄｅ」容量よりも顕著に高い。式（１）または式（２）を参照して、分母の総容量の上昇は、電圧の結合／減結合の分数または比率を顕著に下げる。このように、「ｇｕｔ−ｎｏｄｅ」容量を利用する利点は、絶縁トランジスタが完全にオンであると、実質的に減少する。絶縁トランジスタ１０６、１０８の双方は、オフであるか部分的にオフであるべきである。
前述したように、信号ドライバ（１３２または１４２）から生成される電圧切り替えの大きさ（ΔＶＣＳＬ）は通常、結合／減結合の分数を最大化するために、基準点と供給レール（Ｖｃｃ）との間である。電圧レベルの変化値（ΔＶＣＳＬ）は、結合／減結合の分数を変えるために、第１の電圧と第２の電圧との間で、信号ドライバ（１３２または１４２）によって変更（上昇または減少）され得るということを留意されたい。また、１つより多くの結合／減結合コンデンサが所与のデジット線と信号ドライバとの間に接続され得るということも留意されたい。
図３の実施形態の動作は、図５に示したタイミング図を参照しながらここで説明する。タイミング図５００を示されるように、メモリセル１１６にアクセスするために、時間ｔ０において、ワード線電圧信号５０２（Ｖｃｃｐ）がトランジスタ１１８のゲート１２２に印加される。この電圧信号の大きさは、メモリセル１１６がその後に続く検出および回復の動作中、完全にオンであることを保証する。
タイミング図５０４で示されるように、時間ｔ０において、ＩＳＯゲート信号５０６は、Ｖｃｃ／２からＶｃｃｐまで上げられ、その結果、絶縁トランジスタ１０６および１０８のゲート電圧は、これら絶縁トランジスタ１０６および１０８の閾値を上回って上昇する。これにより絶縁トランジスタ１０６、１０８はオンにされ、「アクティブ」デジット線１０４の電圧と「参照」デジット線１０２の電圧とが、それぞれの「ｇｕｔ−ｎｏｄｅ」３００および３０２によって受け取られ、そして、センシング増幅器１００のセンシング接続１８０および１７８によって受け取られる。
タイミング図５０８はｇｕｔ−ｎｏｄｅ３００および３０２におけるバイアス電圧を示す。図示されるように、ｔ０の前に、ｇｕｔ−ｎｏｄｅ３００、３０２の双方が、Ｖｃｃ／２においてバイアスをかけられる。ｔ０において、メモリセル１１６（つまり、格納されたロジック「１」）と絶縁トランジスタ１０８とがアクセスされると、電気的な電荷の共有が「アクティブ」デジット線１０４とメモリセル１１６との間に生じる。これにより、「アクティブ」デジット線バイアス電圧の電圧上昇（Ｖ２）が引き起こされる。「アクティブ」デジット線１０４とｇｕｔ−ｎｏｄｅ３００とがオンの状態の絶縁トランジスタを介して接続されるので、第１の「ｇｕｔ−ｎｏｄｅ」バイアス電圧５１０は、上昇した「アクティブ」デジット線バイアス電圧（Ｖ２の上昇）まで充電される。また、時間ｔ０の直後に、第２の「ｇｕｔ−ｎｏｄｅ」バイアス電圧５１２は、「参照」デジット線バイアス電圧と同じである。
タイミング図５０４を参照して、ｔ１において、絶縁トランジスタ１０６および１０８に印加されたゲート信号５０６はＶｃｃ／２（もしくは、より低い値に）戻る。これにより、トランジスタ１０６、１０８が部分的にまたは完全にオフになる（デバイスの閾値による）ことが引き起こされる。いずれの場合も、デジット線１０２および１０４はそれぞれのｇｕｔ−ｎｏｄｅ３０２および３００から絶縁される。しかしながら、上昇した「アクティブ」デジット線バイアス電圧と「参照」デジット線バイアス電圧とは、それぞれ「ｇｕｔ−ｎｏｄｅ」３００と「ｇｕｔ−ｎｏｄｅ」３０２との双方に存在する（格納される）。したがって、これらバイアス電圧はまた、センシング増幅器１００のセンシング接続１７８および１８０で受信される。
十分な絶縁がｇｕｔ−ｎｏｄｅ３０２および３００と、デジット線１０２および１０４との間に存在すると、時間ｔ２において、電圧は結合／減結合デバイス１４０を用いて「参照」デジット線１０２から減結合される。タイミング図５１４は、信号ドライバ１４２から生成される結合／減結合駆動電圧信号（ＶＣＳＬ２）を示す。時間ｔ２において、結合／減結合駆動電圧信号５１６は、Ｖｃｃから基準点（ΔＶＣＳＬ）まで高から低への電圧移行を行う。信号ドライバ１４２によってコンデンサネットワーク（ＣＣおよびＣｇｕｔ−ｎｏｄｅ）に印加された、この電圧切り替えの大きさ（ΔＶＣＳＬ）は、この時点で「ｇｕｔ−ｎｏｄｅ」３０２に格納される「参照」デジット線バイアス電圧の所望の比率または分数を減結合する。これは、タイミング図５０８に図示されており、ここで、第２の「ｇｕｔ−ｎｏｄｅ」バイアス電圧５１２は、時間ｔ２において（Ｖ１だけ）下がる。このように、「ｇｕｔ−ｎｏｄｅ」３０２のバイアス電圧はリフレッシュ性能を高めるために、下げられる。
結合／減結合駆動電圧信号（ＶＣＳＬ１）５１８は、信号ドライバ１３２から生成される。タイミング図に図示されるように、時間ｔ２において、駆動電圧信号５１８は電圧移行を行わない（ΔＶＣＳＬ＝０）。式（２）を参照して、電圧の結合または減結合は、電圧移行が結合／減結合駆動電圧信号（ＶＳＣＬ）に生じない限り、起きない（つまり、ΔＶＮＯＤＥ＝０）。よって、「ｇｕｔ−ｎｏｄｅ」３００のバイアス電圧は不変である。
タイミング図５２０に図示されるように、時間ｔ３において、Ｎセンス増幅器が「点火」され、ここで、共通のノード接続１６６の共通のノードバイアス電圧５２２が、Ｖｃｃ／２（供給電圧の半分）から基準点近くまで落ちる。これは、タイミング図５０８の時間ｔ４において図示されるように、ｇｕｔ−ｎｏｄｅ３０２を基準点に接続させる。タイミング図５２０の時間ｔ５において、Ｐセンス増幅器が「点火」され、ここで、共通のノード接続１７０の共通のノードバイアス電圧５２４が、基準点（０Ｖ）からＶｃｃ（供給電圧）まで上げられる。これは、タイミング図５０８の時刻ｔ６において図示されるように、ｇｕｔ−ｎｏｄｅ３００を供給電圧に接続させる。
タイミング図５０４に図示されるように、時刻ｔ７において、絶縁トランジスタは、ＩＳＯゲート信号５０６の電圧をＶｃｃ／２からＶｃｃｐまで上げることによって、オンにされる。その結果、「ｇｕｔ−ｎｏｄｅ」３００および「アクティブ」デジット線１０４の間の電路が確立される。したがって、「ｇｕｔ−ｎｏｄｅ」３００に印加された供給電圧はまた、「アクティブ」デジット線１０４によって受け取られる。メモリセルトランジスタ１１８はまだ完全にオンなので、メモリセルコンデンサ１２０は、供給電圧によって完全に充電される。このように、メモリセル１１６内の電気的電荷は、充電電圧（たとえば、供給電圧）を「アクティブ」デジット線１０４に印加することによって完全に回復される。
図６は、デジット線への結合電圧もしくはデジット線からの減結合電圧、およびセンス増幅器のセンシング動作中のデジット線それぞれの「ｇｕｔ−ｎｏｄｅ」の異なるシグナル伝達のスキームを示す。
タイミング図６０２は、図５に示したタイミング図５１４に等しい。タイミング図６０２は、時間ｔ２において、第２の結合／減結合駆動電圧信号６０４（ＶＣＳＬ２）は、Ｖｃｃから基準点まで高から低への電圧移行（ΔＶＣＳＬ）を行う。これは、「ｇｕｔ−ｎｏｄｅ」３０２に格納された「参照」デジット線バイアス電圧からの電圧減結合を提供する。第１の結合／減結合駆動電圧信号６０６（ＶＣＳＬ１）は、「ロジックハイ」の状態にあり、時間ｔ２で電圧移行を行わない。したがって、電圧変化は、「ｇｕｔ−ｎｏｄｅ」３００に格納された「アクティブ」デジット線バイアス電圧に印加されない。タイミング図６０８は、「ロジックロー」の状態にある第１の結合／減結合駆動電圧信号６１０（ＶＣＳＬ１）を示す。またしても、電圧変化は、「ｇｕｔ−ｎｏｄｅ」３００に格納された「アクティブ」デジット線バイアス電圧に印加されない。このように、「ｇｕｔ−ｎｏｄｅ」バイアス電圧は不変のままである（つまり、結合も減結合もない）。電圧が一定に維持される場合、電圧の結合や減結合は生じない。
前述したように、ＤＲＡＭデバイスのリフレッシュ性能はまた、アクティブデジット線か「ｇｕｔ−ｎｏｄｅ」にバイアス電圧を結合することと、「参照」デジット線か「ｇｕｔ−ｎｏｄｅ」からバイアス電圧を減結合することとの両方によって改良され得る。これを達成するための結合／減結合駆動信号は、タイミング図６１２に示される。タイミング図６１２は、時間ｔ２において、第２の結合／減結合駆動電圧信号６１４（ＶＣＳＬ２）が、Ｖｃｃから基準点までの高から低への電圧移行（ΔＶＣＳＬ）を行うことを示す。これは、「ｇｕｔ−ｎｏｄｅ」３０２に格納された「参照」デジット線バイアス電圧からの電圧減結合を提供する。また、時間ｔ２において、第１の結合／減結合駆動電圧信号６１６（ＶＣＳＬ１）が、基準点からＶｃｃまでの低から高への電圧移行（ΔＶＣＳＬ）を行うことを示す。これは、「ｇｕｔ−ｎｏｄｅ」３００に格納された「アクティブ」デジット線バイアス電圧への電圧結合を提供する。これにより、低から高への電圧移行（ΔＶＣＳＬ）の比率または分数は、「アクティブ」デジット線または「ｇｕｔ−ｎｏｄｅ」に結合され、ここで、結合の分数または比率は、形成されたコンデンサネットワークのコンデンサ値によって決定される。
時間ｔ２で決定されたように、第１の結合／減結合駆動電圧信号６１６（ＶＣＳＬ１）は、低から高への電圧移行（ΔＶＣＳＬ）を行い、低から高への電圧移行（ΔＶＣＳＬ）の比率または分数を「アクティブ」デジット線もしくは「ｇｕｔ−ｎｏｄｅ」に結合させる。本発明に従って、第２の結合／減結合駆動電圧信号６１４（ＶＳＣＬ２）は、一定の電圧に維持され得る（つまり、電圧移行がない）ので、電圧は「参照」デジット線から減結合されない。「アクティブ」デジット線のバイアス電圧だけを上げることによって、リフレッシュ性能はまた改善される。
図１の実施形態において、結合／減結合の分数または結合／減結合の比率は、結合／減結合コンデンサ（たとえば、コンデンサ１３４）の容量とデジット線の容量（たとえば、「アクティブ」デジット線１０４のＣｄｉｇｉｔｌｉｎｅ）とによって決定されることを留意されたい。あるいは、図３の実施形態において、結合分数または結合比率は、結合／減結合コンデンサ（たとえば、コンデンサ１３４）の容量と対応する「ｇｕｔ−ｎｏｄｅ」の容量（たとえば、３００に位置づけられるＣｇｕｔ−ｎｏｄｅ）とによって決定される。
特定の「アクティブ」デジット線または「参照」デジット線を参照したことは、説明することを目的になされたということもまた留意されたい。本発明に従って、結合／減結合デバイスは、特定のセンス増幅器に対応するデジット線の任意のペアに接続される。
図７は、本発明を取り込むシステムを示す。システム７００は、複数のＤＲＡＭチップ７７５、プロセッサ７７０、メモリコントローラ７７２、入力デバイス７７４、出力デバイス７７６、および任意の蓄積デバイス７７８を含む。ＤＲＡＭチップ７７５は、図１および図３内でそれぞれ説明した実施形態のうち１つを含む。データおよび制御信号は、プロセッサ７７０とメモリコントローラ７７２との間を、バス７７１を介して転送される。同様に、デートおよび制御信号は、メモリコントローラ７７２とＤＲＡＭチップ７７５との間を、バス７７３を介して転送される。入力デバイス７７４は、たとえば、キーボードやマウス、タッチパッドディスプレイ画面、または他にユーザが情報をシステム７００に入力することを可能にする任意の適切なデバイスを含み得る。出力デバイス７７６は、たとえば、ビデオディスプレイユニット、プリンタ、または他にユーザに出力データを提供することが可能である任意の適切なデバイスを含み得る。入力デバイス７７４と出力デバイス７７６とは代わりに単一の入力／出力デバイスであり得るということを留意されたい。蓄積デバイス７７８は、たとえば、１つ以上のディスクまたはテープドライブを含み得る。
よって、リフレッシュ性能を改善したＤＲＡＭセンス増幅器が提供されることが分かる当業者は、本発明は記載された実施形態（これは、説明する目的のために提示されたものであって、制約することを目的としていない）以外によって実行され得ることと、本発明は以下の請求項によってのみ制限されるということを理解するであろう。
図１は、本発明に従うＤＲＡＭメモリ回路の第１の実施形態の回路図である。 図２は、本発明に従う接続ネットワークの第１の実施形態の電気的表示である。 図３は、本発明に従うＤＲＡＭメモリ回路の第２の実施形態の回路図である。 図４は、本発明に従う接続ネットワークの第２の実施形態の電気的な表示である。 図５は、本発明に従うＤＲＡＭメモリセンス増幅器のリフレッシュ動作に対応する種々の信号電圧を図示するタイミング図である。 図６は、本発明に従うメモリセルのセンシング中、デジット線から電圧を接続および減結合する印加された信号電圧を図示するタイミング図である。 図７は、本発明を取り込むシステムのブロック図である。

Claims (51)

  1. 複数のデジット線と複数のセンス増幅器とを有し、該センス増幅器のそれぞれは該デジット線の隣接するペアに結合されており、該デジット線の隣接するペアのそれぞれは第１のデジット線と第２のデジット線とを含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、
    該第１のデジット線に結合された出力を有する、第１の電圧の結合／減結合デバイスと、
    該第２のデジット線に結合された出力を有する、第２の電圧の結合／減結合デバイスと
    を備え、
    該第１の電圧結合デバイスは、第１の電圧を該第１のデジット線に容量的に結合し、
    該第２の電圧結合デバイスは、第２の電圧を該第２のデジット線から容量的に減結合する、ＤＲＡＭ。
  2. 前記電圧の結合／減結合デバイスのそれぞれは、
    出力を有する電圧ドライバであって、該電圧ドライバは該出力から第１または第２の駆動電圧信号を生成する、電圧ドライバと、
    第１の接続端子と第２の接続端子とを有するコンデンサであって、該第１の接続端子は該ドライバ出力に結合され、該第２の接続端子は前記デジット線のうちの１つに結合される、コンデンサと
    を備える、請求項１に記載のＤＲＡＭ。
  3. 絶縁トランジスタのペアをさらに備え、
    前記センス増幅器のうちの１つは、該絶縁トランジスタのうちの１つを介して前記第１のデジット線に結合され、該絶縁トランジスタの他方を介して前記第２のデジット線に結合される、請求項１に記載のＤＲＡＭ。
  4. 前記結合／減結合デバイスの出力は、前記コンデンサの前記第２の接続端子を含む、請求項２に記載のＤＲＡＭ。
  5. 前記第１の電圧は、前記第１の駆動電圧信号の分数であり、前記第２の電圧は、前記第２の駆動電圧信号の分数である、請求項２に記載のＤＲＡＭ。
  6. 前記第１の駆動電圧信号は、電圧のより高い大きさに切り替える電圧を含む、請求項２に記載のＤＲＡＭ。
  7. 前記第２の駆動電圧信号は、電圧のより低い大きさに切り替える電圧を含む、請求項６に記載のＤＲＡＭ。
  8. 前記第１および第２の駆動電圧信号は制御的に可変である、請求項７に記載のＤＲＡＭ。
  9. ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、
    第１および第２のデジット線であって、それぞれが回線接続を有するデジット線と、
    第１および第２のトランジスタであって、それぞれが第１および第２の端子を有し、該第１のトランジスタの該第２の端子は、該第１のデジット線の該回線接続に結合されており、該第２のトランジスタの該第２の端子は、該第２のデジット線の該回線接続に結合される、第１および第２のトランジスタと、
    センス増幅器であって、それぞれが第１および第２のセンシング接続を有し、該第１のセンシング接続は、該第１のトランジスタの該第１の端子に結合されており、該第２のセンシング接続は、該第２のトランジスタの第１の端子に結合される、センス増幅器と、
    第１および第２の電圧の結合／減結合デバイスであって、それぞれが出力を有する結合／減結合デバイスと
    をさらに備え、
    該第１の電圧デバイス出力は、該第１のセンシング接続と該第１のトランジスタの該第１の端子とに結合され、
    該第２の電圧デバイス出力は、該第２のセンシング接続と該第２のトランジスタの該第１の端子とに結合される、ＤＲＡＭ。
  10. 前記電圧の結合／減結合デバイスのそれぞれは、
    出力を有する電圧ドライバであって、該電圧ドライバは駆動電圧信号を生成する、電圧ドライバと、
    第１の接続端子と第２の接続端子とを有するコンデンサであって、該第１の接続端子は該電圧ドライバの該出力に結合され、該第２の接続端子は該センシング接続のうちの１つに結合される、コンデンサと
    を備え、
    該電圧の結合／減結合デバイスのそれぞれは、該センシング接続のうちの１つに結合電圧または減結合電圧を印加する、
    請求項９に記載のＤＲＡＭ。
  11. 前記結合電圧は前記電圧信号の分数であり、前記減結合電圧は前記電圧信号の分数である、請求項１０に記載のＤＲＡＭ。
  12. 前記電圧信号は、より高い大きさの電圧に切り替える電圧を含む、請求項１０に記載のＤＲＡＭ。
  13. 前記電圧信号は、より低い大きさの電圧に切り替える電圧を含む、請求項１０に記載のＤＲＡＭ。
  14. 前記電圧信号は、第１の電圧を含み、該第１の電圧は第２の電圧に切り替わり、該第１の電圧は該第２の電圧より低い、請求項１０に記載のＤＲＡＭ。
  15. 前記電圧信号は、第１の電圧含み、該第１の電圧は第２の電圧に切り替わり、該第１の電圧は該第２の電圧より高い、請求項１０に記載のＤＲＡＭ。
  16. 前記第１の電圧と前記第２の電圧とは、制御的に可変である、請求項１５に記載のＤＲＡＭ。
  17. 前記第２の電圧の結合／減結合デバイスは、
    出力を有する電圧ドライバであって、該電圧ドライバは駆動電圧信号を生成する、電圧ドライバと、
    第１の接続端子と第２の接続端子とを有するコンデンサであって、該第１の接続端子は該電圧ドライバの該出力に結合され、該第２の接続端子は該第２のセンシング接続に結合される、コンデンサと
    を備え、
    該第２の電圧の結合／減結合デバイスは、該第２のセンシング接続に減結合電圧を印加する、
    請求項９に記載のＤＲＡＭ。
  18. 前記第１のトランジスタは、ゲート端子を含み、該ゲート端子は適切なゲート電圧が印加されるとき、前記第１の端子と前記第２の端子との間に電気伝導率を提供するように動作する、請求項９に記載のＤＲＡＭ。
  19. 前記第２のトランジスタは、ゲート端子を含み、該第２のトランジスタの該ゲート端子が適切なゲート電圧を印加されるとき、該第２のトランジスタの前記第１の端子と前記第２の端子との間に電気伝導率を提供するように動作する、請求項９に記載のＤＲＡＭ。
  20. ダイナミックランダムアクセスメモリ（ＤＲＡＭ）センス増幅器であって、
    Ｎセンス増幅器であって、第１および第２の直交結合されたＮＭＯＳトランジスタを有する、Ｎセンス増幅器と、
    Ｐセンス増幅器であって、第１および第２の直交結合されたＰＭＯＳトランジスタを有し、該第１の直交結合されたＰＭＯＳトランジスタは、該第１の直交結合されたＮＭＯＳトランジスタに隣接し、該第２の直交結合されたＰＭＯＳトランジスタは、該第２の直交結合されたＮＭＯＳトランジスタに隣接する、Ｐセンス増幅器と、
    第１および第２のセンシング接続であって、該第２のセンシング接続は、該第１の直交結合されたＮＭＯＳトランジスタと該第１の直交結合されたＰＭＯＳトランジスタとを、第１の絶縁トランジスタに結合させ、該第１のセンシング接続は、該第２の直交結合されたＮＭＯＳトランジスタと該第２の直交結合されたＰＭＯＳトランジスタとを、第２の絶縁トランジスタに結合させる、センシング接続と、
    第１の結合／減結合コンデンサであって、第１の接続端子と第２の接続端子とを有し、該第１の接続端子は第１の電圧ドライバに結合し、該第２の接続端子は該第２のセンシング接続に結合する、コンデンサと、
    第２の結合／減結合コンデンサであって、第３の接続端子と第４の接続端子とを有し、該第３の接続端子は第２の電圧ドライバに結合し、該第４の接続端子は該第１のセンシング接続に結合する、コンデンサと
    を備える、ＤＲＡＭセンス増幅器。
  21. 前記第１の電圧ドライバは、第１の出力を含み、該第１の出力は第１および第２の駆動電圧信号を生成する、請求項２０に記載のＤＲＡＭセンス増幅器。
  22. 前記第２の電圧ドライバは、第２の出力を含み、該第２の出力は第１および第２の駆動電圧信号を生成する、請求項２０に記載のＤＲＡＭセンス増幅器。
  23. 前記第１の駆動電圧信号は、第１の電圧を含み、該第１の電圧は第２の電圧に切り替え、該第１の電圧は該第２の電圧より低い、請求項２１に記載のＤＲＡＭデバイス。
  24. 前記第２の駆動電圧信号は、第１の電圧を含み、該第１の電圧は第２の電圧に切り替え、該第１の電圧は該第２の電圧より高い、請求項２１に記載のＤＲＡＭデバイス。
  25. 前記第１の駆動電圧信号は、第１の電圧を含み、該第１の電圧は第２の電圧に切り替え、該第１の電圧は該第２の電圧より高い、請求項２２に記載のＤＲＡＭデバイス。
  26. 前記第２の駆動電圧信号は、第１の電圧を含み、該第１の電圧は第２の電圧に切り替え、該第１の電圧は該第２の電圧より低い、請求項２２に記載のＤＲＡＭデバイス。
  27. センス増幅器は第１および第２のセンシング接続を有し、該第１のセンシング接続は第１のデジット線に結合され、該第１のデジット線は電荷を有するメモリセルに結合され、該第２のセンシング接続は第２のデジット線に結合される、該ダイナミックランダムアクセスメモリ（ＤＲＡＭ）センス増幅器のバイアスセンシング方法であって、
    該第１および第２のデジット線に電圧を印加するステップと、
    該メモリセル内の該電荷にアクセスステップであって、該メモリセルと該第１のデジット線との間の電荷共有は第１のデジット線バイアス電圧を生成する、ステップと、
    該第２のデジット線から電圧を容量的に減結合することにより、第２のデジット線バイアス電圧を生成するステップと、
    該ＤＲＡＭセンス増幅器を点火することにより、該メモリセルの電荷を回復するステップと
    を包含する、方法。
  28. 前記センス増幅器を点火することは、前記第１のデジット線バイアス電圧と前記第２のデジット線バイアス電圧との間の電圧差を比較する、請求項２７に記載の方法。
  29. 前記第２のデジット線から前記第２の電圧を容量的に減結合することは、該第２のデジット線に印加された前記電気的なバイアス電圧を下げる、請求項２８に記載の方法。
  30. ＤＲＡＭセンス増幅器は第１および第２のセンシング接続を有し、該第１のセンシング接続は第１の絶縁トランジスタを介して第１のデジット線に結合され、該第１のデジット線は電荷を有するメモリセルに結合され、該第２のセンシング接続は第２の絶縁トランジスタを介して第２のデジット線に結合される、該ＤＲＡＭセンス増幅器のバイアスセンシング方法であって、
    該第１および第２のデジット線に電圧を印加するステップと、
    該メモリセル内の該電荷にアクセスするステップであって、ここで、該メモリセルと該第１のデジット線との間の電荷共有は第１のデジット線バイアス電圧を生成する、ステップと、
    該第１のセンシング接続が該第１のデジット線に伝導的に結合されるように、該第１の絶縁トランジスタをオンにするステップと、
    該第２のセンシング接続が該第２のデジット線に伝導的に結合されるように、該第２の絶縁トランジスタをオンにするステップと、
    該第１のセンシング接続が該第１のデジット線から電気的に絶縁されるように、該第１の絶縁トランジスタをオフにするステップと、
    該第２のセンシング接続が該第２のデジット線から絶縁されるように、該第２の絶縁トランジスタをオフにするステップと、
    該第２のセンシング接続から第２の電圧を容量的に減結合することにより、第２のセンシング接続バイアス電圧を生成するステップと、
    該ＤＲＡＭセンス増幅器を点火することにより、該メモリセルの電荷を回復するステップと
    を包含する、方法。
  31. 前記第１の絶縁トランジスタをオンにするステップは、前記第１のデジット線バイアス電圧を前記第１のセンシング接続に転送することにより、第１のセンシング接続バイアス電圧を生成する、請求項３０に記載の方法。
  32. 前記第２の絶縁トランジスタをオンにするステップは、前記第２のデジット線の前記電圧を前記第２のセンシング接続に転送する、請求項３０に記載の方法。
  33. 前記センス増幅器を点火することは、前記第１のセンシング接続バイアス電圧と前記第２のセンシング接続バイアス電圧との間の電圧差を比較する、請求項３０に記載の方法。
  34. 前記第２のセンシング接続から前記第２の電圧を容量的に減結合することは、該第２のセンシング接続の該電圧を下げる、請求項３０に記載の方法。
  35. ＤＲＡＭセンス増幅器のバイアスセンシング方法であって、該センス増幅器は第１および第２のセンシング接続を有し、該第１のセンシング接続は第１のデジット線に結合され、該第１のデジット線は電荷を有するメモリセルに結合され、該第２のセンシング接続は第２のデジット線に結合され、該方法は、
    該第１および第２のデジット線に電圧を印加するステップと、
    メモリセル内の電荷にアクセスするステップであって、該メモリセルと該第１のデジット線との間の電荷共有は第１のデジット線バイアス電圧を生成する、ステップと、
    該第１のデジット線に第１の電圧を容量的に結合するステップであって、該第１の電圧は上昇した第１のデジット線バイアス電圧を生成する、ステップと、
    該ＤＲＡＭセンス増幅器を点火することにより、該メモリセルに電荷を回復するステップと
    を包含する方法。
  36. 前記センス増幅器を点火することは、前記上昇した第１のデジット線バイアス電圧と前記第２のデジット線の前記電圧との間の電圧差を比較する、請求項３５に記載の方法。
  37. 前記第１のデジット線に前記第１の電圧を容量的に結合するステップは、該第１のデジット線に印加された該電圧を上げる、請求項３５に記載の方法。
  38. ＤＲＡＭセンス増幅器のバイアスセンシング方法であって、該センス増幅器は第１および第２のセンシング接続を有し、該第１のセンシング接続は第１の絶縁トランジスタを介して第１のデジット線に結合され、該第１のデジット線は電荷を有するメモリセルに結合され、該第２のセンシング接続は第２の絶縁トランジスタを介して第２のデジット線に結合され、該方法は、
    該第１および第２のデジット線に電圧を印加するステップと、
    該メモリセル内の該電荷にアクセスするステップであって、該メモリセルと該第１のデジット線との間の電荷共有は第１のデジット線バイアス電圧を生成する、ステップと、
    該第１のセンシング接続が該第１のデジット線に伝導的に結合されるように該第１の絶縁トランジスタをオンにするステップと、
    該第２のセンシング接続が該第２のデジット線に伝導的に結合されるように該第２の絶縁トランジスタをオンにするステップと、
    該第１のセンシング接続が該第１のデジット線から電気的に絶縁されるように該第１の絶縁トランジスタをオフにするステップと、
    該第２のセンシング接続が該第２のデジット線から絶縁されるように該第２の絶縁トランジスタをオフにするステップと、
    該第１のセンシング接続に第１の電圧を容量的に結合することにより、第１のセンシング接続バイアス電圧を生成するステップと、
    該ＤＲＡＭセンス増幅器を点火することにより、該メモリセルの電荷を回復するステップと
    を包含する、方法。
  39. 前記センス増幅器を点火することは、前記第１のセンシング接続バイアス電圧と前記第２のセンシング接続の前記電圧との間の電圧差を比較する、請求項３８に記載の方法。
  40. 前記第１のセンシング接続に前記第１の電圧を容量的に結合することは、該第１のセンシング接続の前記電気的バイアス電圧を上げる、請求項３８に記載の方法。
  41. ＤＲＡＭセンス増幅器のバイアスセンシング方法であって、該センス増幅器は第１および第２のセンシング接続を有し、該第１のセンシング接続は第１のデジット線に結合され、該第１のデジット線は電荷を有するメモリセルに結合され、該第２のセンシング接続は第２のデジット線に結合され、該方法は、
    該第１および第２のデジット線に電圧を印加するステップと、
    該メモリセル内の該電荷をアクセスするステップであって、該メモリセルと該第１のデジット線との間の電荷共有は、第１のデジット線バイアス電圧を生成するステップと、
    該第１のデジット線に第１の電圧を容量的に結合することにより、上昇した第１のデジット線バイアス電圧を生成するステップと、
    該第２のデジット線から第２の電圧を容量的に減結合することにより、第２のデジット線バイアス電圧を生成するステップと、
    該ＤＲＡＭセンス増幅器を点火することにより、該メモリセルの電荷を回復するステップと
    を包含する、方法。
  42. 前記センス増幅器を点火することは、前記上昇した第１のデジット線バイアス電圧と前記第２のデジット線バイアス電圧との間の電圧差を比較する、請求項４１に記載の方法。
  43. 前記第２のデジット線から前記第２の電圧を容量的に減結合することは、該第２のデジット線に印加された該電圧を下げる、請求項４１に記載の方法。
  44. 前記第１のデジット線に前記第１の電圧を容量的に結合することは、該第１のデジット線に印加された該電圧を上げる、請求項４１に記載の方法。
  45. ＤＲＡＭセンス増幅器のバイアスセンシング方法であって、該センス増幅器は第１および第２のセンシング接続を有し、該第１のセンシング接続は第１の絶縁トランジスタを介して第１のデジット線に結合され、該第１のデジット線は電荷を有するメモリセルに結合され、該第２のセンシング接続は第２の絶縁トランジスタを介して第２のデジット線に結合され、該方法は、
    該第１および第２のデジット線に電圧を印加するステップと、
    該メモリセル内の該電荷をアクセスするステップであって、該メモリセルと該第１のデジット線との間の電荷共有は、該第１のデジット線の第１のデジット線バイアス電圧を生成する、ステップと、
    該第１のセンシング接続が該第１のデジット線に伝導的に結合されるように該第１の絶縁トランジスタをオンにするステップと、
    該第２のセンシング接続が該第２のデジット線に伝導的に結合されるように該第２の絶縁トランジスタをオンにするステップと、
    該第１のセンシング接続が該第１のデジット線から電気的に絶縁されるように該第１の絶縁トランジスタをオフにするステップと、
    該第２のセンシング接続が該第２のデジット線から絶縁されるように該第２の絶縁トランジスタをオフにするステップと、
    該第１のセンシング接続に第１の電圧を容量的に結合することにより、第１のセンシング接続バイアス電圧を生成するステップと、
    該第２のセンシング接続から第２の電圧を容量的に減結合することにより、第２のセンシング接続バイアス電圧を生成するステップと、
    該ＤＲＡＭセンス増幅器を点火することにより、該メモリセルの電荷を回復するステップと
    を包含する、方法。
  46. 前記センス増幅器を点火することは、前記第１のセンシング接続バイアス電圧と前記第２のセンシング接続バイアス電圧との電圧差を比較する、請求項４５に記載の方法。
  47. 前記第２のセンシング接続から前記第２の電圧を容量的に減結合することは、該第２のセンシング接続に印加された該電圧を下げる、請求項４５に記載の方法。
  48. 前記第１のセンシング接続に前記第１の電圧を容量的に結合することは、該第１のセンシング接続に印加された該電圧を上げる、請求項４６に記載の方法。
  49. ダイナミックランダムアクセスメモリ（ＤＲＡＭ）センス増幅器のバイアスセンシング装置であって、該センス増幅器は第１および第２のセンシング接続を有し、該第１のセンシング接続は第１のデジット線に結合され、該第１のデジット線は電荷を有するメモリセルに結合され、該第２のセンシング接続は第２のデジット線に結合され、該装置は、
    該第１および第２のデジット線に電圧を印加する手段と、
    該メモリセル内の該電荷にアクセスする手段であって、該メモリセルと該第１のデジット線との間の電荷共有は、第１のデジット線バイアス電圧を生成する手段と、
    該第２のデジット線から電圧を容量的に減結合することにより、第２のデジット線バイアス電圧を生成する手段と、
    該ＤＲＡＭセンス増幅器を点火することにより、該メモリセルの電荷を回復する手段と
    を備える、装置。
  50. 複数のデジット線、メモリセル、およびセンス増幅器を有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、
    該デジット線のうち１つに結合された出力を有する電圧の結合／減結合デバイスを備え、
    該電圧デバイスは、該メモリセルのうち１つがアクセスされた後、および該センス増幅器のうち１つが点火される前に、該デジット線のうち１つに電圧を結合するか、または該デジット線のうち１つから電圧を減結合し、該１つのセンス増幅器は該１つのメモリセルに結合される、ＤＲＡＭ。
  51. システムであって、
    プロセッサと、
    メモリコントローラと、
    入力／出力デバイスと、
    ダイナミックランダムアクセスメモリチップであって、メモリセルのアレイ、複数のデジット線、センス増幅器、および前記デジット線のうち１つに結合された出力を有する電圧の結合／減結合デバイスを有し、ここで、該電圧のデバイスは、前記メモリセルのうち１がアクセスされた後、および該センス増幅器のうち１つが点火される前に、該デジット線のうち１つに電圧を容量的に結合するか、該デジット線のうち１つから電圧を容量的に減結合し、該１つのセンス増幅器は、該１つのメモリセルに結合される、ダイナミックランダムアクセスメモリチップと、
    該プロセッサ、該メモリコントローラ、該ダイナミックランダムアクセスメモリチップ、および該入力／出力デバイスに結合されたデータおよび制御信号バシングと
    を備える、システム。
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